CN107481941A - 一种控制扇出式系统级封装翘曲的方法 - Google Patents
一种控制扇出式系统级封装翘曲的方法 Download PDFInfo
- Publication number
- CN107481941A CN107481941A CN201710631964.XA CN201710631964A CN107481941A CN 107481941 A CN107481941 A CN 107481941A CN 201710631964 A CN201710631964 A CN 201710631964A CN 107481941 A CN107481941 A CN 107481941A
- Authority
- CN
- China
- Prior art keywords
- chip
- functional
- fanned out
- formula system
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000005538 encapsulation Methods 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 238000004806 packaging method and process Methods 0.000 claims description 11
- 229910000765 intermetallic Inorganic materials 0.000 claims description 7
- 238000007711 solidification Methods 0.000 claims description 4
- 230000008023 solidification Effects 0.000 claims description 4
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000000930 thermomechanical effect Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明提出了一种控制扇出式系统级封装翘曲的方法，包括：在载板上形成胶合层；将至少两个功能性芯片和至少一个无功能性调节芯片贴合于所述胶合层上，功能性芯片的有源面朝下，所述功能性芯片与所述无功能性调节芯片以使封装体结构对称的方式排列。本发明在不增加工艺步骤和制造成本、不改变常规工艺制程的前提下，减小了系统级扇出封装过程中产生的晶圆级或板级翘曲以及单个封装体翘曲，提高了封装产品的良率。
Description
技术领域
本发明涉及电子封装技术领域，具体涉及一种控制扇出式系统级封装翘曲的方法。
背景技术
扇出式封装技术受所采用的工艺及材料限制，其在制造过程中面临很多挑战，如晶片放置位置的精准度、焊点的热机械行为、胶体剥落现象及翘曲行为，其中翘曲行为制约着现有工艺的可实现性。
目前控制翘曲的工艺手段包括InFO-POP(集成扇出式封装体叠层)技术以及dielast(RDL first)技术。InFO-POP技术采用die first(face up)工艺流程，利用载板的刚性控制翘曲，确保工艺的可行性，然而与Die first(face down)工艺相比，InFO技术由于工艺步骤增加，制造成本也随之增加。die last(RDL first)技术也是通过晶圆载板刚性及加强晶圆刚性特征控制工艺过程中的翘曲度，然而，die last工艺比die first工艺增加了晶圆凸点加工、晶片到晶圆键合、清洗及填充胶填充与固化等步骤，并且，die last技术每项工艺都需要额外的材料、工艺设备等，因此die last技术比die first技术消耗更多的成本，良率也低。
发明内容
鉴于上述的分析，本发明基于Die first(face down)扇出工艺，提出了一种控制扇出式系统级封装翘曲的方法，用以解决现有控制翘曲的技术中工艺步骤多、制造成本高以及良率低的问题。
本发明的目的主要是通过以下技术方案实现的：
本发明提供一种控制扇出式系统级封装翘曲的方法，包括：在载板上形成胶合层；将至少两个功能性芯片和至少一个无功能性调节芯片贴合于所述胶合层上，功能性芯片的有源面朝下，所述功能性芯片与所述无功能性调节芯片以使封装体结构对称的方式排列。
在一个优选实施方式中，在所述封装体的各封装单元中，所述无功能性调节芯片的尺寸由各功能性芯片的尺寸、各功能性芯片的边缘到封装单元边缘的距离以及各功能性芯片之间的间隙决定。
在一个优选实施方式中，在所述封装体的各封装单元中，所述无功能性调节芯片的厚度与功能性芯片的最大厚度相同，所述功能性芯片和无功能性调节芯片到封装单元边缘的距离相等，所述封装单元边缘为与功能性芯片或无功能性调节芯片相邻的封装单元边缘。
在一个优选实施方式中，在一个封装单元中，所述功能性芯片为三个，包括尺寸为A1×B1×C1的第一芯片、尺寸为A2×B2×C2的第二芯片以及尺寸为A3×B3×C3的第三芯片，所述无功能性调节芯片为一个，尺寸为A4×B4×C4，其中，Ai、Bi和Ci分别代表功能性芯片或无功能性调节芯片的长度、宽度和厚度，i＝1、2、3或4。
在一个优选实施方式中，所述第一芯片位于封装单元的左上方，所述第二芯片与第三芯片分别位于封装单元的左下方和右下方，无功能性调节芯片位于封装单元的右上方，所述第一芯片与第二芯片之间、第一芯片与无功能性调节芯片之间以及无功能性调节芯片与第三芯片之间的距离相等，均为x2，所述第二芯片与第三芯片之间的距离为x3。
在一个优选实施方式中，所述A1、A2、A3、A4、x2以及x3之间的关系为A4＝A2+A3+x3-A1-x2，且B4＝B1。
在一个优选实施方式中，上述控制扇出式系统级封装翘曲的方法还包括：在载板贴有功能性芯片和无功能性调节芯片的一面形成封料层，进行封装固化；去除所述载板和胶合层；在功能性芯片和无功能性调节芯片裸露的一面形成金属再布线层；在金属再布线层上形成保护膜层；在保护膜层上形成暴露金属再布线层的开口；在所述开口内形成与所述金属再布线层连接的凸点下金属化合物；在所述凸点下金属化合物上形成焊球；将所述封装体进行切割，形成多个封装单元。
可选地，所述载板为圆形或方形。
可选地，所述封料层的材料为环氧树脂。
优选地，所述封料层的厚度与功能性芯片的厚度相同。
本发明技术方案，具有如下优点：
本发明提供的控制扇出式系统级封装翘曲的方法，包括在载板上形成胶合层，以及将至少两个功能性芯片和至少一个无功能性调节芯片贴合于所述胶合层上，使功能性芯片的有源面朝下，并使所述功能性芯片与所述无功能性调节芯片以使封装体结构对称的方式排列，相比于现有技术，在不增加工艺步骤和制造成本、不改变常规工艺制程的前提下，减小了系统级扇出封装过程中产生的晶圆级或板级翘曲以及单个封装体翘曲，提高了封装产品的良率。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例的控制扇出式系统级封装翘曲的方法的一个具体示例的流程图；
图2为本发明实施例的控制扇出式系统级封装翘曲的方法的一个具体示例的流程图；
图3为本发明实施例中功能性芯片与无功能性调节芯片的排列示意图；
图4(a)-图4(h)分别为本发明实施例的步骤S1-S6、S9、S10的示意图；
图5为本发明实施例中封装体在载板上的排布示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语、“上”、“下”、“左”、“右”、、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
在本发明的一个优选实施例中，提供一种控制扇出式系统级封装翘曲的方法，该方法流程图如图1所示，包括如下步骤：
S1：在载板1上形成胶合层2，如图4(a)所示。
可选地，上述载板1为圆形或方形，材质为玻璃或硅。
可选地，在载板1上形成胶合层2的方式为通过旋涂、喷涂、压合、印刷或溅射等方法将胶合层2涂覆在载板1上。
本实施例中，上述载板1的直径为300mm。
S2：将功能性芯片3和至少一个无功能性调节芯片4贴合于所述胶合层2上，如图4(b)所示，上述功能性芯片3的有源面朝下，功能性芯片3与无功能性调节芯片4以使封装体结构对称的方式排列。
可选地，上述功能性芯片3为有源芯片，数量为两个或多于两个。
优选地，在上述封装体的各封装单元中，无功能性调节芯片4的尺寸由各功能性芯片3的尺寸、各功能性芯片3的边缘到封装单元边缘的距离以及各功能性芯片3之间的间隙决定。
在本发明提供的一个具体的实施例中，各封装单元中，上述无功能性调节芯片4的厚度与功能性芯片3的最大厚度相同。
在本发明提供的一个具体的实施例中，封装体在载板1上的排布如图5所示，封装体在载板1上关于x轴和y轴对称，其中x轴、y轴均位于载板1横截面直径所在直线上，且互相垂直。
在本发明提供的一个具体的实施例中，上述封装单元中，所述功能性芯片3为三个，包括尺寸为A1×B1×C1的第一芯片、尺寸为A2×B2×C2的第二芯片以及尺寸为A3×B3×C3的第三芯片，所述无功能性调节调节芯片4为一个，尺寸为A4×B4×C4(其中，Ai、Bi和Ci分别代表功能性芯片3或无功能性调节芯片4的长度、宽度和厚度，i＝1、2、3或4)，三个功能性芯片3和一个无功能性调节芯片4的排列方式如图3所示；
上述功能性芯片3和无功能性调节芯片4到封装单元边缘的距离均为x1，该封装单元边缘为与功能性芯片3或无功能性调节芯片4相邻的封装单元边缘；
在一个具体的实施例中，上述第二芯片和第三芯片的尺寸相同，即A2＝A3，B2＝B3，C2＝C3；上述第一芯片与第二芯片之间、第一芯片与无功能性调节芯片4之间以及无功能性调节芯片4与第三芯片之间的距离相等，均为x2，第二芯片与第三芯片之间的距离为x3，根据实际情况，x2与x3可以相等，也可以不等；
上述A1、A2、A3、A4、x2以及x3之间的关系为A4＝A2+A3+x3-A1-x2，且B4＝B1，并且，C4＝C1。
本实施例中，当不添加无功能性调节芯片4时，在系统级扇出封装拆键合后会产生几毫米、甚至十几毫米的翘曲，非常不利于后续的工艺制造，即使完成了整个封装工艺流程，对于单个封装体来说，经过回流工艺处理后引起的翘曲也较大，翘曲值高达近一百微米，非常不利于后续的装配；本发明实施例提供的控制扇出式系统级封装翘曲的方法，添加了无功能性调节芯片4，从而使封装体的结构对称，在不增加工艺步骤和制造成本、不改变常规工艺制程的前提下，将系统级扇出封装过程中产生的晶圆级或板级翘曲降低到3mm以下，满足扇出封装工艺制程要求，将单个封装体翘曲降低为20μm左右，提高了封装产品的良率。
在本发明的一个优选实施例中，如图2所示，在步骤S2之后还包括：
S3：如图4(c)所示，在载板1贴有功能性芯片3和无功能性调节芯片4的一面形成封料层5，进行封装固化。
可选地，上述封料层5的材料为环氧树脂。
可选地，上述封料层5的厚度与功能性芯片3中的最大厚度相同或略高于功能性芯片3的厚度50μm以内。
S4：拆键合，去除载板1和胶合层2。
可选地，去除胶合层2的方式可以为加热、机械、化学或激光等,去除载板1和胶合层2后如图4(d)所示。
S5：如图4(e)所示,在功能性芯片3和无功能性调节芯片4裸露的一面形成金属再布线层6。
可选地，上述金属再布线层6为一层或多层。
S6：在金属再布线层6上形成保护膜层7,如图4(f)所示。
S7：在保护膜层7上形成暴露金属再布线层的开口。
S8：在上述开口内形成与所述金属再布线层连接的凸点下金属化合物。
优选地，上述凸点下金属化合物主要采用Cr、Ni、V(钒)、Ti/W、Cu或Au(金)等材料的合金。
S9：如图4(g)所示，在上述凸点下金属化合物上形成焊球8。
优选地，上述焊球8为金、锡等材料的合金。
S10：将封装体进行切割，形成多个封装单元。
本实施例中，上述多个封装单元之间的划片道为0.3mm,形成的封装单元如图4(h)所示。需要说明的是，图4(h)仅为形成的封装单元的示意图，上述封装单元包括了封装单元所需实现功能的全部芯片，在本实施例中，包括三个功能性芯片3和一个无功能性调节芯片4。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (10)
1.一种控制扇出式系统级封装翘曲的方法，其特征在于，包括：
在载板(1)上形成胶合层(2)；
将至少两个功能性芯片(3)和至少一个无功能性调节芯片(4)贴合于所述胶合层(2)上，功能性芯片(3)的有源面朝下，所述功能性芯片(3)与所述无功能性调节芯片(4)以使封装体结构对称的方式排列。
2.根据权利要求1所述的控制扇出式系统级封装翘曲的方法，其特征在于，在所述封装体的各封装单元中，所述无功能性调节芯片(4)的尺寸由各功能性芯片(3)的尺寸、各功能性芯片(3)的边缘到封装单元边缘的距离以及各功能性芯片(3)之间的间隙决定。
3.根据权利要求2所述的控制扇出式系统级封装翘曲的方法，其特征在于，所述无功能性调节芯片(4)的厚度与功能性芯片(3)的最大厚度相同，所述功能性芯片(3)和无功能性调节芯片(4)到封装单元边缘的距离相等，所述封装单元边缘为与功能性芯片(3)或无功能性调节芯片(4)相邻的封装单元边缘。
4.根据权利要求2或3所述的控制扇出式系统级封装翘曲的方法，其特征在于，所述功能性芯片(3)为三个，包括尺寸为A1×B1×C1的第一芯片、尺寸为A2×B2×C2的第二芯片以及尺寸为A3×B3×C3的第三芯片，所述无功能性调节芯片(4)为一个，尺寸为A4×B4×C4，其中，Ai、Bi和Ci分别代表功能性芯片(3)或无功能性调节芯片(4)的长度、宽度和厚度，i＝1、2、3或4。
5.根据权利要求4所述的控制扇出式系统级封装翘曲的方法，其特征在于，所述第一芯片位于封装单元的左上方，所述第二芯片与第三芯片分别位于封装单元的左下方和右下方，无功能性调节芯片(4)位于封装单元的右上方，所述第一芯片与第二芯片之间、第一芯片与无功能性调节芯片(4)之间以及无功能性调节芯片(4)与第三芯片之间的距离相等，均为x2，所述第二芯片与第三芯片之间的距离为x3。
6.根据权利要求5所述的控制扇出式系统级封装翘曲的方法，其特征在于，所述A1、A2、A3、A4、x2以及x3之间的关系为A4＝A2+A3+x3-A1-x2，且B4＝B1。
7.根据权利要求1所述的控制扇出式系统级封装翘曲的方法，其特征在于，还包括：
在载板(1)贴有功能性芯片(3)和无功能性调节芯片(4)的一面形成封料层(5)，进行封装固化；
去除所述载板(1)和胶合层(2)；
在功能性芯片(3)和无功能性调节芯片(4)裸露的一面形成金属再布线层(6)；
在金属再布线层(6)上形成保护膜层(7)；
在保护膜层(7)上形成暴露金属再布线层的开口；
在所述开口内形成与所述金属再布线层(6)连接的凸点下金属化合物；
在所述凸点下金属化合物上形成焊球(8)；
将所述封装体进行切割，形成多个封装单元。
8.根据权利要求1或7所述的控制扇出式系统级封装翘曲的方法，其特征在于，所述载板(1)为圆形或方形。
9.根据权利要求7所述的控制扇出式系统级封装翘曲的方法，其特征在于，所述封料层(5)的材料为环氧树脂。
10.根据权利要求9所述的控制扇出式系统级封装翘曲的方法，其特征在于，所述封料层(5)的厚度与功能性芯片(3)的厚度相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710631964.XA CN107481941B (zh) | 2017-07-28 | 2017-07-28 | 一种控制扇出式系统级封装翘曲的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710631964.XA CN107481941B (zh) | 2017-07-28 | 2017-07-28 | 一种控制扇出式系统级封装翘曲的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107481941A true CN107481941A (zh) | 2017-12-15 |
| CN107481941B CN107481941B (zh) | 2019-12-24 |
Family
ID=60596845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710631964.XA Active CN107481941B (zh) | 2017-07-28 | 2017-07-28 | 一种控制扇出式系统级封装翘曲的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107481941B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109686671A (zh) * | 2018-12-21 | 2019-04-26 | 中芯集成电路（宁波）有限公司 | 半导体器件制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1400661A (zh) * | 2002-08-28 | 2003-03-05 | 威盛电子股份有限公司 | 具有平衡结构的构装集成电路 |
| CN101640194A (zh) * | 2008-07-29 | 2010-02-03 | 恩益禧电子股份有限公司 | 半导体器件及其设计方法 |
| CN102157401A (zh) * | 2011-01-30 | 2011-08-17 | 南通富士通微电子股份有限公司 | 高密度系统级芯片封装方法 |
| CN103187322A (zh) * | 2011-12-30 | 2013-07-03 | 赛普拉斯半导体公司 | 充分成型的扇出 |
| CN106601630A (zh) * | 2015-10-19 | 2017-04-26 | 碁鼎科技秦皇岛有限公司 | 芯片封装方法及芯片封装结构 |
-
2017
- 2017-07-28 CN CN201710631964.XA patent/CN107481941B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1400661A (zh) * | 2002-08-28 | 2003-03-05 | 威盛电子股份有限公司 | 具有平衡结构的构装集成电路 |
| CN101640194A (zh) * | 2008-07-29 | 2010-02-03 | 恩益禧电子股份有限公司 | 半导体器件及其设计方法 |
| CN102157401A (zh) * | 2011-01-30 | 2011-08-17 | 南通富士通微电子股份有限公司 | 高密度系统级芯片封装方法 |
| CN103187322A (zh) * | 2011-12-30 | 2013-07-03 | 赛普拉斯半导体公司 | 充分成型的扇出 |
| CN106601630A (zh) * | 2015-10-19 | 2017-04-26 | 碁鼎科技秦皇岛有限公司 | 芯片封装方法及芯片封装结构 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109686671A (zh) * | 2018-12-21 | 2019-04-26 | 中芯集成电路（宁波）有限公司 | 半导体器件制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107481941B (zh) | 2019-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9806038B2 (en) | Reinforcement structure and method for controlling warpage of chip mounted on substrate | |
| US11894358B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6744141B2 (en) | Stacked chip-size package type semiconductor device capable of being decreased in size | |
| CN105621345B (zh) | Mems芯片集成的封装结构及封装方法 | |
| TWI481001B (zh) | 晶片封裝結構及其製造方法 | |
| US10373888B2 (en) | Electronic package assembly with compact die placement | |
| CN103745932B (zh) | Wb型封装基板的制作方法 | |
| CN101656248A (zh) | 具有凹槽的基板的芯片堆叠封装结构及其封装方法 | |
| CN103367264B (zh) | 一种可避免胶材溢流的封装载板 | |
| WO2015070599A1 (zh) | 一种基于柔性基板的三维封装结构及工艺方法 | |
| CN105097566A (zh) | 一种晶圆级扇出封装的制作方法 | |
| US20190088506A1 (en) | Semiconductor package and method of manufacturing the same | |
| CN106206331A (zh) | 堆叠封装装置及其制造方法 | |
| CN109801883A (zh) | 一种扇出型堆叠封装方法及结构 | |
| CN107481941A (zh) | 一种控制扇出式系统级封装翘曲的方法 | |
| JP2015220248A (ja) | 半導体装置の製造方法および半導体装置 | |
| TWI529876B (zh) | 封裝堆疊結構及其製法 | |
| US8987882B2 (en) | Semiconductor device | |
| CN209276148U (zh) | 一种基于扇出型封装结构的混合封装系统 | |
| CN202394968U (zh) | 半导体封装结构 | |
| JP2019057529A (ja) | 半導体装置 | |
| CN101000899A (zh) | 晶片封装结构 | |
| US20120018883A1 (en) | Conductive structure for a semiconductor integrated circuit | |
| CN206322729U (zh) | Csp led封装结构 | |
| US20080185720A1 (en) | Package structure and method for chip with two arrays of bonding pads on BGA substrate for preventing gold bonding wires from collapse |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |