KR20100133920A - 재배치된 집적회로 패키지 스태킹 시스템 및 그 제조 방법 - Google Patents

재배치된 집적회로 패키지 스태킹 시스템 및 그 제조 방법 Download PDF

Info

Publication number
KR20100133920A
KR20100133920A KR1020100056139A KR20100056139A KR20100133920A KR 20100133920 A KR20100133920 A KR 20100133920A KR 1020100056139 A KR1020100056139 A KR 1020100056139A KR 20100056139 A KR20100056139 A KR 20100056139A KR 20100133920 A KR20100133920 A KR 20100133920A
Authority
KR
South Korea
Prior art keywords
integrated circuit
package
stacking system
base frame
package substrate
Prior art date
Application number
KR1020100056139A
Other languages
English (en)
Other versions
KR101746731B1 (ko
Inventor
성민 이
성민 송
종우 하
Original Assignee
스태츠 칩팩, 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩, 엘티디. filed Critical 스태츠 칩팩, 엘티디.
Publication of KR20100133920A publication Critical patent/KR20100133920A/ko
Application granted granted Critical
Publication of KR101746731B1 publication Critical patent/KR101746731B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

본 발명은, 지지 패널을 제공하는 단계와, 그 지지 패널 상에 연결 패드, 장착 패드, 베이스 프레임 트레이스, 개별 부품 패드 또는 이들이 조합된 구성요소를 형성하는 단계를 포함하는 베이스 프레임 형성 단계와; 패키지 기판을 제조하는 단계와; 집적회로 다이를 패키지 기판에 연결하는 단계와; 집적회로 다이와 패키지 기판 위에 베이스 프레임을 장착하는 단계와; 상기 베이스 프레임으로부터 지지 패널을 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템 제조 방법을 제공한다.

Description

재배치된 집적회로 패키지 스태킹 시스템 및 그 제조 방법{INTEGRATED CIRCUIT PACKAGING STACKING SYSTEM WITH REDISTRIBUTION AND METHOD OF MANUFACTURE THEREOF}
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것으로, 보다 상세하게는 우량 집적회로 패키지들을 적층하는 시스템에 관한 것이다.
휴대폰, 디지털 비디오 카메라, 위성 항법 장치, 휴대용 오디오/비디오 플레이어 및 휴대 정보 단말기와 같이 소형화하는 많은 소비자용 전자기기는 매우 좁은 면적의 인쇄회로기판 내에 많은 기능들이 패키징될 것을 요구하고 있다. 인쇄회로기판 위의 면적을 보다 효율적으로 사용하기 위해, 반도체 칩 제조업자들은 최근에 핀 그리드 어레이(PGA: pin grid array), 페리미터 리디드 쿼드 플랫 팩(QFP: quad flat pack)과 같이 보다 크고 매우 성가신 상호연결 방안에서 볼 그리드 어레이(BGA: ball grid array)와 같은 소형 방안으로 전환하고 있다. BGA 기술을 사용하는 경우, 반도체 칩들은 일반적으로 "플립-칩" 기법과 같은 솔더 연결부를 사용하여 반도체 칩들의 지지 기판들에 상호 연결된다. 그러나, 솔더만을 사용하여 칩 콘택들을 기판에 상호연결하는 경우, 솔더의 구조적 통합을 유지하기 위해 솔더의 칼럼들이 짧게 되도록 설계된다. 이에 따라 솔더 연결부의 탄성 특성이 최소로 되어 결국 지지 기판에 대한 칩의 열 팽창 계수(CTE: coefficeint of thermal expansion)가 다름으로 인한 기계적 응력에 의해 솔더 크래킹에 민감해져서 솔더 연결부의 신뢰성이 감소된다.
다시 말하면, 사용 중에 칩이 가열될 때에, 칩과 기판 모두가 팽창하고, 열이 방출될 때에 칩과 기판 모두가 수축한다. 문제는 칩과 기판의 팽창률과 수축률이 서로 달라, 이들 사이의 상호연결부들에 응력을 발생시킨다는 것이다. 반도체 칩의 피쳐들의 크기가 지속적으로 줄어듦에 따라, 주어진 면적 내에 패킹되는 수량은 증가하고, 이들 각 칩들에서 방출되는 열은 이러한 열적 부정합 문제에 상당한 영향을 미치게 된다. 이는 칩들이 고도로 유연한 상호연결부들에 의해 연결될 것을 요구한다.
하나 이상의 반도체 칩이 멀티칩 모듈과 같은 하나의 패키지 내에 장착되는 경우, 솔더 크래킹이 특히 문제된다. 멀티칩 모듈은 인기가 지속적으로 증가하고 있다. 그러나 많은 칩들이 함께 패키지됨에 따라, 각 패키지에 의해 방출되는 열의 양이 더욱 증가하며, 이는 결국 열 사이클에 의해 패키지와 그 지지 기판 사이의 상호연결부들이 더 큰 기계적 응력을 받게 된다. 또한, 많은 칩들이 멀티칩 모듈 내에 집적됨에 따라, 각 패키지는 추가의 상호연결부들을 필요로 하며, 이에 따라 상기 모듈과 그 지지 기판 사이의 연결부들의 전반적인 강성을 증가시키게 된다.
멀티칩 모듈과 관련된 다른 이슈는 생산가능성(manufacturability)이다. 패키지 내 집적회로의 수가 증가함에 따라, 높은 생산 수율을 달성하기가 점점 어려워진다. 스택 내에 포함되어 있는 하나의 불량 부품은 스택 전체를 불량으로 만든다. 가장 인기가 많은 소비자용 전자기기 내에 포함되는 기능들이 증가함에 따라, 생산 수율의 최적화가 꼭 필요해지고 있다.
이에 따라, 집적회로 패키지 스태킹 시스템에 대한 수요는 여전히 잔존하고 있다. 인쇄 배선 기판상에서 공간을 덜 차지하면서도 기능이 더욱 향상되어야 한다는 것에 대한 꾸준한 수요의 측면에서, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요하다. 지속적으로 증가하는 시장 경쟁의 압박, 증가하는 고객들의 기대감 및 시장에 차별화된 제품을 출시할 수 있는 기회가 감소한다는 점을 고려하면, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요하다. 또한, 비용 절감, 능률 및 성능 향상, 경쟁 압박의 충족에 대한 요구는 이들 문제점들에 대한 해답을 찾는 것에 대한 긴급성을 더한다.
이들 문제점들에 대한 솔루션은 오랜 기간 동안 탐구되어 왔지만, 본 발명 이전의 개발들은 이러한 솔루션에 대한 교시 내지는 솔루션을 제공하지 못했으며, 이에 따라 당 업계에서는 이들 문제점에 대한 솔루션이 도출되지 못했다.
본 발명은, 지지 패널을 제공하는 단계와 그 지지 패널 상에 연결 패드, 장착 패드, 베이스 프레임 트레이스, 개별 부품 패드 또는 이들이 조합된 구성요소를 형성하는 단계를 포함하는 베이스 프레임 형성 단계와; 패키지 기판을 제조하는 단계와; 집적회로 다이를 패키지 기판에 연결하는 단계와; 집적회로 다이와 패키지 기판 위에 베이스 프레임을 장착하는 단계와; 상기 베이스 프레임으로부터 지지 패널을 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템 제조 방법을 제공한다.
본 발명은, 패키지 기판과; 상기 패키지 기판에 연결되어 있는 집적회로 다이와; 연결 패드, 장착 패드, 베이스 프레임 트레이스, 개별 부품 패드 또는 이들이 조합된 구성요소를 포함하며, 상기 집적회로 다이와 패키지 기판 위에 위치하는 평면을 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템을 제공한다.
본 발명의 어느 실시형태는 전술한 단계 또는 요소들에 추가되거나 또는 이들을 대체하는 선택적 측면들을 구비한다. 첨부된 도면들을 참조하여 발명의 상세한 설명을 읽음으로써, 통상의 기술자들에게 본 발명의 단계 또는 요소들이 명확해질 것이다.
본 발명에 의한 방법, 공정, 장치, 기기, 제품 및/또는 시스템은 간단하고, 비용 효율적이고, 간단하고, 융통성이 많고, 효과적이며, 기존 기법들에 적응되어 실시될 수 있다. 이에 따라, 통상의 제조 방법 또는 공정 및 기술들과 완전하게 호환되어, 고밀도 집적회로 시스템 제조에 효율적이면서 경제적으로 적용할 수 있다.
본 발명의 다른 중요한 측면은 비용 절감, 시스템 간소화 및 성능 향상이라는 역사적 경향에 이바지하고 중요한 지지를 한다는 것이다.
결과적으로, 이러한 본 발명의 중요한 측면들은 기술의 단계를 적어도 다음 레벨로 상승시킨다는 것이다.
특정의 최적 모드와 연계하여 본 발명을 기재하였지만, 통상의 기술자라면 본 발명의 명세서의 기재 사항을 기초로 많은 변형, 변조 및 변경이 이루어질 수 있다는 것을 이해할 것이다. 이에 따라, 이러한 모든 변형, 변조 및 변경 사항들은 청구항에 기재한 청구범위에 속하는 것으로 한다. 도면을 참조하여 개시하는 모든 사항은 설명을 위한 것으로, 이들로 한정되는 것으로 해석되어서는 안 된다.
도 1은 도 2에서 단면 라인 1-1을 따라 바라본, 본 발명의 일 실시형태인, 재배치된 집적회로 패키지 스태킹 시스템의 단면도이다.
도 2는 본 발명의 일 실시형태인, 재배치된 집적회로 패키지 스태킹 시스템의 평면도이다.
도 3은 제조 단계 중 어셈블리 단계에 있는, 재배치된 집적회로 패키지 스태킹 시스템의 단면도이다.
도 4는 제조 단계 중 몰딩 단계에 있는, 재배치된 집적회로 패키지 스태킹 시스템의 단면도이다.
도 5는 본 발명의 일 실시형태인 재배치된 집적회로 패키지 스태킹 시스템을 구비하는 패키지-온-패키지 스택의 단면도이다.
도 6은 제조 단계 중 평탄화 단계에 있는, 재배치된 집적회로 패키지 스태킹 시스템의 단면도이다.
도 7은 본 발명의 제1의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템의 단면도이다.
도 8은 본 발명의 제1의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템의 평면도이다.
도 9는 본 발명의 제1의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템을 구비하는 패키지-온-패키지 스택의 단면도이다.
도 10은 본 발명의 제2의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템을 구비하는 패키지-온-패키지 스택의 단면도이다.
도 11은 본 발명의 제3의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템을 구비하는 패키지-온-패키지 스택의 단면도이다.
도 12는 본 발명의 일 실시형태인 집적회로 패키지 스태킹 시스템의 제조 방법에 대한 플로우 챠트이다.
이하에서, 통상의 기술자들이 본 발명에 대해 이해할 수 있도록 많은 실시형태들을 상세하게 기재하였다. 본 명세서의 기재를 기초로 하여 다른 실시형태들이 있을 수 있으며, 본 발명의 범위를 일탈하지 않으면서도 시스템, 공정 또는 기계적 변경이 이루어질 수 있다는 점을 이해해야 한다.
이하에서, 본 발명의 완전한 이해를 위해 많은 특정 사항들이 기재되어 있다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 회로, 시스템 구성 및 공정 단계들을 상세하게 기재하지 않았다.
본 시스템의 실시형태들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니고, 특히 표현을 명료하게 할 목적으로 일부 치수들이 도면 내에서 과장되게 표현되어 있다. 마찬가지로, 도면 내의 방향들은 기재의 용이를 위해 일반적으로 유사한 방향을 나타내지만, 도면의 이러한 도시는 임의적인 것이다. 일반적으로 본 발명은 임의의 방향에서 실시될 수 있다.
공통되는 기술적 특징을 가지는 실시형태들이 복수로 기재된 경우, 설명, 기재 및 이해의 용이와 명료함을 위해, 모든 도면에서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하였다. 실시형태들에 대해서는 설명의 편의를 위해 제1 실시형태, 제2 실시형태 등으로 번호가 매겨져 있지만, 이것이 본 발명에 어떠한 한정이나 중요도를 부과하기 위한 목적은 아니다.
본 명세서에서는 그 방향과는 무관하게, "수평"이라는 용어를 사용하여 패키지 기판의 통상적인 표면 또는 평면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평과 직교하는 방향을 나타낸다. "위에"(above), "아래에"(below), "하단"(bottom), "상단"(top), "사이드"(side)("측벽"으로도 사용), "높은"(higher), "낮은"(lower), "위"(upper), "위에"(over) 및 "아래"(under)와 같은 용어들은 수평면과 관련되어 규정된다. 본 명세서에 사용되고 있는 "상에"(on)란 용어는 구성요소들이 직접 접촉하고 있음을 의미한다.
본 명세서에 사용되고 있는 "공정"(processing)이란 용어는, 전술한 구조물들을 형성하는 데에 필요로 하는, 재료 또는 포토레지스트의 적층, 패터닝, 노출, 현상, 에칭, 세척, 평탄화 및/또는 상기 재료 또는 포토레지스트의 제거를 포함한다.
도 1을 참조하면, 도 1에는 도 2에서 단면 라인 1-1을 따라 바라본, 본 발명의 일 실시형태인, 재배치된 집적회로 패키지 스태킹 시스템(100)의 단면이 도시되어 있다. 집적회로 패키지 스태킹 시스템(100)의 단면도는 부품 사이드(104)와 시스템 사이드(106)를 구비하는 패키지 기판(102)을 도시하고 있다.
부품 사이드(104) 상의 콘택 패드들(108)은 도금된 비아들(112)에 의해 시스템 사이드(106) 상의 시스템 콘택 패드들(110)에 연결될 수 있다. 플립칩 집적회로 다이 같은 집적회로 다이(114)는 칩 상호연결부들(116)에 의해 부품 사이드(104)에 연결될 수 있다. 언더필 접착제 또는 다이 부착 접착제와 같은 접착제(118)가 부품 사이드(104)와 집적회로 다이(114) 사이에 도포될 수 있다.
솔더 칼럼과 같은 전도성 포스트들(120)은 부품 사이드(104) 상의 콘택 패드들(108)에 연결될 수 있다. 전도성 포스트들(120)은 패키지 기판(102)의 내부 트레이스들(122)에 의해 집적회로 다이(114), 시스템 콘택 패드들(110)에 전기적으로 연결될 수 있으며 또는 이들 연결을 조합할 수 있다. 도시되어 있지 않은 인쇄회로기판과 같은 이웃 레벨 시스템과 연결하기 위해, 솔더 볼, 솔더 칼럼, 솔더 범프 또는 스터드 범프와 같은 시스템 상호연결부들(124)이 시스템 콘택 패드들(110) 상에 형성될 수 있다.
연결 패드들(126)들이 리플로우 공정에 의해 전도성 포스트들(120)에 전기적으로 연결될 수 있다. 장착 패드들(130)의 어레이(128)가 집적회로 다이(114) 위에 형성되어 몰딩된 패키지 바디(132)에 의해 제 위치에 유지될 수 있다. 장착 패드들(130)은 베이스 프레임 트레이스들(134)에 의해 연결 패드들(126)에 전기적으로 연결될 수 있다. 평면(136)은 연결 패드들(126), 장착 패드들(130), 몰딩된 패키지 바디(132) 및 베이스 프레임 트레이스들(134)로 형성될 수 있다.
개시되어 있는 구성은 예시적인 것이고, 연결 패드들(126), 장착 패드들(130) 및 베이스 프레임 트레이스들(134)의 수량과 위치는 다를 수 있다는 점을 이해해야 한다. 또한, 접착제(118)의 도포는 선택적으로 행할 수 있으며, 이는 몰딩된 패키지 바디(132)를 형성하는 데에 사용되는 패키징 소재로 대체될 수 있다는 점을 이해해야 한다.
본 발명이 집적회로 패키지 스태킹 시스템(100)에 있어서 비아를 형성하고 충진할 필요가 없기 때문에, 패키지 어셈블리 공정을 단순화시킬 수 있다는 것을 알 수 있었다. 또한, 장착 패드들(130)에 연결되어 있는 제2 집적회로 패키지(미도시)의 입/출 용량을 증가시키기 위해 베이스 프레임 트레이스들(134)은 자동-라우터 프로그램에 의해 라우팅될 수 있다는 것을 알 수 있었다. 이는 호스트 인쇄회로기판(미도시)의 설계를 단순화 시킬 수 있는데, 이는 집적회로 다이(114)와 제2 집적회로 패키지 사이의 많은 상호연결부들이 호스트 인쇄회로기판을 지나지 않기 때문에 그 호스트 인쇄회로기판 상에 요구되는 면적이 더 작아질 수 있기 때문이다.
도 2를 참조하면, 도 2에는 본 발명의 일 실시형태인, 재배치된 집적회로 패키지 스태킹 시스템(100)의 평면이 도시되어 있다. 집적회로 패키지 스태킹 시스템(100)의 평면도는 장착 패드들(130) 주위에 오프셋된 열로 형성되어 있는 연결 패드들(126)을 도시하고 있다.
베이스 프레임 트레이스들(134)은 연결 패드들(126)과 장착 패드들(130)을 서로 연결할 수 있다. 베이스 프레임 트레이스들(134)의 형상, 크기 및 위치는 예시적인 것으로, 다양한 실시예에서는 이와 다를 수 있다. 베이스 프레임 트레이스들(134)은 몰딩된 패키지 바디(132)로부터 노출되어 있어서, 평면도에서 명료하게 보인다.
베이스 프레임 트레이스들(134)은 개별 부품 패드들(discrete component pads)(202)을 포함할 수 있다. 부품 패드들은 종료(termination) 또는 필터링을 위한 저렴한 대안을 제공한다. 개별 부품 패드들(202)은 레지스터, 커패시터, 인덕터 또는 다이오드와 같은 개별 부품들을 연결하기에 적합할 수 있다.
단면 라인 1-1은 도 1 단면도의 위치와 바라보는 방향을 나타낸다. 이는 또한 다른 단면도를 보여주는 데에도 사용될 수 있다.
도 3을 참조하면, 도 3에는 제조 단계 중 어셈블리 단계에 있는, 재배치된 집적회로 패키지 스태킹 시스템(300)의 단면이 도시되어 있다. 집적회로 패키지 스태킹 시스템(300)의 단면도는 부품 사이드(104)에 연결되어 있는 집적회로 다이(114)를 구비하는 패키지 기판(102)을 도시하고 있다.
전도성 포스트들(120)은 부품 사이드(104) 상의 콘택 패드들(108)에 장착되어 전기적으로 연결될 수 있다. 제조 수율을 향상시키기 위해, 집적회로 다이(114), 전도성 포스트들(120) 및 시스템 상호연결부들(124)을 구비하는 기판 어셈블리(302)는 추가로 어셈블리되기 전에 전기적으로 시험될 수 있다.
베이스 프레임(304)은 평탄 영역(308)을 구비하며, 알루미늄, 구리 또는 실리콘 패드, 테이프 기판, 또는 세라믹 캐리어 같은 지지 패널(306)로 이루어질 수 있다. 도 2의 연결 패드들(126), 장착 패드들(130), 개별 부품 패드들(202)과 베이스 프레임 트레이스들(134)들이 베이스 프레임(304) 위에 형성될 수 있다. 연결 패드들(126), 장착 패드들(130), 개별 부품 패드들(202)과 베이스 프레임 트레이스들(134)들은 전도성 소재의 패턴화된 층의 마스킹과 적층에 의해 지지 패널(306)의 평탄 영역(308) 상에 형성될 수 있다.
베이스 프레임 트레이스들(134)들의 수직방향 크기가 연결 패드들(126) 및 장착 패드들(130)과 다른 것으로 도시되어 있지만, 이는 예시적인 것으로 실제의 크기는 이와 다를 수 있다. 장착 패드들(130)의 수직방향 크기는 연결 패드들(126)과는 다를 수 있다는 것을 이해해야 한다. 일부 실시예에 있어서, 연결 패드들(126)이 장착 패드들(130)로 사용될 수도 있다.
도 4를 참조하면, 도 4에는 제조 단계 중 몰딩 단계에 있는, 재배치된 집적회로 패키지 스태킹 시스템(400)의 단면이 도시되어 있다. 집적회로 패키지 스태킹 시스템(400)의 단면도는 상기 전도성 포스트들(120) 상에 장착되어 전기적으로 연결되어 있는 베이스 프레임(304)을 도시하고 있다.
몰딩된 패키지 바디(132)는 부품 사이드(104)와 지지 패널(306) 사이에 에폭시 몰딩 화합물을 사출하여 형성될 수 있다. 몰딩된 패키지 바디(132)는 연결 패드들(126), 장착 패드들(130) 및 베이스 프레임 트레이스들(134) 주위에 형성되며, 전도성 포스트들(120)과 집적회로 다이(114)를 완전하게 둘러싼다.
후속 단계에서, 지지 패널(306)은 용해되거나 몰딩된 패키지 바디(132)로부터 완전하게 제거된다. 지지 패널(306)은 사용가능한 많은 에칭 또는 평탄화 공정에 따라 용해 또는 제거될 수 있다. 지지 패널을 제거함으로써 몰딩된 패키지 바디(132)에 의해 지지되는 도 2의 장착 패드들(130), 개별 부품 패드들(202) 및 베이스 프레임 트레이스들(134)이 몰딩된 패키지 바디(132)로부터 노출된다.
지지 패널(306)을 용해시킴으로써, 집적회로 패키지 스태킹 시스템(100)이 제조된다. 이 공정은 상기 장착 패드들(130) 상에 제2 집적회로 패키지(미도시)를 장착할 수 있는 저 프로파일 패키지 스태킹 시스템을 제공한다.
도 5를 참조하면, 도 5에는 본 발명의 일 실시형태인 재배치된 집적회로 패키지 스태킹 시스템(100)을 구비하는 패키지-온-패키지 스택(500)의 단면이 도시되어 있다. 패키지-온-패키지 스택(500)의 단면도는 시스템 상호연결부들(124)에 의해 장착 패드들(130)에 연결되어 있는 제2 집적회로 패키지(502)를 구비하는 본 발명의 집적회로 패키지 스태킹 시스템(100)을 도시하고 있다. 선택적으로, 접착제(118)가 평면(136)과 제2 패키지 기판(504) 사이에 도포될 수 있다.
도시되어 있는 바와 같이, 제2 집적회로 패키지(502)는 여러 번 적층된 다이를 구비하거나 레지스터, 커패시터, 인덕터, 다이오드, 전압 조정기 또는 내부에 패키지되어 있는 것과 같은 개별 부품들을 구비하는 단일 다이로 이루어질 수 있다. 제2 집적회로 패키지(502)의 구성물들은 패키지 기판(102)의 시스템 사이드(106) 상의 시스템 상호연결부들(124), 집적회로 다이(114)에 전기적으로 연결될 수 있으며, 또한 이들 연결을 조합할 수 있다.
제2 집적회로 패키지(502)의 수평방향 크기가 짧은 것으로 도시되어 있지만, 이는 예시적인 것이므로, 실제 패키지 크기는 다를 수 있다. 제2 집적회로 패키지(502)는 집적회로 다이 6개가 적층되어 있는 것으로 도시되어 있지만, 이는 예시적인 것에 불과하므로, 이는 다를 수 있다.
패키지-온-패키지 스택(500)은 호스트 인쇄회로기판(미도시) 상의 입/출력 패드들의 수량을 줄일 수 있는 팬-인 플랫폼(fan-in platform)을 제공한다. 제2 집적회로 패키지(502)와 집적회로 다이(114) 사이에서, 다수의 신호 상호연결부들의 이동 거리가 짧아지기 때문에, 신호 품질과 성능이 개선된다.
도 6을 참조하면, 도 6에는 제조 단계 중 평탄화 단계에 있는, 재배치된 집적회로 패키지 스태킹 시스템(400)의 단면이 도시되어 있다. 집적회로 패키지 스태킹 시스템(400)의 단면도는 지지 패널(306)을 제거하는 데에 사용될 수 있는 평탄화 툴(602)을 도시하고 있다.
평면(136)을 생성하기 위해, 화학-기계적 평탄화(CMP: chemical-mechanical planarization) 공정이 집적회로 패키지 스태킹 시스템(400)에 적용될 수 있다. 지지 패널(306)용으로 사용될 수 있는 특정 소재가 CMP 공정용으로 최적화될 수 있다.
다른 소재들은 화학 에칭, 수용액에서의 용해, 자외선 박리(ultraviolet release) 또는 열 전단과 같은 상기 평면(136)으로부터 지지 패널(306)을 제거하는 다른 메커니즘을 사용할 수 있다. 지지 패널(306), 연결 패드들(126), 장착 패드들(130) 및 베이스 프레임 트레이스들(134)의 상대 크기는 예시적인 것으로, 이들은 실제 실시할 때에는 이와 다를 수 있다.
도 7을 참조하면, 도 7에는 본 발명의 제1의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템(700)의 단면이 도시되어 있다. 집적회로 패키지 스태킹 시스템(700)의 단면도는 부품 사이드(104)와 시스템 사이드(106)를 구비하는 패키지 기판(102)을 도시하고 있다.
부품 사이드(104) 상의 콘택 패드들(108)은 도금된 비아들(112)에 의해 시스템 사이드(106) 상의 시스템 콘택 패드들(110)에 연결될 수 있다. 와이도 본드 집적회로 다이와 같은 집적회로 다이(114)는 칩 상호연결부들(116)에 의해 부품 사이드(104)에 연결될 수 있다. 언더필 접착제 또는 다이 부착 접착제와 같은 접착제(118)가 부품 사이드(104)와 집적회로 다이(114) 사이에 도포될 수 있다.
솔더 칼럼 같은 전도성 포스트들(120)이 부품 사이드(104) 상의 콘택 패드들(108)에 연결될 수 있다. 전도성 포스트들(120)은 패키지 기판(102)의 내부 트레이스들(122)에 의해 집적회로 다이(114), 시스템 콘택 패드들(110)에 전기적으로 연결될 수 있으며 또는 이들 연결을 조합할 수 있다. 도시되어 있지 않은 호스트 인쇄회로기판과 같은 이웃 레벨 시스템과 연결하기 위해, 솔더 볼, 솔더 칼럼, 솔더 범프 또는 스터드 범프와 같은 시스템 상호연결부들(124)이 시스템 콘택 패드들(110) 상에 형성될 수 있다.
연결 패드들(126)들이 리플로우 공정에 의해 전도성 포스트들(120)에 전기적으로 연결될 수 있다. 에폭시 몰딩 화합물을 사출하여, 몰딩된 패키지 바디(132)가 부품 사이드(104), 집적회로 다이(114), 칩 상호연결부들(116), 접착제(118), 전도성 포스트들(120) 및 연결 패드들(126) 상에 형성될 수 있다. 평면(136)은 연결 패드들(126)과 몰딩된 패키지 바디(132)로 형성될 수 있다.
개시되어 있는 장치는 예시적인 것으로, 연결 패드들(126), 장착 패드들(130) 및 베이스 프레임 트레이스들(134)의 수량과 위치는 다를 수 있다는 점을 이해해야 한다. 또한, 접착제(118)의 도포는 선택적으로 행할 수 있으며, 이는 몰딩된 패키지 바디(132)를 형성하는 데에 사용되는 패키지 소재로 대체될 수 있다는 점을 이해해야 한다.
본 발명은 집적회로 패키지 스태킹 시스템(700)에 있어서 비아를 형성하고 충진할 필요가 없기 때문에 패키지 어셈블리 공정을 단순화시킬 수 있다는 것을 알 수 있었다. 또한, 이는 호스트 인쇄회로기판(미도시)의 설계를 단순화 시킬 수 있는데, 이는 집적회로 다이(114)와 제2 집적회로 패키지(미도시) 사이의 많은 상호연결부들이 호스트 인쇄회로기판을 지나지 않기 때문에 그 호스트 인쇄회로기판 상에 요구되는 면적이 더 작아질 수 있기 때문이다.
도 8을 참조하면, 도 8에는 본 발명의 제1의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템(700)의 평면이 도시되어 있다. 집적회로 패키지 스태킹 시스템(700)의 평면도는 몰딩된 패키지 바디(132)를 구비하는 평면(136) 상에 존재하는 2열의 연결 패드들(126)을 도시하고 있다.
연결 패드들(126)의 수량과 위치는 예시적인 것으로, 실제의 수량과 위치는 이와 다를 수 있다. 연결 패드들(126)의 크기, 형상 및 정렬 상태도 본 실시예와 다를 수 있다.
본 실시형태에서, 적층형 집적회로 패키지(미도시)가 연결 패드들(126)에 장착될 수 있다. 전도성 포스트들(120)과 패키지 기판은 여전히 연결 패드들(126), 시스템 상호연결부들(124), 집적회로 다이(114) 사이를 전기적으로 연결할 수 있으며 또는 이들 연결을 조합할 수 있다.
도 9를 참조하면, 도 9에는 본 발명의 제1의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템(700)을 구비하는 패키지-온-패키지 스택(900)의 단면이 도시되어 있다. 패키지-온-패키지 스택(900)의 단면도는 시스템 상호연결부들(124)에 의해 연결 패드들(126)에 연결되어 있는 적층형 집적회로 패키지(902)를 구비하는 본 발명에 따른 집적회로 패키지 스태킹 시스템(700)을 도시하고 있다.
적층형 집적회로 패키지(902)는 도시된 바와 같이 멀티플 적층형 다이를 구비하거나, 레지스터, 커패시터, 인덕터, 다이오드, 전압 조정기 또는 패키지되어 있는 유사부품과 같은 개별 부품들을 구비하는 단일 다이일 수 있다. 적층형 집적회로 패키지(902)의 콘텐츠들은 패키지 기판(102)의 시스템 사이드(106) 상의 시스템 상호연결부들(124), 집적회로 다이(114)에 전기적으로 연결될 수 있으며 또는 이들 연결을 조합할 수 있다.
적층형 집적회로 패키지(902)의 수평방향 크기가 동일한 것으로 도시되어 있지만, 이는 예시적인 것에 불과하며, 실제의 패키지 크기는 다를 수 있다. 적층형 집적회로 패키지(902)는 2개의 적층형 집적회로 다이를 구비하는 것으로 도시되어 있지만 이는 예시적인 것으로 실제로는 다를 수 있다.
패키지-온-패키지 스택(900)은 호스트 인쇄회로기판(미도시) 상의 입/출력 패드들의 수량을 줄일 수 있는 팬-인 플랫폼을 제공한다. 제2 집적회로 패키지(502)와 집적회로 다이(114) 사이에서, 다수의 신호 상호연결부들의 이동 거리가 짧아지기 때문에, 신호의 품질과 성능이 개선된다.
도 10을 참조하면, 도 10에는 본 발명의 제2의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템(1002)을 구비하는 패키지-온-패키지 스택(1000)의 단면이 도시되어 있다. 패키지-온-패키지 스택(1000)의 단면도는 부품 사이드(104)와 시스템 사이드(106)를 구비하는 패키지 기판(102)을 포함하는 집적회로 패키지 스태킹 시스템(1002)을 도시하고 있다.
부품 사이드(104) 상의 콘택 패드들(108)은 도금된 비아들(112)에 의해 시스템 사이드(106) 상의 시스템 콘택 패드들(110)에 연결될 수 있다. 와이어 본드 집적회로 다이 같은 집적회로 다이(114)는 칩 상호연결부들(116)에 의해 부품 사이드(104)에 연결될 수 있다. 언더필 접착제 또는 다이 부착 접착제와 같은 접착제(118)가 부품 사이드(104)와 집적회로 다이(114) 사이에 도포될 수 있다.
솔더 칼럼과 같은 전도성 포스트들(120)은 부품 사이드(104) 상의 콘택 패드들(108)에 연결될 수 있다. 전도성 포스트들(120)은 패키지 기판(102)의 내부 트레이스들(122)에 의해 집적회로 다이(114), 시스템 콘택 패드들(110)에 전기적으로 연결될 수 있으며 또는 이들 연결을 조합할 수 있다. 도시되어 있지 않은 호스트 인쇄회로기판과 같은 이웃 레벨 시스템과 연결하기 위해, 솔더 볼, 솔더 칼럼, 솔더 범프 또는 스터드 범프와 같은 시스템 상호연결부들(124)이 시스템 콘택 패드들(110) 상에 형성될 수 있다.
연결 패드들(126)들이 리플로우 공정에 의해 전도성 포스트들(120)에 전기적으로 연결될 수 있다. 장착 패드들(130)이 집적회로 다이(114) 위에 형성되어 몰딩된 패키지 바디(132)에 의해 제 위치에 유지될 수 있다. 장착 패드들(130)은 베이스 프레임 트레이스들(134)에 의해 연결 패드들(126)에, 집적회로 다이(114)의 활성 사이드 상의 콘택들에 연결될 수 있는 전도성 포스트들(1004)에 전기적으로 연결될 수 있으며 또는 이들 연결을 조합할 수 있다.
부품 사이드(104), 집적회로 다이(114), 칩 상호연결부들(116), 접착제(118), 전도성 포스트들(120), 연결 패드들(126), 장착 패드들(130), 전도성 포스트들(1004) 및 베이스 프레임 트레이스들(134) 상에 에폭시 몰딩 화합물을 사출하여, 몰딩된 패키지 바디(132)가 형성될 수 있다. 평면(136)은 연결 패드들(126), 장착 패드들(130), 베이스 프레임 트레이스들(134) 및 몰딩된 패키지 바디(132)로 형성될 수 있다.
전도성 포스트들(1004)의 수직방향 크기는 예시적인 것으로, 실제의 크기는 이와 다를 수 있다. 장착 패드들(130)과 집적회로 다이(114)를 직접 연결함으로써, 플립칩 다이 또는 칩 스케일 패키지와 같은 제1 적층형 집적회로(1006)를 위한 신호 경로가 상당히 짧아지게 된다.
적층형 집적회로 패키지(902)는 연결 패드들(126)에 전기적으로 연결될 수 있으며, 제1 적층형 집적회로(1006) 위에 위치할 수 있다. 이러한 구성은 패키지 기판(102)의 시스템 사이드 상의 시스템 상호연결부들(124), 적층형 집적회로 패키지(902), 제1 적층형 집적회로(1006), 집적회로 다이(114) 사이를 전기적으로 연결하며 또는 이들 연결을 조합한다.
집적회로 패키지 스태킹 시스템(1002)은 패키지-온-패키지 구조물을 대량 생산할 때에 높은 신뢰성과 높은 성능을 제공한다는 것을 알 수 있었다. 집적회로 다이(114), 제1 적층형 집적회로(1006) 및 적층형 집적회로 패키지 각각은 공지의 우수한 장치를 제공하고 우수한 제조 수율을 보증하기 위해 조립하기 전에 시험될 수 있다.
적층형 집적회로 패키지(902)는 도 2의 연결 패드들(126), 장착 패드들(130) 및 개별 부품 패드들(202)이 조합되어 있는 구성요소 상에 조립되는 임의의 패키지 장치일 수 있다는 점을 이해해야 한다. 연결 패드들(126), 장착 패드들(130) 및 개별 부품 패드들(202)이 조합된 구성요소가 집적회로 패키지 스태킹 시스템(1002) 내에 위치할 수 있다는 점도 또한 이해해야 한다.
도 11을 참조하면, 도 11에는 본 발명의 제3의 선택적 실시형태인, 집적회로 패키지 스태킹 시스템(1102)을 구비하는 패키지-온-패키지 스택(1100)의 단면이 도시되어 있다. 패키지-온-패키지 스택(1100)의 단면도는 패키지 기판(102)을 구비하는 집적회로 패키지 스태킹 시스템(1102)을 도시하는데, 패키지 기판(102) 상에는 접착제(118)에 의해 집적회로 다이(114)가 장착되어 있다.
칩 상호연결부들(116)은 집적회로 다이(114)를 패키지 기판(102) 상의 콘택 패드들(108)에 전기적으로 연결한다. 전도성 포스트들(1004)이 집적회로 다이(114) 상에 연결되어 장착 패드들(130)을 지지할 수 있다. 평면(136)은 장착 패드들(130)과 몰딩된 패키지 바디(132)를 포함할 수 있다. 선택적으로, 평면(136)은 도 1의 베이스 프레임 트레이스들(134)이나, 도 1의 연결 패드들(126)이나, 도 2의 개별 부품 패드들(202)을 포함하거나 또는 이들을 조합해서 포함할 수 있다.
제1 적층형 집적회로(1006)는 칩 상호연결부들(116)에 의해 장착 패드들(130)에 전기적으로 연결될 수 있다. 선택적으로, 접착제(118)가 평면(136)과 제1 적층형 집적회로(1006) 사이에 도포될 수 있다.
집적회로 패키지 스태킹 시스템(1102)은 추가의 기하 구조물을 사용하지 않으면서도 플립칩 다이, 개별 부품들 및 적층형 패키지들의 집적을 지지함으로써 호스트 인쇄회로기판(미도시) 상에 필요로 하는 면적을 줄일 수 있다는 것을 알 수 있었다. 본 발명은 집적회로 구조물의 신뢰성에 악영향을 줄 수 있는 몰딩 후 공정을 필요로 하지 않는다.
도 12를 참조하면, 도 12에는 본 발명의 일 실시형태인 집적회로 패키지 스태킹 시스템의 제조 방법(1200)에 대한 플로우 챠트가 도시되어 있다. 상기 방법(1200)은 블록(1202)에서, 지지 패널을 제공하는 단계 및 상기 지지 패널 상에 연결 패드, 장착 패드, 베이스 프레임 트레이스, 개별 부품 패드 또는 이들이 조합된 구성요소를 형성하는 단계를 포함하는 베이스 프레임 형성 단계와, 블록(1204)에서 패키지 기판을 제조하는 단계와, 블록(1206)에서 집적회로 다이를 패키지 기판에 연결하는 단계와, 블록(1208)에서 집적회로 다이와 패키지 기판 위에 베이스 프레임을 장착하는 단계와, 블록(1210)에서 상기 베이스 프레임으로부터 지지 패널을 제거하는 단계를 포함한다.
이에 따라, 본 발명의 집적회로 패키지 스태킹 시스템과 본 발명의 장치 또는 제품은 중요하면서도 지금까지 알려지지 않았으며 사용되지 않고 있는 패키지-온-패키지 구조물에 관한 솔루션, 능력 및 대량 생량에 대한 기능적 예시 및 고성능을 제공한다.

Claims (10)

  1. 집적회로 패키지 스태킹 시스템의 제조 방법으로,
    지지 패널을 제공하는 단계와, 그 지지 패널 상에 연결 패드, 장착 패드, 베이스 프레임 트레이스, 개별 부품 패드 또는 이들이 조합된 구성요소를 형성하는 단계를 포함하는 베이스 프레임 형성 단계와;
    패키지 기판을 제조하는 단계와;
    집적회로 다이를 패키지 기판에 연결하는 단계와;
    집적회로 다이와 패키지 기판 위에 베이스 프레임을 장착하는 단계;
    상기 베이스 프레임으로부터 지지 패널을 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템 제조 방법.
  2. 제1항에 있어서, 상기 지지 패널 상에 평면 구역을 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템 제조 방법.
  3. 제1항에 있어서, 패키지 기판과 베이스 프레임 사이에 몰딩된 패키지 바디를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템 제조 방법.
  4. 제1항에 있어서, 패키지 기판 상의 전도성 포스트, 집적회로 다이 또는 이들이 조합된 구성요소를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템 제조 방법.
  5. 제1항에 있어서, 연결 패드 상의 적층형 집적회로 패키지, 장착 패드 또는 이들이 조합된 구성요소를 장착하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템 제조 방법.
  6. 집적회로 패키지 스태킹 시스템으로,
    패키지 기판과;
    상기 패키지 기판에 연결되어 있는 집적회로 다이와;
    연결 패드, 장착 패드, 베이스 프레임 트레이스, 개별 부품 패드 또는 이들이 조합된 구성요소를 포함하며, 상기 집적회로 다이와 패키지 기판 위에 위치하는 평면을 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템.
  7. 제6항에 있어서, 상기 집적회로 다이와 패키지 기판 사이에 접착제를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템.
  8. 제6항에 있어서, 상기 패키지 기판 상에 몰딩된 패키지 바디를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템.
  9. 제6항에 있어서, 상기 패키지 기판상의 전도성 포스트, 집적회로 다이 또는 이들이 조합된 구성요소를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템.
  10. 제6항에 있어서, 상기 연결 패드 상에 장착되어 있는 적층형 집적회로 패키지, 장착 패드 또는 이들이 조합된 구성요소를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 스태킹 시스템.
KR1020100056139A 2009-06-12 2010-06-14 재배치된 집적회로 패키지 스태킹 시스템 및 그 제조 방법 KR101746731B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/483,548 US9355962B2 (en) 2009-06-12 2009-06-12 Integrated circuit package stacking system with redistribution and method of manufacture thereof
US12/483,548 2009-06-12

Publications (2)

Publication Number Publication Date
KR20100133920A true KR20100133920A (ko) 2010-12-22
KR101746731B1 KR101746731B1 (ko) 2017-06-14

Family

ID=43305717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100056139A KR101746731B1 (ko) 2009-06-12 2010-06-14 재배치된 집적회로 패키지 스태킹 시스템 및 그 제조 방법

Country Status (3)

Country Link
US (1) US9355962B2 (ko)
KR (1) KR101746731B1 (ko)
TW (1) TWI596679B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140035803A (ko) * 2012-09-14 2014-03-24 스태츠 칩팩, 엘티디. 반도체 디바이스 및 그 제조 방법
KR20170060612A (ko) * 2014-08-13 2017-06-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 범프-온-트레이스 칩 패키징용 디바이스 및 그 형성 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269691B2 (en) 2010-05-26 2016-02-23 Stats Chippac, Ltd. Semiconductor device and method of making an embedded wafer level ball grid array (EWLB) package on package (POP) device with a slotted metal carrier interposer
US8349658B2 (en) * 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
US8674516B2 (en) 2011-06-22 2014-03-18 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnects and method of manufacture thereof
US8841173B2 (en) 2011-10-20 2014-09-23 Stats Chippac Ltd. Integrated circuit packaging system with leadframe lead array routing and method of manufacture thereof
TWI518878B (zh) * 2012-12-18 2016-01-21 Murata Manufacturing Co Laminated type electronic device and manufacturing method thereof
US20140211444A1 (en) * 2013-01-30 2014-07-31 Texas Instruments Incorporated Discrete component assembly
US9282649B2 (en) * 2013-10-08 2016-03-08 Cisco Technology, Inc. Stand-off block
US10177032B2 (en) 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
US9831214B2 (en) * 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US9543170B2 (en) 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9583433B2 (en) * 2015-02-25 2017-02-28 Qualcomm Incorporated Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer
US9418926B1 (en) * 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
US9741620B2 (en) * 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US20170084594A1 (en) * 2015-09-20 2017-03-23 Qualcomm Incorporated Embedding die technology
US10784206B2 (en) 2015-09-21 2020-09-22 Mediatek Inc. Semiconductor package
US9761534B2 (en) * 2015-09-21 2017-09-12 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
US20180096975A1 (en) * 2016-09-30 2018-04-05 Intel Corporation High density package on package devices created through a self assembly monolayer assisted laser direct structuring process on mold compound
US11037915B2 (en) * 2019-02-14 2021-06-15 Facebook Technologies, Llc Integrated display devices
USD920265S1 (en) * 2019-09-29 2021-05-25 China Chippacking Technology Co., Ltd. Integrated circuit package
USD920266S1 (en) * 2019-09-29 2021-05-25 China Chippacking Technology Co., Ltd. Integrated circuit package
US11581233B2 (en) 2021-05-04 2023-02-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical circuit pattern within encapsulant of SIP module

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506755A (en) * 1992-03-11 1996-04-09 Kabushiki Kaisha Toshiba Multi-layer substrate
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
US5543661A (en) * 1994-05-31 1996-08-06 Sumitomo Metal Ceramics Inc. Semiconductor ceramic package with terminal vias
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US7271032B1 (en) * 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US7038310B1 (en) * 1999-06-09 2006-05-02 Matsushita Electric Industrial Co., Ltd. Power module with improved heat dissipation
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6930256B1 (en) * 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US7061100B2 (en) * 2002-04-03 2006-06-13 Matsushita Electric Industrial Co., Ltd. Semiconductor built-in millimeter-wave band module
US7633765B1 (en) * 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7548430B1 (en) * 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US7190062B1 (en) * 2004-06-15 2007-03-13 Amkor Technology, Inc. Embedded leadframe semiconductor package
JP3574450B1 (ja) * 2003-05-16 2004-10-06 沖電気工業株式会社 半導体装置、及び半導体装置の製造方法
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
JP4227482B2 (ja) * 2003-07-18 2009-02-18 パナソニック株式会社 部品内蔵モジュールの製造方法
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
US7180169B2 (en) * 2003-08-28 2007-02-20 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for manufacturing the same
JP2005203497A (ja) * 2004-01-14 2005-07-28 Toshiba Corp 半導体装置およびその製造方法
CN100413070C (zh) * 2004-01-30 2008-08-20 松下电器产业株式会社 部件内置模块、配备部件内置模块的电子设备以及部件内置模块的制造方法
DE102004046227B3 (de) * 2004-09-22 2006-04-20 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten durch eine Kunststoffgehäusemasse und entsprechendes Halbleiterbauteil
US7629674B1 (en) * 2004-11-17 2009-12-08 Amkor Technology, Inc. Shielded package having shield fence
JP2006165175A (ja) * 2004-12-06 2006-06-22 Alps Electric Co Ltd 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法
JP4621049B2 (ja) * 2005-03-25 2011-01-26 富士通株式会社 配線基板の製造方法
US7242081B1 (en) * 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
WO2007126090A1 (ja) * 2006-04-27 2007-11-08 Nec Corporation 回路基板、電子デバイス装置及び回路基板の製造方法
US20070262435A1 (en) * 2006-04-27 2007-11-15 Atmel Corporation Three-dimensional packaging scheme for package types utilizing a sacrificial metal base
US8581381B2 (en) * 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
US9013035B2 (en) * 2006-06-20 2015-04-21 Broadcom Corporation Thermal improvement for hotspots on dies in integrated circuit packages
US7476980B2 (en) * 2006-06-27 2009-01-13 Infineon Technologies Ag Die configurations and methods of manufacture
US7898093B1 (en) * 2006-11-02 2011-03-01 Amkor Technology, Inc. Exposed die overmolded flip chip package and fabrication method
US8174119B2 (en) * 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
JP4305502B2 (ja) * 2006-11-28 2009-07-29 カシオ計算機株式会社 半導体装置の製造方法
US7635913B2 (en) 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
JP2008235401A (ja) * 2007-03-19 2008-10-02 Spansion Llc 半導体装置及びその製造方法
JP5601751B2 (ja) * 2007-04-26 2014-10-08 スパンション エルエルシー 半導体装置
US7884457B2 (en) * 2007-06-26 2011-02-08 Stats Chippac Ltd. Integrated circuit package system with dual side connection
US7687899B1 (en) * 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US20110316117A1 (en) * 2007-08-14 2011-12-29 Agency For Science, Technology And Research Die package and a method for manufacturing the die package
US7777351B1 (en) * 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
JP2009094434A (ja) * 2007-10-12 2009-04-30 Elpida Memory Inc 半導体装置およびその製造方法
JP5081578B2 (ja) * 2007-10-25 2012-11-28 ローム株式会社 樹脂封止型半導体装置
US8120186B2 (en) * 2008-02-15 2012-02-21 Qimonda Ag Integrated circuit and method
US8338936B2 (en) * 2008-07-24 2012-12-25 Infineon Technologies Ag Semiconductor device and manufacturing method
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US8270176B2 (en) * 2008-08-08 2012-09-18 Stats Chippac Ltd. Exposed interconnect for a package on package system
US9257356B2 (en) * 2008-12-10 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming an IPD beneath a semiconductor die with direct connection to external devices
US8710634B2 (en) * 2009-03-25 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof
US8105915B2 (en) * 2009-06-12 2012-01-31 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure between non-linear portions of conductive layers
US8263435B2 (en) * 2010-10-28 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140035803A (ko) * 2012-09-14 2014-03-24 스태츠 칩팩, 엘티디. 반도체 디바이스 및 그 제조 방법
US11569136B2 (en) 2012-09-14 2023-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual-sided interconnect structures in FO-WLCSP
KR20170060612A (ko) * 2014-08-13 2017-06-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 범프-온-트레이스 칩 패키징용 디바이스 및 그 형성 방법

Also Published As

Publication number Publication date
US20100314741A1 (en) 2010-12-16
TWI596679B (zh) 2017-08-21
US9355962B2 (en) 2016-05-31
TW201110249A (en) 2011-03-16
KR101746731B1 (ko) 2017-06-14

Similar Documents

Publication Publication Date Title
KR101746731B1 (ko) 재배치된 집적회로 패키지 스태킹 시스템 및 그 제조 방법
US7435619B2 (en) Method of fabricating a 3-D package stacking system
US8004093B2 (en) Integrated circuit package stacking system
KR101741194B1 (ko) 상호연결부가 적층되어 있는 집적회로 패키지 시스템 및 그 제조 방법
US9293449B2 (en) Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US6861288B2 (en) Stacked semiconductor packages and method for the fabrication thereof
TWI524440B (zh) 具有貫穿之半導體通孔之積體電路封裝系統及其製造方法
US8530277B2 (en) Integrated circuit packaging system with package on package support and method of manufacture thereof
US8089143B2 (en) Integrated circuit package system using interposer
US7271496B2 (en) Integrated circuit package-in-package system
KR101567944B1 (ko) 인터포저를 구비한 집적 회로 패키지 시스템
KR101814081B1 (ko) 패키지-온-패키지를 구비하는 집적회로 패키지 시스템 및 그 제조 방법
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
US20050121764A1 (en) Stackable integrated circuit packaging
US7927917B2 (en) Integrated circuit packaging system with inward and outward interconnects and method of manufacture thereof
US10083903B1 (en) Integrated circuit packaging system with molded laser via interposer and method of manufacture thereof
JP2009506571A (ja) インターポーザー基板に接続するための中間コンタクトを有するマイクロ電子デバイスおよびそれに関連する中間コンタクトを備えたマイクロ電子デバイスをパッケージする方法
US20110062602A1 (en) Integrated circuit packaging system with fan-in package and method of manufacture thereof
US8460968B2 (en) Integrated circuit packaging system with post and method of manufacture thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant