CN1366345A - 点接触平面栅型单电子晶体管及其制备方法(二) - Google Patents

Abstract

本发明涉及微电子器件和微加工方法,特别是涉及一种点接触平面栅型高温单电子晶体管及其制备方法。用电子束光刻方法及常规光刻法来制备。在衬底上的导电材料层中有源极和漏极;在源极和漏极之间是一含有量子点的窄通道,在窄通道两边是点接触平面栅,在导电材料层上为一沉积的绝缘材料层,在绝缘材料层上覆盖有表面栅。本发明的单电子晶体管量子点的大小可达原子尺度,能在室温下工作,满足单电子晶体管正常动作的两个基本条件。

Description

点接触平面栅型单电子晶体管及其制备方法(二)

本发明属于微电子器件和微加工方法，特别是涉及一种点接触平面栅型高温单电子晶体管及其利用纳米技术工艺制备该器件的方法。

纳米技术的重要性已被人们充分重视，开发纳米技术的研究经费与日俱增。其研究的核心就是纳米材料、纳米加工技术与纳米器件的研究。纳米材料的研究已取得突飞猛进的发展，但纳米器件的研究才兴起并进展缓慢。单电子晶体管是目前成功的并得到公认的纳米器件之一，是最有希望的纳米器件，如《今日物理》(Physics Today，January 1994)所报道的。传统电子晶体管通过控制千万以上的成群电子的集体运动来实现开关、振荡和放大等功能；单电子晶体管则只要通过一个电子的行为就可实现特定的功能。随着集成度的提高，功耗已成为微电子器件电路稳定性的制约因素。以单电子晶体管构成的元件可大大提高微电子的集成度并可使功耗减小到10^-5。单电子晶体管如此极低的功耗可解决现集成化电路中因散热引起的不稳定因素问题。它的高度集成化程度可远远超越目前大规模集成化的极限，并能达到海森堡不确定原理设定的极限而成为将来不可被取代的新型器件。

单电子晶体管包括源极、漏极、与源漏极弱耦合的量子点或库仑岛、以及可用来调节量子点的电化学势即控制量子点中电子数的栅极。它的正常动作须两个基本条件：(1)源、漏极间的电阻大于量子电阻R_q＝h/e2≈26kΩ；(2)量子点的电容足够小使得e²/2C＞＞k_BT。其中：C为量子点的电容，k_B为玻尔兹曼常数，T为工作温度。当量子点的有效直径小于10纳米时，单电子晶体管就能在室温工作。因此为提高单电子晶体管的工作温度和它抗干扰的能力就必须减小量子点的几何尺寸。

目前高温单电子晶体管的主要制备技术有：(1)《应用物理快报》[Appl.Phys.Lett.，1996，68，34-36]报道的扫描探针显微镜SPM技术，(2)聚焦离子束注入FIB技术[Appl.Phys.Lett.，1993，63，51-53]，(3)自组装技术[Appl.Phys.Lett.，1997，71，2294-2296]，(4)电子束光刻技术[Appl.Phys.Lett.，1996，69，406-4086]。扫描探针显微镜SPM技术可制备原子尺度的室温单电子晶体管，但因它的加工时间太长、重复性和稳定性都不太好等原因，很少被用在实际的器件制备中。聚焦离子束注入FIB技术对器件有一定的损伤并且很难实现原子尺度的纳米结构，因而在真正的器件制备上也用得不多。用自组装技术制备纳米结构的方法相当普遍，无论是在物理、化学和生物领域都得到了广泛的应用，但它有很大的局限性：1)位置的不确定性，2)几何尺寸和空间分布的不均匀性，3)和器件工艺的不匹配性。因而，这种工艺制备出的高温单电子晶体管有复杂难控的缺点。目前单电子晶体管的制备主要使用电子束光刻技术。它是通过电子束曝光和显影光刻胶的方式来实现单电子晶体管的量子点的。由于电子束光刻的极限在30纳米，所制备的量子点的直径大于50纳米。因而目前制备的可集成的稳定单电子晶体管都只能工作在极低温区。

本发明的目的在于克服已有技术的不足，避免器件制备工艺的复杂性和器件只能工作在极低温区的特性，从而提供一种点接触平面栅型单电子晶体管及其制备方法。本发明的方法还可在制备其它纳米器件、生物分子器件和实现生物芯片微型化等方面进行应用。

本发明的目的是这样实现的：

本发明的单电子晶体管是这样构成的，如图1所示：在衬底8上的导电材料层7中有源极1和漏极2；在源极和漏极之间是一含有量子点的窄通道3，其宽度为3-800纳米；在窄通道3两边是点接触平面栅4，通过点接触平面栅上的负偏压挤压使窄通道进一步变窄，从而导致只受单一量子点控制的窄通道。在导电材料层7上为一沉积的绝缘材料层6，其厚度为10-800纳米；在绝缘材料层6上覆盖有表面栅5。窄通道中的量子点由材料制备中的自组装方法或工艺过程中腐蚀、氧化等原因形成。若导电材料层本身为一非导通层，通过加在表面栅上的正偏压，在导电材料层形成反型二维电子气，并调节、控制单一量子点中的电子数和源漏极间的电流。若导电材料层本身为一掺杂导通层，则点接触平面栅和窄通道之间还应沉积或氧化一绝缘层，这时表面栅主要用来调节、控制单一量子点中的电子数和源漏极间的电流。在衬底上可进一步覆盖下列材料制成的缓冲外延层：1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛等绝缘材料。这些缓冲外延层可进一步提高导电材料层的质量。若缓冲外延层为非掺杂层，它可作为掺杂衬底与导电材料层的绝缘层，以阻止漏电电流的产生。缓冲外延层可和构成导电材料层的各种材料相同，但材料的组合不相同，结构也不相同。

所述的衬底可为1)半导体绝缘体上的硅(即SOI)；2)氧化物材料，如蓝宝石Al₂O₃、氧化硅SiO₂、氧化镁MgO或钛酸锶SrTiO₃等；3)玻璃、SiC、Ge、硅或在表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料，所述的非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP；掺杂的半导体材料是N⁺-GaAs、N⁺-InP或N⁺-GaN。

所述的导电材料包括1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。

所述的绝缘材料包括氧化硅、氧化铝、氮化硅或氧化钛。

所述的点接触平面栅包括Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo等金属层以及它们之间的任意复合层。

所述的表面栅是蒸镀金属膜，或经沉积、注入和退火的N+掺杂多晶硅膜。

所述的金属膜是Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta、Mo或In等金属层以及它们之间的任意复合层。

本发明的单电子晶体管的制备方法简单，既可结合先进的电子束光刻方法来制备，又可结合常规光刻法的纳米加工方法来制备。本发明的方法具有通用性，能用各种材料来制备本发明单电子晶体管，材料包括调制掺杂二维电子气结构材料、含纳米颗粒或量子点的材料、薄层的掺杂和非掺杂的薄膜材料、有机化合物材料、生物分子材料、以及它们的组合或复合材料等。利用生物分子材料可制备生物分子器件。

本发明的制备单电子晶体管方法包括以下步骤，以体积比计：

(1)选用在衬底8上已覆盖有导电材料层7的材料，通过反复氧化、腐蚀的方法减薄导电材料层7。在N₂∶O₂＝0-900∶1-500的混合气氛中氧化，其氧化温度为350-1200℃。用腐蚀液HF∶H₂O＝1-100∶1-5000或HCl∶H₂O＝1-100∶1-5000去掉氧化层。再氧化，再腐蚀，直到导电材料层7的厚度达到2-300纳米。若所选的导电材料层7中已含有自组装量子点，则量子点离减薄后的导电材料层7的上表面的距离为2-200纳米；导电材料层(7)中的电子气由注入、导电材料中的原掺杂或外加偏压方式引起。

(2)在减薄后的导电材料层7上，利用常规光刻法、X射线光刻法、电子束光刻法、离子束光刻法或移相掩膜光刻法等制备套刻标记，可利用腐蚀形成的部分台面、腐蚀的槽或沉积的膜(包括金属膜)等来作为套刻标记；其金属膜是W、Cr、Pt、Ta、或Mo等金属层以及它们之间的任意复合层。

(3)利用套刻标记定位，采用常规光刻法制备掩膜，腐蚀带有套刻标记的导电材料层7，其中，腐蚀掉导电材料层7掩膜图形中的部分，掩膜图形外的导电材料层7即为制作器件的台面，所述的腐蚀可为已知的干法刻蚀或湿法腐蚀，其中：所述的湿法腐蚀液是H₂SO₄∶H₂O₂∶H₂O＝1-100∶1-60∶1-500、NH₄OH∶H₂O₂∶H₂O＝1-100∶1-60∶1-5000、H₃PO₄∶H₂O₂∶H₂O＝1-100∶1-60∶1-500、H₂SO₄∶H₃PO₄∶H₂O＝1-100∶1-60∶0-500、KOH∶H₂O＝1-100∶1-5000、NaOH∶H₂O＝1-100∶1-5000、HF∶H₂O＝1-100∶1-5000或HCl∶H₂O＝1-100∶1-5000的溶液。

(4)利用套刻标记定位，通过光刻法在带有套刻标记的导电材料层7上制备用于离子注入的掩膜，其掩膜材料包括1)PMMA、ZEP、AZ或SAL等光刻胶，2)Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta或Mo等金属层以及它们之间的任意复合层，3)氧化硅、氧化铝、氮化硅或氧化钛等绝缘材料。向掩膜注入离子，其中，注入的元素包括硅、磷离子、氮离子、砷离子、氧离子、氮离子或氟化硼离子等。离子注入后，去掉用于离子注入的掩膜，高温退火激活离子注入的元素，其退火温度为500-1200℃。

(5)利用套刻标记定位，通过光刻在精加工的导电材料层7上制备用以制作源极1和漏极2的图形光刻胶掩膜，在带光刻胶图形掩膜上沉积金属膜，或当步骤6)中有高于500℃的高温过程时，则在步骤10)中实施金属膜的沉积、合金退火；其金属膜厚度为50-900纳米。沉积的金属膜包括Pd、Zr、Ag、Gd、Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta或Mo以及它们之间的任意复合层。取出制作器件并放入溶剂中浸泡。经剥离等工艺去掉掩膜图形外的金属膜，留下的掩膜图形中的金属膜经合金退火即为源极1和漏极2，其退火温度为300-800℃，时间5-3600秒。

(6)利用套刻标记定位，采用常规光刻法、X射线光刻法、电子束光刻法、离子束光刻法或移相掩膜光刻法等光刻方法直接在导电材料层7上制备图形掩膜，其掩膜材料包括1)PMMA、ZEP、AZ或SAL等光刻胶，2)Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta或Mo等金属层以及它们之间的任意复合层，3)氧化硅、氧化铝、氮化硅或氧化钛等绝缘材料。利用干腐蚀法或湿腐蚀法腐蚀导电材料层7，将导电材料层7上没有掩膜的部分腐蚀掉，在导电材料层7上制备连接源极1区和漏极2区的窄通道3，其宽度为2-800纳米，高度为1-150纳米。对未包含自组装量子点的导电材料层7，再采用过腐蚀、横向腐蚀或干氧氧化等工艺方法在窄通道3中形成量子点，通过干氧氧化法进一步减小窄通道的宽度并在窄通道形成量子点，量子点离导电材料层7的上表面的距离为2-200纳米。采用干氧氧化法可获得密质的氧化层并可高精度控制氧化速率，提高工艺的重复性和器件工作的稳定性。干氧氧化时通入的气体为O₂∶N₂＝1-4∶0-20，氧化的温度为500-980℃。

(7)利用套刻标记定位，采用常规光刻法、X射线光刻法、电子束光刻法、离子束光刻法、移相掩膜光刻法，在已制备完的窄通道3的导电材料层7上制备用以制作点接触平面栅4的光刻胶图形掩膜，并在其上沉积金属膜，或用自洽沉积法直接在制备窄通道3的光刻胶图形掩膜上沉积金属膜，其金属膜厚度为10-150纳米。沉积的金属膜包括Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta或Mo等金属层以及它们之间的任意复合层。取出制作器件并放入溶剂中浸泡。经剥离等工艺去掉掩膜图形外的金属膜，掩膜图形中的窄通道3两边的金属膜即为点接触平面栅4。

(8)在导电材料层7上覆盖绝缘材料层6。用气相沉积、电子束蒸发或溅射等方法沉积绝缘材料，包括氧化硅、氧化铝、氮化硅或氧化钛等，其厚度为10纳米～800纳米。沉积时的衬底温度为10-400℃。

(9)利用套刻标记定位，在绝缘材料层6上制备表面栅5。首先采用常规光刻法在绝缘材料层6上制备用以制作表面栅5的掩膜，然后在掩膜上沉积金属膜。其金属膜包括Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo等及其它们之间的任意复合层，厚度为10-800纳米。其掩膜材料为光刻胶。经剥离等工艺去掉掩膜图形外的金属膜，留下的掩膜图形中的金属膜即为金属表面栅5。绝缘材料层6上的表面栅5还可用多晶硅膜作表面栅，制备技术为已知的多晶硅栅制备技术。

(10)若步骤(5)中的源极1和漏极2制备中还未实施金属膜的沉积、合金退火过程，则用常规光刻法，经穿孔、沉积、合金退火等工艺制备源和漏区的电极。沉积金属包括Pd、Zr、Ag、Gd、Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta、In或Mo等金属层以及它们的复合层，其厚度为100-8000纳米。剥离、清洗，在N₂∶H₂＝1-900∶0-500的混合气氛中退火合金，温度为300-800℃。

(11)经穿孔、引线就制备出了本发明的单电子晶体管。

所用溶剂是丙酮。

窄通道中的量子点由下列机制引起：1)Si单晶膜厚度的涨落，2)窄通道宽度的涨落，3)氧化速率依赖于图形结构的干氧氧化过程，4)腐蚀和氧化引起的应变，5)局域态的存在，6)界面处的纳米颗粒。因而，上面描述的本发明晶体管的制备工艺很易在源漏间的窄通道中自然形成量子点。利用点接触平面栅4挤压耗尽窄通道，实现单一量子点13的单电子晶体管。如图2所示，点接触平面栅耗尽通道边缘的量子点(量子点9、量子点10、量子点11和量子点12)，这些量子点中的电子数不随外加电场的变化而变化，对单电子晶体管无影响。从而实现了单一量子点(即只是量子点13控制晶体管特性)的单电子晶体管。由于该量子点并不完全由光刻掩膜尺寸定义，它的尺寸可远小于光刻所限制的极限，因而这些单电子晶体管能在室温下工作。

本发明的单电子晶体管是采用点接触平面栅挤压窄通道，并利用单一量子点控制窄通道输运特性的原理来制备的，因而量子点的大小可达原子尺度，其单电子晶体管能在室温下工作。它能满足单电子晶体管正常动作的两个基本条件：

(1)源、漏极间的电阻大于量子电阻R_q＝h/e2≈26kΩ；(2)量子点的电容足够小使得e²/2C＞＞k_BT。

本发明单电子晶体管的量子点由自组装方法、自恰热氧化(图形依赖的热氧化)或由无序势的涨落自然形成，因而很容易形成纳米尺度的量子点，也就是说，它的工作温度高。通过点接触平面栅上的负偏压挤压窄通道来保证窄通道中单一量子点控制晶体管的电特性，克服了传统高温单电子晶体管的复杂难控的缺点。因而本发明单电子晶体管是一种理想的、稳定的高温单电子晶体管。更重要的是，它可采用常规光刻法的纳米加工技术来制备。另外，它还对制作器件材料的选择范围宽，具有普适性，并可用来制备生物分子器件。

本发明单电子晶体管较传统单电子晶体管具有下列优点：1)制备简单，2)性能稳定，3)工作温度高。

下面结合附图及实施例对本发明进行详细说明：

图1本发明单电子晶体管的结构示意图。

图2本发明单电子晶体管中的窄通道及其通道中的多量子点。

图3常规光刻法制备窄通道以及量子点的原理工艺过程。

图4表示70纳米宽的窄通道单电子晶体管，在点接触平面栅上无外偏压

下的库仑振荡特性。

图5表示70纳米宽的窄通道单电子晶体管，在点接触平面栅上加-116mV

偏压下的库仑振荡特性。

图6表示30纳米宽的窄通道单电子晶体管，在点接触平面栅上加-60mV

偏压下的库仑振荡特性。

图7本发明单电子晶体管的单一量子点特性。

图中标示：

1.源极  2.漏极  3.窄通道  4.点接触平面栅  5.表面栅

6.绝缘层7.导电材料层 8.衬底  9、10、11、12.量子点

13.控制单电子晶体管理想特性的单一量子点 14.图形光刻胶掩膜

实施例1：

选用(001)取向的P型SOI衬底，SOI中的氧掩埋层即为制备本发明单电子晶体管的衬底8，SOI上的Si单晶膜即为导电材料层7。按已知的SOI衬底清洗方法清洗后，通过反复氧化、腐蚀的方法减薄导电Si单晶膜7，使其厚度达到70纳米。所述的氧化是干氧氧化(dry oxidation)，在N₂∶O₂＝1∶1的混合气氛中氧化，其氧化温度为850℃。以体积比计，用腐蚀液HF∶H₂O＝1∶10去掉氧化层。

利用电子束光刻法在减薄后的Si单晶膜7上，制备带“+”字图形的光刻胶PMMA掩膜，在带光刻胶图形PMMA掩膜上用贱射法沉积金属膜，其金属膜为50纳米Cr/300纳米W。取出制作器件并放入溶剂中浸泡。经剥离等工艺去掉掩膜图形外的Cr/W，留下的掩膜图形中的Cr/W为“+”字图形的套刻标记。组成“+”字图形的两条线条的宽度都为1微米，长度都为2000微米。

在带有套刻标记的Si单晶膜7上沉积20纳米SiO₂和120纳米Si₃N₄膜。利用已知的反应离子刻蚀法去掉有源区外的120纳米厚的Si₃N₄膜，用HF∶H₂O＝1∶10腐蚀液去掉露出的20纳米厚SiO₂膜，利用已知的湿氧氧化(wet oxidation)方法氧化露出的Si单晶膜7，实现器件的隔离和制作器件的台面。

在带有套刻标记的Si单晶膜7上沉积20纳米SiO₂和120纳米Si₃N₄膜。利用套刻标记定位，通过光刻法在沉积的20纳米SiO₂和120纳米Si₃N₄膜上制备用于砷离子注入的掩膜，向掩膜注入100keV砷离子，剂量为8×10¹⁵cm^-2。砷离子注入后，用未稀释H₃PO₄在80℃煮38分钟去掉120纳米厚的Si₃N₄膜，用HF∶H₂O＝1∶10腐蚀液去掉20纳米厚SiO₂膜。在N₂∶H₂＝2∶1的混合气氛中退火，其温度为1080℃，退火温度时间为7秒。

利用套刻标记定位，采用电子束光刻法直接在有套刻标记的Si单晶膜7上制备用以制作窄通道3的图形掩膜，其掩膜材料为120纳米的PMMA膜。利用电子回旋共振干法的刻蚀法在SF₆气氛和120℃刻蚀带有图形掩膜的Si单晶膜7，将Si单晶膜7上没有掩膜的部分刻蚀掉，在Si单晶膜7上实现连接源极1和漏极2的窄通道3，其刻蚀深度为70纳米，所形成的窄通道3的宽度为80纳米。用干氧氧化法进一步减小窄通道的宽度并在窄通道形成量子点。干氧氧化时通入的气体为O₂∶N₂＝1∶3，氧化的温度为780℃，氧化时间为3分钟。

利用自对准金属沉积法制备点接触平面栅4。利用电子束蒸发设备并采用多角度蒸发法沉积15纳米Cr/30纳米W，在丙酮中浸泡200分钟，其浸泡温度为60℃。从丙酮中取出并放如水中10分钟，用氮气吹干，氮气的流量和压强分别为100mL/min和1×10⁵Pa.

利用电子束蒸发设备蒸发、沉积SiO₂绝缘材料层6，其厚度为80纳米。

采用已知的套刻手段和HF缓冲腐蚀液刻开接触孔。利用电子束蒸发设备蒸发1μm的Al，在N₂∶H₂＝3∶1的混合气氛中退火合金，温度为450℃。

采用已知的MOS器件的Al表面栅制备方法制备本发明晶体管的表面栅5。引线连接，就制备出本发明的Si单电子晶体管。如图1-2所示。通过表面栅的正偏压引起反型层二维电子气，并调节其浓度即量子点中的电子数，点接触平面栅使窄通道中单个量子点能控制晶体管的特性。

实施例2：

选用(001)取向的P型SOI衬底，SOI中的氧掩埋层即为制备本发明单电子晶体管的衬底8，SOI上的Si单晶膜即为导电材料层7。按已知的SOI衬底清洗方法清洗后，通过反复氧化、腐蚀的方法减薄导Si单晶膜7，使其厚度达到120纳米。所述的氧化是干氧氧化，在N₂∶O₂＝2∶1的混合气氛中氧化，其氧化温度为890℃。以体积比计，用腐蚀液HF∶H₂O＝1∶20去掉氧化层。

利用常规光刻法在减薄后的Si单晶膜7上，制备带长方形的光刻胶AZ1400掩膜，在带光刻胶图形AZ1400掩膜上用贱射法沉积金属膜，其金属膜为50纳米Cr/300纳米W。取出制作器件并放入溶剂中浸泡。经剥离等工艺去掉掩膜图形外的Cr/W，留下的掩膜图形中的Cr/W为长方形的套刻标记。其长方形的长为100微米、宽为20微米。

在带有套刻标记的Si单晶膜7上沉积25纳米SiO₂膜和130纳米Si₃N₄膜。利用已知的反应离子刻蚀法去掉有源区外的130纳米厚的Si₃N₄膜，用HF∶H₂O＝1∶20腐蚀液去掉露出的25纳米厚的SiO₂膜，利用已知的湿氧氧化方法氧化露出的Si单晶膜7，实现器件的隔离和制作器件的台面。

在带有套刻标记的Si单晶膜7上沉积26纳米SiO₂膜和136纳米Si₃N₄膜。利用套刻标记定位，通过光刻法在沉积的26纳米SiO₂膜和136纳米Si₃N₄膜上制备用于砷离子注入的掩膜，向掩膜注入100keV砷离子，剂量为8×10¹⁵cm^-2。砷离子注入后，用未稀释的H₃PO₄在80℃煮40分钟去掉136纳米厚的Si₃N₄膜，用HF∶H₂O＝1∶10腐蚀液去掉26纳米厚SiO₂膜。在N₂∶H₂＝5∶1的混合气氛中退火，其温度为1080℃，退火温度时间为9秒。

利用套刻标记定位，采用移相掩膜光刻法在有套刻标记的Si单晶膜7上制备用以制作窄通道3的图形掩膜，其掩膜材料为AZ1400。利用电子回旋共振法的刻蚀法在SF₆气氛和120℃刻蚀带有图形掩膜的Si单晶膜7，将Si单晶膜7上没有掩膜的部分刻蚀掉，在Si单晶膜7上实现连接源极1和漏极2的窄通道3，其刻蚀深度为120纳米，所形成的窄通道3的宽度为320纳米。用干氧氧化法进一步减小窄通道的宽度并在窄通道形成量子点。干氧氧化时通入的气体为O₂∶N₂＝1∶3，氧化的温度为780℃，氧化时间为12分钟。

利用自对准金属沉积法制备点接触平面栅4。利用电子束蒸发设备并用多角度蒸发方式沉积20纳米Cr/100纳米W，在丙酮中浸泡200分钟，其浸泡温度为60℃。从丙酮中取出并放如水中10分钟，用氮气吹干，氮气的流量和压强分别为160mL/min和2×10⁵Pa。

利用电子束蒸发设备蒸发、沉积SiO₂绝缘材料层6，其厚度为100纳米。

用套刻标记定位，通过光刻法和已知的挖空技术在退火后的Si单晶膜7上制备用以制作表面栅5的AZ1400图形掩膜，利用电子束蒸发法在其掩膜上沉积1μm厚的Al膜，经剥离等工艺去掉掩膜图形外的Al膜，留下的掩膜图形中的Al膜即为表面栅5

引线连接，就制备出本发明的Si单电子晶体管。

实施例3：

实施例1和实施例2中的窄通道3也可用下列方法实现：

用常规光刻法和SiO₂的沉积方法制备用以制作窄通道3的SiO₂掩膜，如图3中14。定义的SiO₂掩膜的窄通道沿Si单晶膜7的[110]晶体趋向，其厚度为90纳米。

采用KOH∶H2O＝1∶3的腐蚀液对带有制作窄通道3图形的SiO₂掩膜进行异向选择腐蚀。在该腐蚀液中，{111}晶面为腐蚀停止面。当窄通道的两边的{111}晶面交叉时，腐蚀自动停止。

由于氧掩埋层8上的Si单晶膜7的厚度可精确控制，窄通道的几何宽度能被完全重复、控制。窄通道的几何尺寸不受掩膜图形大小影响而Si单晶膜的厚度可控制在埃(A°)量级，因而此方法制备的本发明单电子晶体管可工作在室温。

实施例4：

将实施例3中的原始Si单晶膜7减薄至20纳米，按实施例3中的窄通道3的制备方法，利用已知的背栅制备方法，在衬底8上制备背栅。此背栅替代表面栅5的作用。省去实施例3中的利用干氧氧化法进一步减小窄通道宽度的步骤，也省去实施例3中的绝缘层6和表面栅5的制备步骤。

从而实现了本发明的单电子晶体管。这实际上是本发明单电子晶体管的一种变形。

实施例5：

实施例1和实施例2中的窄通道3也可用下列方法实现：

利用套刻标记定位，采用2001年第1期《物理》上报道的“纳米电极对”的制备方法，实现本发明单电子晶体管的点接触平面栅4和窄通道3。利用这种“纳米电极对”并采用实施例1、2和3中描述的制备工艺步骤，可制备非常理想的高温单电子晶体管。

下面结合本实施例制备的单电子晶体管的实际测量结果说明本发明单电子晶体管的特征、行为。

图4表示了70纳米宽窄通道单电子晶体管的库仑振荡特性。随表面栅5上偏压(V₅)的减小，漏极2上的电流(I₂)减小并显示了非周期性的振荡。须强调的是，它在D1、D2、D3和D4处跳跃式地降低和增大。这种行为正反映了窄通道中多量子点的行为。逐渐增加点接触平面栅4上的负偏压(V₄)，挤压窄通道的有效宽度并逐渐耗尽通道边缘的量子点区域。当V₄＜-114mV时，其余量子点中的电子数不随外场的变化而变化即窄通道中只有一个量子点3控制晶体管的电特性。这时晶体管显示理性的周期库仑振荡，如图5所示。所观察的周期为0.64V，也就是说，表面栅5和量子点13之间的电容为0.25aF。多个器件的测试表明：所定义的窄通道宽度越小，这种周期的库仑振荡越易观察到。图6表示了30纳米宽窄通道单电子晶体管在V₄＜-60mV时的库仑振荡特性。此库仑振荡曲线更趋理想化，其周期为0.55V。随实验温度的提高，库仑振荡变弱，但周期不变，如图7所示。从图中可看出，该晶体管可工作在90K以上。

实施例6：

选用(001)取向的P型SOI衬底，SOI中的氧掩埋层即为制备本发明单电子晶体管的衬底8，SOI上的Si单晶膜即为导电材料层7。按已知的SOI衬底清洗方法清洗后，通过反复氧化、腐蚀的方法减薄导电Si单晶膜7，使其厚度达到120纳米。所述的氧化是干氧氧化，在N₂∶O₂＝2∶1的混合气氛中氧化，其氧化温度为880℃。以体积比计，用腐蚀液HF∶H₂O＝1∶20去掉氧化层。

利用电子束光刻法在减薄后的Si单晶膜7上，制备带“+”字图形的光刻胶PMMA掩膜，在带光刻胶图形PMMA掩膜上用贱射法沉积金属膜，其金属膜为30纳米Cr/200纳米W。取出制作器件并放入溶剂中浸泡。经剥离等工艺去掉掩膜图形外的Cr/W，留下的掩膜图形中的Cr/W为“+”字图形的套刻标记。组成“+”字图形的两条线条的宽度都为2微米，长度都为2000微米。

在带有套刻标记的Si单晶膜7上沉积30纳米SiO₂和120纳米Si₃N₄膜。利用已知的反应离子刻蚀法去掉有源区外的120纳米厚的Si₃N₄膜，用HF∶H₂O＝1∶20腐蚀液去掉露出的30纳米厚SiO₂膜，利用已知的湿氧氧化方法氧化露出的Si单晶膜7，实现器件的隔离和制作器件的台面。

在带有套刻标记的Si单晶膜7上沉积30纳米SiO₂和120纳米Si₃N₄膜。利用套刻标记定位，通过光刻法在沉积的30纳米SiO₂和120纳米Si₃N₄膜上制备用于砷离子注入的掩膜，向掩膜注入100keV砷离子，剂量为6×10¹⁵cm^-2。砷离子注入后，用未稀释H₃PO₄在80℃煮42分钟去掉120纳米厚的Si₃N₄膜，用HF∶H₂O＝1∶20腐蚀液去掉30纳米厚SiO₂膜。在N₂∶H₂＝3∶1的混合气氛中退火，其温度为1060℃，退火温度时间为8秒。再用常规光刻法在导电材料层7上制备用以制作源极1和漏极2的图形AZ1400光刻胶掩膜，在带光刻胶图形掩膜上沉积1微米厚的Al膜。取出制作器件并放入溶剂中浸泡。经剥离等工艺去掉掩膜图形外的金属膜，留下的掩膜图形中的金属膜经合金退火即为源极1和漏极2，其退火温度为450℃。

利用套刻标记定位，采用电子束光刻法直接在有套刻标记的Si单晶膜7上制备用以制作窄通道3的图形掩膜，其掩膜材料为160纳米的PMMA膜。利用电子回旋共振干法的刻蚀法，在SF₆气氛和120℃刻蚀带有图形掩膜的Si单晶膜7，将Si单晶膜7上没有掩膜的部分刻蚀掉，在Si单晶膜7上实现连接源极1区和漏极2区的窄通道3，其刻蚀深度为120纳米，所形成的窄通道3的宽度为12纳米。窄通道3的宽度的涨落导致窄通道中形成量子点。

利用自对准金属沉积法制备点接触平面栅4。利用电子束蒸发设备并采用多角度蒸发法沉积15纳米Cr/30纳米W，在丙酮中浸泡200分钟，其浸泡温度为60℃。从丙酮中取出并放如水中10分钟，用氮气吹干，氮气的流量和压强分别为100mL/min和1×10⁵Pa。

利用电子束蒸发设备蒸发、沉积SiO₂绝缘材料层6，其厚度为120纳米。

采用已知的MOS器件的Al表面栅制备方法制备本发明晶体管的表面栅5。引线连接，就制备出本发明的Si单电子晶体管。如图1-2所示。通过表面栅的正偏压引起反型层二维电子气，并调节其浓度即量子点中的电子数，点接触平面栅使窄通道中单个量子点能控制晶体管的特性。

Claims (29)

1.一种点接触平面栅型单电子晶体管，其特征在于：在衬底(8)上的导电材料层(7)中有源极(1)和漏极(2)；在源极和漏极之间是一含有量子点的窄通道(3)，在窄通道(3)两边是点接触平面栅(4)，在导电材料层(7)上为一沉积的绝缘材料层(6)，在绝缘材料层(6)上覆盖有表面栅(5)。

2.如权利要求1所述的单电子晶体管，其特征在于：所述的衬底(8)上进一步覆盖有缓冲外延层。

3.如权利要求2所述的单电子晶体管，其特征在于：所述的缓冲外延层是：1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛绝缘材料。

4.如权利要求1所述的单电子晶体管，其特征在于：所述的窄通道(3)的宽度为3纳米～800纳米。

5.如权利要求1所述的单电子晶体管，其特征在于：所述的绝缘材料层(6)的厚度为10纳米～800纳米。

6.如权利要求1所述的单电子晶体管，其特征在于：所述的衬底为1)半导体绝缘体上的硅；2)氧化物材料；3)玻璃、SiC、Ge、硅或在硅表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料。

7.如权利要求6所述的单电子晶体管，其特征在于：所述的氧化物材料是Al₂O₃、氧化硅、氧化镁或钛酸锶。

8.如权利要求6所述的单电子晶体管，其特征在于：所述的非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP；掺杂的半导体材料是N⁺-GaAs、N⁺-InP或N⁺-GaN。

9.如权利要求1所述的单电子晶体管，其特征在于：所述的导电材料包括1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。

10.如权利要求1所述的单电子晶体管，其特征在于：所述的绝缘材料包括氧化硅、氧化铝、氮化硅或氧化钛。

11.如权利要求1所述的单电子晶体管，其特征在于：所述的点接触平面栅包括Al、Au、W、Cr、 Ti、Ni、Pt、Ge、Ta或Mo金属层以及它们之间的任意复合层。

12.如权利要求1所述的单电子晶体管，其特征在于：所述的表面栅是蒸镀金属膜或经沉积、注入和退火的N⁺掺杂多晶硅膜。

13.如权利要求12所述的单电子晶体管，其特征在于：所述的金属膜是Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta、Mo或In金属层以及它们之间的任意复合层。

14.如权利要求1-13所述的点接触平面栅型单电子晶体管的制备方法，其特征在于：制备步骤包括：

1)选用在衬底(8)上已覆盖有导电材料层(7)的材料，通过反复氧化、腐蚀的方法减薄导电材料层(7)；

2)在减薄后的导电材料层(7)上制备套刻标记，利用腐蚀形成的部分台面、腐蚀的槽或沉积的膜作为套刻标记；

3)利用套刻标记定位，制备掩膜，腐蚀带有套刻标记的导电材料层(7)，其中，腐蚀掉导电材料层(7)掩膜图形中的部分，掩膜图形外的导电材料层(7)即为制作器件的台面，所述的腐蚀为干法刻蚀或湿法腐蚀；

4)利用套刻标记定位，在带有套刻标记的导电材料层(7)上制备用于离子注入的掩膜，向掩膜注入离子，离子注入后，去掉用于离子注入的掩膜，高温退火激活离子注入的元素，其退火温度为500-1200℃；

5)利用套刻标记定位，通过光刻在精加工的导电材料层(7)上制备用以制作源极(1)和漏极(2)的图形光刻胶掩膜；在带光刻胶图形掩膜上沉积金属膜，或当步骤6)中有高于500℃的高温过程时，则在步骤10)中实施金属膜的沉积、合金退火；其金属膜厚度为50-900纳米；取出制作器件并放入溶剂中浸泡，去掉掩膜图形外的金属膜，留下的掩膜图形中的金属膜经合金退火即为源极(1)和漏极(2)，其退火温度为300-800℃；

6)利用套刻标记定位，直接在导电材料层(7)上制备图形掩膜，利用干腐蚀法或湿腐蚀法腐蚀导电材料层(7)，将导电材料层(7)上没有掩膜的部分腐蚀掉，在导电材料层(7)上制备连接源极(1)区和漏极(2)区的窄通道(3)，对未包含自组装量子点的导电材料层(7)，再采用过腐蚀、横向腐蚀或干氧氧化工艺方法在窄通道(3)中形成量子点；

7)利用套刻标记定位，在已制备完的窄通道(3)的导电材料层(7)上制备用以制作点接触平面栅(4)的光刻胶图形掩膜，并在其上沉积金属膜，或用自洽沉积法直接在制备窄通道(3)的光刻胶图形掩膜上沉积金属膜，取出制作器件并放入溶剂中浸泡，去掉掩膜图形外的金属膜，掩膜图形中的窄通道(3)两边的金属膜即为点接触平面栅(4)；

8)在导电材料层(7)上覆盖绝缘材料层(6)；其厚度为10纳米～800纳米，沉积时的衬底温度为10-400℃；

9)利用套刻标记定位，在绝缘材料层(6)上制备表面栅(5)；首先在绝缘材料层(6)上制备用以制作表面栅(5)的掩膜，然后在掩膜上沉积金属膜；去掉掩膜图形外的金属膜，留下的掩膜图形中的金属膜即为金属表面栅(5)；或利用多晶硅栅技术制作绝缘材料层(6)上的表面栅(5)；

10)在步骤5)中的源极(1)和漏极(2)制备中还未实施金属膜的沉积、合金退火过程时，用常规光刻法，经穿孔、沉积、合金退火工艺制备源和漏区的电极；

11)经穿孔、引线就制备出了点接触平面栅型单电子晶体管。

15.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的步骤1)的氧化气体(以体积比)是N₂∶O₂＝0-900∶1-500的混合气；氧化温度为350-1200℃；腐蚀液(以体积比)是HF∶H₂O＝1-100∶1-5000或HCl∶H₂O＝1-100∶1-5000的溶液。

16.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的窄通道(3)的宽度为3纳米-800纳米。

17.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的绝缘材料层(6)的厚度为10纳米～800纳米。

18.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的衬底为1)半导体绝缘体上的硅；2)氧化物材料；3)玻璃、SiC、Ge、硅或在硅表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料。

19.如权利要求18所述的单电子晶体管的制备方法，其特征在于：所述的氧化物材料是Al₂O₃、氧化硅、氧化镁或钛酸锶。

20.如权利要求18所述的单电子晶体管的制备方法，其特征在于：所述的非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP；掺杂的半导体材料是N⁺-GaAs、N⁺-InP或N⁺-GaN。

21.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的导电材料包括1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。

22.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的绝缘材料包括氧化硅、氧化铝、氮化硅或氧化钛。

23.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的步骤6)掩膜材料包括1)PMMA、ZEP、AZ或SAL光刻胶，2)Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta或Mo金属层以及它们之间的任意复合层，3)氧化硅、氧化铝、氮化硅或氧化钛绝缘材料。

24.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的表面栅是蒸镀金属膜，或经沉积、注入和退火的N⁺掺杂多晶硅膜。

25.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的金属膜是Pd、Zr、Ag、Gd、Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta、In或Mo金属层以及它们之间的任意的复合层。

26.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的腐蚀液是(以体积计)H₂SO₄∶H₂O₂∶H₂O＝1-100∶1-60∶1-500、NH₄OH∶H₂O₂∶H₂O＝1-100∶1-60∶1-5000、H₃PO₄∶H₂O₂∶H₂O＝1-100∶1-60∶1-500、H₂SO₄∶H₃PO₄∶H₂O＝1-100∶1-60∶0-500、KOH∶H₂O＝1-100∶1-5000、NaOH∶H₂O＝1-100∶1-5000、HF∶H₂O＝1-100∶1-5000或HCl∶H₂O＝1-100∶1-5000的溶液。

27.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的步骤10)退火条件是在N₂∶H₂＝1-900∶0-500的混合气氛中合金退火，其退火温度为300-800℃。

28.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的注入的元素包括硅、磷离子、氮离子、砷离子、氧离子、氮离子或氟化硼离子。

29.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的干氧氧化时通入的气体为O₂∶N₂＝1-4∶0-20，氧化的温度为500-980℃。

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