CN1355993A - 记录和再现设备 - Google Patents

Abstract

当垂直同步信号的长度总是与标准信号的不同时,数据对混洗存储器的写入和从其中读出是异步的,使得发生数据的重写和混合。为了解决这个问题,三帧的存储器被用于混洗存储器。这使得有可能在不引起数据混合的情况下进行混洗。

Description

记录和再现设备

           技术领域

本发明涉及用于记录和再现数字视频信号的数字信号设备，以及涉及用于记录外部输入视频信号的设备。

             背景技术

随着数字信号处理技术的近来发展，用于记录和再现例如数字盒式磁带录象机(以后称为DVC)的视频信号的高效编码数字数据等的设备已经变得普遍。

在待审日本专利申请平7-177469中已经提出用这种记录和再现设备记录诸如复合信号等的外部输入视频信号的方法。

图8表示上述提出方案的一种情况。图8中，101表示I/O块，102是VSP块，103是DRP块，104是控制块，105是输入视频信号处理电路，106是混洗存储器(shuffling memory)，107是正交变换电路，108是成帧电路，109是PTG存储器，110是编码器，111是解码器，112是ECC存储器，113是解帧电路，114是逆正交变换电路，115是输出视频信号处理电路，116是同步分离器电路，117是同步检测电路，118是多路复用器，119是垂直和水平同步分离器电路，120是I/O控制信号发生器电路，121是I/O PLL电路，122是VSP控制信号发生器电路，123是2VSPPLL电路，124是DRP控制信号发生器电路，125是DRPPLL电路，126是多路复用器，127是PBPLL电路，128是基准同步发生器和129是帧脉冲发生器电路。

图8所示的记录和再现设备由下述部件构成：作为输入/输出部分用于实现视频信号的输入和输出的I/O块101(输入/输出处理器)，用于对视频数据实现预定处理的VSP(视频信号处理)块102(压缩和扩展处理器)，用于执行记录和再现视频数据的记录和再现处理的DRP(数据记录播放)块103(记录和再现处理器)，以及用于产生块101到103所要求的时钟信号并且执行设备的整个控制的控制块104。

下面将描述例如利用这个记录和再现设备的外部输入复合信号的记录和再现。

开始，在控制块104，在同步分离器电路116从输入复合信号中提取出同步信号，并且当该同步信号被同步检测电路117检测出时，通过多路复用器118，该同步信号被提供给垂直和水平同步分离器电路119。这里，即使没有同步信号被同步检测电路117在预定的时间内检测出，通过多路复用器118，同步信号仍然能够被提供给垂直和水平同步分离器电路119。

在垂直和水平同步分离器电路119中，该同步信号被分离成垂直同步信号和水平同步信号。水平同步信号的相位由产生精确定时水平同步信号的I/OPLL电路121得出，其被提供给I/O控制信号发生器电路120。该I/O控制信号发生器电路120产生I/O控制信号，同时基于水平同步信号产生13.5MHz时钟信号作为基准信号，该13.5MHz时钟信号是国际电信联盟(ITU-R)推荐的。这些信号被提供给I/O块101。

垂直同步信号是通过检测视频信号的帧长度由帧脉冲发生器电路129获得的，并且当结果落在标准频率的±1％之间的范围内时，基于所提供的垂直同步信号产生帧脉冲(以后称为外部输入同步信号)。当结果落在等于或者大于标准垂直同步信号的+1％或者等于或者小于标准垂直同步信号的-1％时，分别产生标准垂直同步信号+1％或者-1％的独立帧脉冲(以后称为内部自由运行同步信号)，并且被提供给2VSPPLL电路123。

当同步信号从外部输入同步信号转换到内部自由运行同步信号时，用于内部运行同步信号的计数器由所提供的垂直同步信号复位，由此确保输出帧脉冲的连续性。另一方面，对于同步信号从内部自由运行同步信号转换到外部输入同步信号的转换，提供了具有预定宽度的窗口，使得当相位出现在该窗口内时进行该转换，由此确保输出帧脉冲的连续性。

2VSPPLL电路123得到帧脉冲的相位，以便产生精确定时的帧脉冲，其被提供给VSP控制信号发生器电路122。从VSP控制信号发生器电路122提供到VSP块102是18MHz时钟信号并基于该18MHz时钟信号形成VSP控制信号。

DRPPLL电路125得到从2VSPP LL123供给的定时信号的相位，以便产生相位上精确调整的41.85MHz时钟信号，其通过多路复用器126被提供给DRP控制信号发生器电路124。从DRP控制信号发生器电路124提供给DRP块103的是41.85MHz时钟信号和基于该41.85MHz时钟产生的DRP控制信号。

接着，在I/O块101，输入复合信号由输入视频信号处理电路105取样和数字化，并且被进一步成形为亮度数据Y和色度数据C。然后，基于从控制块104提供的13.5MHz时钟信号，这些信号被写入混洗存储器106。

在VSP块102，基于从控制块104提供的18MHz时钟信号，从混洗存储器106读出视频数据，然后该数据通过正交变换电路107进行数据压缩和由成帧电路108形成为一个图象帧的视频数据，其与奇偶校验位相加和然后写入PTG存储器109。

在DRP块103，基于从控制块104提供的41.85MHz时钟信号，视频数据从PTG存储器109读出并且通过编码器110进行预定编码处理和输出到记录头(未示出)。

下面，将描述着重这种记录和再现设备的播放操作。

视频数据通过再现头(未示出)以播放模式进行再现和提供给解码器111。

这里，在控制块104，通过上述解码器111(在DRP块103中)处理的视频数据被提供给PBPLL电路127，在这里产生41.8gMHz的时钟信号，其经多路复用器126被提供给DRP控制信号发生器电路124。从DRP控制信号发生器电路124提供给DRP块103的是41.85MHz时钟信号和DRP控制信号。在DRP控制信号发生器电路124中，基于记录在带上的导频信号控制主动轮速度。即，这允许播放头精确地跟踪记录轨道，因此，有可能正确地再现视频数据。

基准同步发生器128产生同步信号，其经过多路复用器118被提供给垂直和水平同步分离器电路119。由垂直和水平同步分离器电路119分离的垂直同步信号的相位由利用帧脉冲发生器电路129的2VSPPLL电路123得到，以便允许VSP控制信号发生器电路122产生18MHz时钟信号和VSP控制信号，这些信号被提供给VSP块102。

而且，由垂直和水平同步分离器电路119分离的水平同步信号的相位由I/OPLL电路121得到，以便允许I/O控制信号发生器电路120产生13.5MHz时钟信号和I/O控制信号，这些信号被提供给I/O块103。

在DRP块103，再现的数据按上述被提供给解码器111，在这里数据经过预定解码处理，并且基于从控制块104提供的41.85MHz时钟信号，被解码的数据写入ECC存储器112，同时进行错误校正。

在VSP块102，基于从控制块104提供的18MHz时钟信号，该数据从ECC存储器112中读出并且经过解帧电路113被提供给逆正交变换电路114，在这里基于VSP控制信号，该数据进行逆正交变换，并且基于18MHz时钟信号被写入混洗存储器106，以便形成一帧的视频数据。

在I/O块101，基于从控制块104提供的13.5MHz时钟信号，该视频数据从混洗存储器106中读出，并且基于I/O控制信号通过输出视频信号处理电路115被变换成复合数据，同时被逆变为模拟形式和输出到外部。

这样，该视频数据能够根据当在记录期间外部输入视频数据的垂直同步信号落在标准频率的±1％之间范围内时的外部输入同步信号被记录，以及能够根据当同步信号落在等于或者大于标准频率的+1％或者等于或者小于标准频率的-1％时的增加或者降低1％之内部自由运行同步信号被记录。而且，由于当从外部输入同步信号变换到内部自由运行同步信号或者反之时，在输出垂直同步信号之间的转换能够保持连续性来完成，因此有可能在记录头的旋转速率上做到精密磁鼓伺服控制。

另外，在再现中，也能够正确地再现记录在带上的视频数据。

然尽管如此，由于在混洗存储器上的写入和读出是异步的，如果数据读出在一帧数据的写入完成之前开始，则被重写之前的数据，即在先旧帧的数据将混合在读出数据中。而且，如果下一帧数据的写入是在一帧数据的读出完成之前开始，则被重写之后的数据，即新帧的数据将混合在读出数据中。这些现象是经常发生的，尤其当垂直同步信号的长度经常落在标准信号的±1％之间范围之外时更是这样。但是，待审日本专利申请Hei 7-177469没有涉及这个问题。

而且，在一些情况下，依赖于输入信息源的类型，存在外部输入的视频数据会以缺乏次序被记录的可能性。例子包括：当再现和输入被中断场景的带子时在场之间的不连续性，因从调谐器输入期间频道改变引起的场之间的不连续性，一帧中行数目的增加或者减少，不同类型帧数据的混合，在诸如从游戏机等输入的非隔行信号中非配对场的连续输入，因消隐信号输入导致的同步故障和恢复之后同步信号的相位不连续性。

             发明公开

为解决上述问题，本发明按下述构成。

即，用于记录和再现数字视频信号的记录和再现设备包括：用于至少3帧的存储器；用于基于数字视频信号的同步信号，将外部输入视频数据写入存储器的写入装置；用于基于同步信号，从存储器中读出视频数据的第一读出装置；用于基于单独产生的自由运行同步信号，从存储器中读出视频数据的第二读出装置；和用于基于同步信号通过至少控制将视频数据写入存储器的定时和读出的定时，完成存储器中帧页管理的页管理装置，其中第一读出装置和第二读出装置根据来自页管理装置的指令相互进行转换。

这里，第二读出装置包括：帧长度检测装置，用于检测与预定标准值的同步信号帧长度的差；第一内部计数器，用于产生大于标准值的第一帧基准信号；第二内部计数器，用于产生小于标准值的第二帧基准信号；以及窗口脉冲发生器，用于产生基于同步信号的窗口脉冲，和进行该操作使得当帧长度检测装置的检测结果显示该帧长度与标准值一致时，第一读出装置从存储器中读出视频数据；当帧长度大于标准值时，使用第一帧基准信号的第二读出装置从存储器中读出视频数据；当帧长度小于标准值时，使用第二帧基准信号的第二读出装置从存储器中读出视频数据；当操作从第一读出装置转换到第二读出装置时，复位第一内部计数器和第二内部计数器；并且当第一帧基准信号或者第二帧基准信号出现在窗口脉冲内时进行从第二读出装置到第一读出装置的转换。

另外，最好是第二读出装置包括：场确定装置，用于确定场；和非连续性检测装置，用于检测场之间的非连续性，并且当非连续性检测装置检测出由场确定装置确定的场中的场非连续性时，保留要被写入的页和要被读出的页。

还最好是第二读出装置包括：行计数检测装置，用于检测一帧中行的数目，并且当由行计数检测装置检测的行计数不同于先前设定的行数目时，保留要被写入的页和要被读出的页。

而且，第二读出装置可以包括：消隐检测装置，用于检测外部输入数字视频信号的消隐周期；和屏蔽装置，用于当消隐检测装置检测出消隐周期时强制地抑制从存储器中读出的视频信号。

此外，第二读出装置可以包括：隔行模式确定装置，用于确定外部输入数字视频信号是隔行的还是非隔行的数据；以及场重新分配装置，其当隔行模式确定装置已经确定外部输入数字视频信号是非隔行的数据时，进行将该数据变换到隔行格式的场重新分配。

这里，当来自隔行模式确定装置的确定结果变化时，最好是保留存储器的要被写入页和要被读出页中的内容。

而且，当来自隔行模式确定装置的确定结果变化时，最好是在先前确定的时间周期中监测该确定的结果，然后保留存储器的要被写入页和要被读出页中的内容。

             附图说明

图1是表示根据本发明记录和再现设备的方框图；

图2是详细地表示根据本发明记录和再现设备的外部输入控制电路的方框图；

图3是表示根据本发明记录和再现设备的外部输入控制电路的处理顺序的流程图；

图4是表示用于标准模式525/60制式的一帧的存储器结构的示意图；

图5是用于说明当外部输入视频数据被乱序时数据的读和写的定时图；

图6是用于说明当读周期短于写周期时数据的读和写的定时图；

图7是用于说明当读周期大于写周期时数据的读和写的定时图；

图8是表示常规的记录和再现设备的方框图。

            实现本发明的最好方式

下面说明本发明的一个实施例。

首先对视频数据的混洗进行说明。

为了压缩和记录视频数据，要进行正交变换。为此目的，为了减低信息量的变化和提高压缩效率，要进行混洗(视频数据的重组)。

为了简单地进行上述混洗处理，可以使用这种方法(银行法)，其中，使用两个存储器，每个都能够存储所提供的一帧视频数据，数据被写入它们中的一个，同时在先的帧数据以不同于当写该数据时的次序的次序从另一个中读出。

但是，常规的存储器件价格上是高的，并且用于上述银行法所需要的两帧存储器在容量上太大，该方法显示出差的价格性能比。为解决这个问题，采用混洗处理，其使用一帧的存储器。

参照图4，说明执行混洗处理的一个例子，该交换处理使用了一帧的存储器。图4是表示用于标准模式525/60制式的一帧的存储器结构的示意图。图4中，51是Y信号DCT块，52是Cr信号DCT块，53是Cb信号DCT块，54是宏块，55是超级块。

首先，写存储器是通过将第一场数据写入240交替水平行，然后以类似方式将第二场数据写入240水平行实现的。

接着，存储器的读出是通过称为DCT块的最小单元实现的，每个最小单元是由水平方向上的8个取样和垂直方向上的8个取样构成的。6个DCT块，即4个Y信号DCT块51，1个Cr信号DCT块52和1个Cb信号DCT块53被分组在一起形成一个宏块54。而且，27个宏块被分组成一个超级块55。首先读出的是图4中阴影线的超级块55。即，Y信号DCT块51，就是Y0到Y3，Cr信号DCT块52和Cb信号DCT块53以宏块54单元中所述的次序被读出。当每个都具有0到26个宏块54的5个超级块55已经被读出时，则读位置向下移动到下一行的超级块55并且从此开始读。

然后，下一帧的数据被写入从此已经读出数据的超级块55。因此，数据被连续地写入从此已经读出数据的块，由此实现使用仅仅一帧之存储器的混洗处理。

下面，说明上述问题，即在使用仅仅一帧的存储器的混洗处理的方法中在两个相邻帧之间数据的混合现象。当读周期短于写周期时，写逐渐不能与读保持同步，使得数据被从写已经完成的超级块55中读出，因此读出具有来自先前帧被混合在其中的数据。当读周期大于写周期时，读逐渐不能与写保持同步，使得下一帧的数据被写入读已经完成的超级块55中，因此就读出具有先前帧被混合在其中的数据。

因此，当使用用于仅一帧的存储器来进行混洗时，如果写周期和读周期相互不同，将发生相邻帧的数据混合。而且，由于写/读之地址舍入规则的破坏，存在这种可能性，即恢复是不可获得的，除非复位地址舍入，其在使用该方法中造成困难。

但是，因为由于存储器向大容量和批量生产发展导致的近来价格的降低，如果使用外部存储器，多目的存储器在费用上已经变得比用于仅仅一帧的专用存储器有利。使用目前可获得的具有有利费用性能比的16兆位DRAM使得提供用于3帧的存储空间成为可能，甚至对于标准模式625/50制式(4.75兆位)也是如此，其需要对于一帧的大量数据。结果，使用前述的银行法变成可能。下面，当写周期和读周期相互不同时，在基于使用用于2帧的存储器的银行方案和使用用于3帧的存储器的银行方案的混洗处理之间将进行比较。

首先，将利用附图说明读周期短于写周期的情况。

图6表示读周期短于写周期的情况，(a)表示使用用于2帧的存储器的情况，和(b)表示使用用于3帧的存储器的情况。附图中的X表示这样的点(标准模式的第二场中的第216行上)，在此足够量的数据已经被写入以启动读同时进行混洗，并且读是对于位于位置X的下游数据进行的。同时，附图中的Y表示读结束的点，并且如果写是在该点之前开始，数据将被混合。还假设存储器的第一帧是A，第二帧是B和第三帧是C。

图6(a)中，由于A1将早于A1写入完成的点X之前被读出，因此B0被读两次。由于B1写入在B0读出完成的点Y之前开始，因此读出的数据是B0和B1的混合。然后，由于进行A1读出但A2的写入是在A1读出被完成的点Y之前开始，因此，读出的数据是A1和A2的混合。类似地，对于B1的读出，读出的数据是B1和B2的混合。之后，对于A2的读出，由于A3的下一个写入将不在读结束的点Y之前开始，因此能够恢复没有数据混合的正确读出。

图6(b)中，由于C0将早于C0写入完成的点X之前被读出，因此B0被读两次。由于A1写入是在C0写入完成之后开始，因此B0的第二次读出通常是在没有任何数据混合的情况下进行的，并且没有数据的混合在之后和以后发生。

因此，当使用用于两帧的存储器完成混洗时，在读和写重叠的周期内被混合的数据从该帧中读出。依赖于读周期和写周期之间的相位差别，混合的数据部分和正常的数据部分周期性地出现。在这种情况下，等价于2帧的时间延迟存在于混合数据部分中的数据内。当使用用于3帧的存储器完成混洗时，通过读数据两次，没有数据混合发生。

下面，利用附图说明读周期大于写周期的情况。

图7表示读周期大于写周期的情况，并且(a)表示使用用于2帧的存储器的情况，和(b)表示使用用于3帧的存储器的情况。附图中的X表示这样的点(标准模式的第二场中的第216行上)，在此足够量的数据已经被写入以启动读同时进行混洗，与图6一样。读是对于位于位置X的下游数据进行的。同时，附图中的Y表示读结束的点，也与图6一样，并且如果写是在该点之前开始，数据将被混合。还假设存储器的第一帧是A，第二帧是B和第三帧是C。

图7(a)中，由于B1写入在B0读出完成的点Y之前开始，因此读出的数据是B0和B1的混合。然后，由于进行A1读出但A2的写入是在A1读出结束点Y之前开始，因此，读出的数据是A1和A2的混合。类似地，对于B1的读出，读出的数据是B1和B2的混合，并且对于A2的读出，读出的数据是A2和A3的混合。对于下一次读出，由于读的开始点被A3写入完成的点X绕过，在没有读B2的情况下读出A3，由此恢复没有数据混合的正常读出。

图7(b)中，B1读出之后，由于A2读出的开始点已经绕过A2写入完成的点X，在没有读C1的情况下读出A2，由此恢复没有数据混合的正常读出。

因此，当使用用于两帧的存储器完成交换时，在读和写重叠的周期内被混合的数据从该帧中读出。依赖于读周期和写周期之间的相位差别，混合的数据部分和正常的数据部分周期性地出现。应当注意，在这种情况下，等价于2帧的时间延迟存在于混合数据部分中的数据内。当使用用于3帧的存储器完成混洗时，通过掉数据，没有数据混合发生。

正如上述，当在混洗存储器上的写和读是异步时，用于3帧的存储器的使用使得有可能在没有数据混合的情况下完成混洗。

下面，说明用在本实施例中的使用用于3帧的混洗存储器的记录和再现设备。

图1是表示用在本实施例中的记录和再现设备的电路的一个例子的示意图。图1中，1是I/O块，2是VSP块，3是DRP块，4是控制块，5是输入视频信号处理电路，6是混洗存储器(shuffling memory)，7是正交变换电路，8是成帧电路，9是PTG存储器，10是编码器，11是解码器，12是ECC存储器，13是解帧电路，14是逆正交变换电路，15是输出视频信号处理电路，16是同步分离器电路，17是垂直和水平同步分离器电路，18是I/O PLL电路，19是多路复用器，20是I/O控制信号发生器电路，21是13.5MHz时钟发生器电路，22是4/1PLL电路，23是频分器，24是帧脉冲发生计数器，25是VSP控制信号发生器电路，26是DRPPLL电路，27是DRP控制信号发生器电路，28是外部输入控制电路，29是相位比较器，和30是数据屏蔽电路。

图1所示的记录和再现设备由下述部件构成：作为输入/输出部分用于操作视频信号的输入和输出的I/O块1(输入/输出处理器)，用于实现对视频数据之预定处理的VSP(视频信号处理)块2(压缩和扩展处理器)，用于执行记录和再现视频数据的记录和再现处理的DRP(数据记录播放)块3(记录和再现处理器)，以及用于产生块1到3所要求的时钟信号并且完成设备的整个控制的控制块4。

下面将描述例如在该记录和再现设备中外部输入复合信号的记录和再现操作。

开始，在控制块4，在同步分离器电路16从输入复合信号中提取出同步信号，并且被提供给垂直和水平同步分离器电路17。

在垂直和水平同步分离器电路17中，该同步信号被分离成垂直同步信号和水平同步信号。使用水平同步信号作为基准信号的I/OPLL电路18形成13.5MHz时钟信号，该13.5MHz时钟信号是国际电信联盟(ITV-R)推荐的。经过多路复用器19，该时钟信号被提供给I/O控制信号发生器电路20。在I/O控制信号发生器电路20中，I/O控制信号被形成并且随着13.5MHz时钟信号被提供给I/O块1。

垂直同步信号用在外部输入控制电路28中，其作为产生帧脉冲的基准，与当视频信号的帧长度是标准时的外部输入同步信号一样。当视频信号的帧长度是非标准频率时，来自自由运行计数器的内部自由运行同步信号被用作为产生帧脉冲的基准。所产生的帧脉冲被提供给相位比较器29。

在13.5MHz时钟发生器电路21中，形成13.5MHz时钟信号且被提供给4/1PLL电路22和DRPPLL电路26。在4/1PLL电路22中，13.5MHz时钟信号乘以4，以产生54MHz时钟信号且其提供给频分器23。在频分器23中，54MHz时钟信号除以3，以产生18MHz时钟信号且其提供给FP计数器24和VSP控制信号发生器电路25。

在FP计数器24中，帧脉冲是基于18MHz时钟信号的计数产生的，并且被提供给VSP控制信号发生器电路25，相位比较器29和外部输入控制电路28。在相位比较器29中，来自FP计数器24的帧脉冲和来自外部输入控制电路28的帧脉冲进行比较。结果被提供给13.5MHz时钟发生器电路21以完成将信号变成相位的控制。在VSP控制信号发生器电路25中，来自频分器23的18MHz时钟信号和基于来自FP计数器24的帧脉冲产生的VSP控制信号随着18MHz时钟信号被提供给VSP块2。在外部输入控制电路28中，产生用于混洗存储器的页控制信号和屏蔽信号产生并提供给VS块2。

在DRPPLL电路26中，来自13.5MHz时钟发生器电路21的13.5MHz时钟信号被乘以31/10以形成41.85MHz时钟信号，其被提供给DRP控制信号发生器电路27。在DRP控制信号发生器电路27中，基于41.85MHz时钟信号，产生DRP控制信号，其与41.85MHz时钟信号一起被提供给DRP块3。

下面，在I/O块1中，输入复合信号被输入视频信号处理电路5取样和数字化，并且被进一步成形为亮度数据Y和色度数据C。然后，根据来自外部输入控制电路28的页管理，基于从控制块4提供的13.5MHz时钟信号，这些信号被写入混洗存储器6。

在VSP块2中，基于从控制块4提供的18MHz时钟信号，根据来自外部输入控制电路28的页管理，从混洗存储器6读出视频数据。根据来自外部输入控制电路28的屏蔽信号，所读出数据在数据屏蔽电路30中屏蔽。然后该数据通过正交变换电路7进行数据压缩和由成帧电路8形成为一个图象帧的视频数据，其与奇偶校验位相加和然后写入PTG存储器9。

在DRP块3，基于从控制块104提供的41.85MHz时钟信号，视频数据从PTG存储器9读出并且通过编码器10进行预定编码处理和输出到记录头(未示出)。

下面，将描述这种记录和再现设备的播放操作。

首先，在控制块4，从13.5MHz时钟发生器电路21产生的13.5MHz时钟信号在DRPPLL电路中乘以31/10以形成41.85MHz时钟信号，其被提供给DRP控制信号发生器电路27。在DRP控制信号发生器电路27中，基于41.85MHz时钟信号，DRP控制信号与41.85MHz时钟信号一起产生并被提供给DRP块3。在DRP控制信号发生器电路27中，基于通过解码器11从再现头(未示出)提供的且记录在带上的导频信号，控制主动轮速度。即，这允许播放头精确地跟踪记录轨道，因此，有可能正确地再现视频数据。

在13.5MHz时钟发生器电路21中产生的13.5MHz时钟信号被提供给4/1PLL电路22，在这里，该信号被乘以4，以产生54MHz时钟信号且其提供给频分器23。在频分器23中，54MHz时钟信号除以3，以产生18MHz时钟信号，其被提供给FP计数器24和VSP控制信号发生器电路25。在FP计数器24中，帧脉冲是基于18MHz时钟信号的计数产生的，并且被提供给VSP控制信号发生器电路25。

在VSP控制信号发生器电路25中，来自频分器23的18MHz时钟信号和基于来自FP计数器24的帧脉冲产生的VSP控制信号随着18MHz时钟信号被提供给VSP块2。

在频分器23中，54MHz时钟信号除以4变成13.5MHz时钟信号，其经过多路复用器19被提供给I/O控制信号发生器电路20。在I/O控制信号发生器电路20中，形成I/O控制信号并与13.5MHz时钟信号一起被提供给I/O块1。

在DRP块3中，由播放头(未示出)再现的视频数据被提供给解码器11，在这里数据要进行预定的解码处理，并且基于来自控制块4的41.85MHz时钟信号，所解码的数据被写入ECC存储器12，同时进行错误校正。

在VSP块2，基于从控制块4提供的18MHz时钟信号，该视频数据从ECC存储器12中读出并且经过解帧电路13被提供给逆正交变换电路14，在这里基于VSP控制信号，该数据进行逆正交变换，并且基于18MHz时钟信号被写入混洗存储器6，以便形成一帧的视频数据。

在I/O块101，基于从控制块4提供的13.5MHz时钟信号，该视频数据从混洗存储器6中读出，并且基于I/O控制信号通过输出视频信号处理电路15被变换成复合数据，同时被逆变为模拟形式和输出到外部。

下面，将详细地描述外部输入控制电路28。

图2是详细地表示外部输入控制电路28的方框图。图2中，31是外部同步信号处理电路，32是场非连续性检测电路，33是行计数错误检测电路，34是隔行/非隔行确定电路，35是基准页产生电路，36是消隐检测电路，37是屏蔽信号产生电路，38是帧长度确定电路，39是长帧基准脉冲发生器电路，40是短帧基准脉冲发生器电路和41是多路复用器。

首先，将描述外部输入视频信号是乱序的情况。

场非连续性检测电路32从输入垂直同步信号和水平同步信号中进行场非连续性判断，并且还保持关于在先场的场非连续性判断的结果。

类似地，从垂直同步信号和水平同步信号，行计数错误检测电路33确定在一场中的行数是否满足预定值。如果不满足，则设定错误标志。该电路还保持关于在先场的行计数确定结果。

接着，隔行/非隔行确定电路34根据垂直同步信号逐场地检查该场非连续性判断和来自场非连续性检测电路32的关于在先场的场非连续性判断，并且当场非连续性数目超过预定计数时设定标志和输出第一/第二场伪重新分配信号。这里，当场连续性被标准化时，仅仅在标准连续性的数目已经超过预定计数之后才复位该标志。

基于输入垂直同步信号和水平同步信号，外部同步信号处理电路31检测帧的开始，但是当隔行/非隔行确定电路34的标志被设定时要根据第一/第二场伪重新分配信号来检测帧的开始。

基于这些结果，基准页产生电路35进行混洗存储器的页管理。首先，根据来自外部同步信号处理电路31的帧开始信号，页被固定在帧开始的时间上。在隔行模式中，基准页仅仅在行计数判断，在先场行计数判断，场非连续性判断和在先场非连续性判断都没有错误时才被更新。在非隔行模式中，基准页仅仅在行计数判断和在先场行计数判断都没有错误时才被更新。除上述之外，基准页将不被更新和保持原样。基于该基准页，在外部同步的帧开始处，要被写入的页通过将1加到基准页被设定，同时该基准页的值被设定为在帧脉冲的前沿处要被读出的页的值。

另一方面，屏蔽信号以如下方式产生。当输入消隐信号时，没有水平同步信号进入。因此，消隐检测电路36测量水平信号之间的间隔以便确定当该间隔超过预定值时输入信号是消隐的。该电路还检查来自行计数错误检测电路33的行计数判断的值，并且当已经做出消隐决定或者当已经检测出行计数错误时，设定水平同步信号错误标志。屏蔽信号产生电路37在帧脉冲的前沿检查水平同步信号错误标志，并且当错误标志被连续地保持为设定的预定次数时输出屏蔽信号。

接着，将描述外部输入视频信号的帧长度变化时的情况。

基于来自外部同步信号处理电路31的帧开始信号，帧长度确定电路38确定帧长度。当帧是长的时，则车厢LONG标志，而当帧是短的时，则出现SHORT标志。该电路还产生用于开关定时的窗口脉冲。当出现LONG标志时，比标准帧长度长预定长度的内部自由运行同步信号由长帧基准脉冲发生器电路39产生并且从多路复用器41输出。当出现SHORT标志时，比标准帧长度短预定长度的内部自由运行同步信号由短帧基准脉冲发生器电路40产生并且从多路复用器41输出。当帧长度是标准的既没有LONG标志又没有SHORT标志时，帧开始信号作为外部输入同步信号从多路复用器41输出。

为了在信号转换时使外部输入同步信号与内部自由运行同步信号同相位，当操作是基于外部输入同步信号进行时，长帧基准脉冲发生器电路39和短帧基准脉冲发生器电路40的内部自由运行计数器由帧开始信号复位。为了转换从内部自由运行同步信号到外部输入同步信号的操作，相位匹配是通过检查由帧长度确定电路38产生的窗口脉冲直到内部自由运行同步信号出现在该窗口脉冲内为止来抑制转换而实现的。

上述外部输入控制电路的处理流程示于图3。

参照图5，将描述当外部输入视频数据是乱序时上述的处理操作是如何完成数据读出和写入的。

图5(a)表示因场景连接等导致发生场非连续性(串行出现的第一场)的情况。图5(a)中，由于A2的第一场由A1第一场写入之后的场检测所检测出，就发生场非连续性使得场错误标志被设定和保留了要被写入的页A及要被读出的页C。即，A2的数据被重写到已经仅仅被写入A1的第一场数据的页A上，并且在先的场错误标志被复位后释放页保留。使得输出读出的A2的数据并输出标准化数据。

并且在在先的场错误标志被复位使得读出A2的数据和输出被标准化的视频数据之后就释放页驻留。

尽管没有说明，当第二场串行出现时，被标准化的视频数据通过以相同方式保留适当的页来输出。

下面，图5(b)表示从隔行模式到非隔行模式(仅仅具有第一场)的操作转换的情况。图5(b)中，由于A2的第一场由A1第一场写入之后的场检测所检测出，就发生场非连续性，使得场错误标志被设定和保留了要被写入的页A及要被读出的页C。

但是，由于A3的第一场由A2第一场写入之后的场检测所检测出并且这些第一场向下是连续地被检测出，因此场错误标志被保持下去。当场错误标志被确定和计数完并同时该场错误标志和在先场错误标志都出现，场非连续性计数被复位，以便计数场错误已经连续多少次。当场错误已经连续了预定次数时(图中为4次)，则设定非交互标志以产生伪场重新分配信号，由此A7的伪第一场和伪第二场就被写入。此后，释放页保留，以便数据B7和随后的数据被顺序地写入，同时A7和随后数据在C0读出之后被读出，结果标准化的视频数据被输出。

对于仅仅第二场的非隔行处理进行相同的操作。尽管没有说明，在从非隔行模式向隔行模式转换的操作中，当场错误连续释放的计数达到预定次数时复位该非交互标志。然后页被保留直到转换完成为止，结果标准化的视频数据被输出。

下面，图5(C)显示行数已经变化(下降)的情况。图5(C)中，确定A1第一场中的行数使其低于预定值，以便设定行计数错误标志和保留要被写入的页A和要被读出的页C。A2的数据被写在页A上，其上已经被写入具有不足行数的A1数据，并且在在先场错误标志的复位之后释放页保留，以便读出A2的数据。因此，标准化的视频数据被输出。尽管没有说明，当行数增加时，标准化的视频数据将通过以相同方式保留适当的页而被输出。

下面，图5(d)表示消隐输入的情况。通常缺乏输入同步信号的消隐输入被认为分类成三种情况：第一种情况是垂直同步信号没有进入，第二种情况是水平同步信号没有进入，和第三种情况是垂直同步信号和水平同步信号都没有进入。图5(d)表示垂直同步信号没有进入的情况。图5(d)中，垂直同步信号停止进入，同时A1的第一场正被写入。但是，在这种情况下，水平同步信号连续完成其功能，以便确定行的计数大于预定值。因此，行计数错误标志被设定，并保留要被写入的页A和要被读出的页C。

然后，设定水平同步错误标志，其是由行计数错误标志和水平同步信号频率错误标志(未示出)之间的逻辑或给出的。由于行计数错误标志向下被保持下去，水平同步错误标志也保持被设定状态。当水平同步错误标志被设定和计数完并同时该水平同步错误标志和在先帧水平同步错误标志都出现，水平同步错误计数被复位，以便计数水平同步错误已经连续的次数。当水平同步错误已经连续了预定次数时(图中为4次)，则设定BLANK标志以用例如黑色抑制信号来屏蔽读出数据。

尽管没有示出，没有水平同步信号进入和既没有垂直同步信号又没有水平同步信号进入这两种情况被假设为没有水平同步信号进入的情况。即，当水平同步信号停止进入时，水平同步信号频率错误信号(未示出)被设定以便水平同步错误标志变成设定，该水平同步错误标志是由行计数错误标志和水平同步信号频率错误标志之间的逻辑或给出的。此后，通过计数水平同步错误已经连续的次数，操作按上述相同的方式进行。当水平同步错误已经连续预定次数时，则设定BLANK标志以屏蔽读出数据。

正如已经说明的，视频数据在记录期间当外部输入视频数据中的垂直同步信号不以标准频率出现时能够基于内部自由运行同步信号被记录，当以标准频率出现时能够基于外部输入同步信号被记录。在不引起任何相位突变的情况下，还可能进行在外部输入同步信号和内部自由运行同步信号之间的转换。而且，三帧的混洗存储器的使用使得有可能避免在一帧内数据的混合，并且帧页的管理和视频数据的强制屏蔽使得有可能输出正常的视频数据，即使外部输入视频数据已经被乱序也是如此。

工业实用性

根据本发明，按照上述方式三帧混洗存储器的使用使得有可能进行正常的记录，避免了帧数据的混合。而且，即使诸如复合信号等的外部输入视频数据的同步信号是乱序的，外部输入同步信号的不规则性被检测出以便进行三帧混洗存储器中帧页的管理和进行视频数据的强制屏蔽，因此使得有可能记录被标准化的视频数据。因此，有可能提供记录和再现设备，其在记录模式中图象质量得到提高。

而且，由于外部输入同步信号和内部自由运行同步信号能够平滑地转换，这使得能够在记录头的旋转速率上进行精确的磁鼓伺服控制，因此引导输入信号的可靠记录。

Claims (8)

1一种用于记录和再现数字视频信号的记录和再现设备，包括：

用于至少3帧的存储器；

用于基于数字视频信号的同步信号，将外部输入视频数据写入存储器的写入装置；

用于基于同步信号，从存储器中读出视频数据的第一读出装置；

用于基于单独产生的自由运行同步信号，从存储器中读出视频数据的第二读出装置；和

用于基于同步信号通过至少控制将视频数据写入存储器的定时和读出的定时，完成存储器中帧页管理的页管理装置，

其中第一读出装置和第二读出装置根据来自页管理装置的指令相互进行转换。

2权利要求1的记录和再现设备，其中第二读出装置包括：帧长度检测装置，用于检测来自预定标准值的同步信号的帧长度的差；第一内部计数器，用于产生大于标准值的第一帧基准信号；第二内部计数器，用于产生小于标准值的第二帧基准信号；以及窗口脉冲发生器，用于产生基于同步信号的窗口脉冲，和

当帧长度检测装置的检测结果显示该帧长度与标准值一致时，第一读出装置从存储器中读出视频数据；

当帧长度大于标准值时，使用第一帧基准信号的第二读出装置从存储器中读出视频数据；

当帧长度小于标准值时，使用第二帧基准信号的第二读出装置从存储器中读出视频数据；

当操作从第一读出装置转换到第二读出装置时，复位第一内部计数器和第二内部计数器；并且

当第一帧基准信号或者第二帧基准信号出现在窗口脉冲内时，进行从第二读出装置到第一读出装置的转换。

3权利要求1或2的记录和再现设备，其中第二读出装置包括：场确定装置，用于确定各个场；和非连续性检测装置，用于检测各个场之间的非连续性，并且当非连续性检测装置检测出由场确定装置确定的场中的场非连续性时，保留要被写入的页和要被读出的页。

4权利要求1到3任何一个的记录和再现设备，其中第二读出装置包括：行计数检测装置，用于检测一帧中行的数目，并且当由行计数检测装置检测的行计数不同于先前设定的行数目时，保留要被写入的页和要被读出的页。

5权利要求1到4任何一个的记录和再现设备，其中第二读出装置包括：消隐检测装置，用于检测外部输入数字视频信号的消隐周期；和屏蔽装置，用于当消隐检测装置检测出消隐周期时强制地抑制从存储器中读出的视频信号。

6权利要求1到5任何一个的记录和再现设备，其中第二读出装置包括：隔行模式确定装置，用于确定外部输入数字视频信号是隔行的还是非隔行的数据；以及场重新分配装置，其当隔行模式确定装置已经确定外部输入数字视频信号是非隔行的数据时，进行将该数据变换到隔行格式的场重新分配。

7权利要求6的记录和再现设备，其中当来自隔行模式确定装置的确定结果变化时，保留存储器的要被写入页和要被读出页中的内容。

8权利要求6的记录和再现设备，其中当来自隔行模式确定装置的确定结果变化时，在先前确定的时间周期中监测该确定的结果，同时保留存储器的要被写入页和要被读出页中的内容，并且在预定时间周期完成之后已经证明该确定结果时，释放存储器的要被写入页和要被读出页中的保留。

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