CN1331202C - 薄膜晶体管的制作方法 - Google Patents
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Abstract
一种薄膜晶体管的一多晶硅层包含有一沟道区域、一第一掺杂区域以及一第二掺杂区域，其中该第一掺杂区域形成于该沟道区域以及该第二掺杂区域之间，且该第一掺杂区域的掺杂浓度小于该第二掺杂区域的掺杂浓度。一栅极绝缘层形成于该多晶硅层上。一栅极层形成于该栅极绝缘层上，且包含有一第一区域以及一第二区域，其中该第一区域的厚度大于该第二区域的厚度。该栅极层的第一区域覆盖该沟道区域，该栅极层的第二区域覆盖该第一掺杂区域，以及该栅极层未覆盖该第二掺杂区域。
Description
技术领域
本发明涉及一种薄膜晶体管技术，特别涉及一种自行对准(self-aligned)轻掺杂漏极(lightly doped drain，LDD)结构及其制造方法。
背景技术
液晶显示器(liquid crystal display，以下简称LCD)的薄膜晶体管(thin filmtransistor，TFT)是用来作为像素的开关组件，一般可区分成非晶硅TFT与多晶硅TFT两种型式。由于多晶硅TFT的载流子迁移率较高、驱动电路的集成度较佳、漏电流较小，故多晶硅TFT较常应用在高操作速度的电路中，如：静态随机存取内存(static random access memory，SRAM)。但是，多晶硅TFT在关闭状态下易发生漏电流(leakage current)的问题，常会导致LCD损失电荷或是使SRAM备用电力消耗。为了解决这个问题，目前采用一轻掺杂漏极(lightly doped drain，LDD)结构，用来降低漏极接面处(drainjunction)的电场，可以有效改善漏电流的现象。
现有技术的第一种制作LDD结构的方法先利用一光阻层作为掩模以进行一重掺杂离子注入工序，以于一多晶硅层内形成一重掺杂区域。然后制作一栅极层作为掩模以进行一轻掺杂离子注入工序，以使多晶硅层的暴露的未掺杂区域成为一轻掺杂区域。如此一来，轻掺杂区域用作为一LDD结构，重掺杂区域用作为一源/漏极区域，而多晶硅层的未掺杂区域则是用作为一沟道区域。然而，上述方法必须精确控制栅极层的图案才能确保LDD结构的位置。而且，受限于曝光技术的对准误差(photo misalignment)，不易于控制栅极层的偏移量，则两次的离子注入工序会使LDD结构的位置偏移的问题会更加严重。甚且，上述方法的工艺复杂、产品生产速率低，亦不易控制LDD结构的横向长度。
现有技术的第二种制作LDD结构的方法先制作一栅极层作为掩模以进行一轻掺杂离子注入工序，以于一多晶硅层内形成一轻掺杂区域。然后，利用一光阻层作为掩模以进行一重掺杂离子注入工序，使轻掺杂区域的暴露处成为一重掺杂区域。如此一来，未被暴露的轻掺杂区域用作为一LDD结构，重掺杂区域用作为一源/漏极区域，而多晶硅层的未掺杂区域则是用作为一沟道区域。虽然此种方法可避免栅极层的偏移量对LDD结构的影响，不过曝光技术对准误差以及两次的离子注入工序，仍会发生LDD结构的位置偏移的现象，且无法改善工艺复杂、产率低的问题。
发明内容
因此，本发明的目的就在于提供一种薄膜晶体管及其制造方法，通过控制栅极层的轮廓来作为LDD结构的掩模，则可于一次的离子注入工序中同时完成LDD结构以及源/漏极扩散区域。
为达成上述目的，本发明提供一种薄膜晶体管的一多晶硅层包括一沟道区域、一第一掺杂区域以及一第二掺杂区域，其中该第一掺杂区域形成于该沟道区域以及该第二掺杂区域之间，且该第一掺杂区域的掺杂浓度小于该第二掺杂区域的掺杂浓度。一栅极绝缘层形成于该多晶硅层上。一栅极层形成于该栅极绝缘层上，且包括一第一区域以及一第二区域，其中该第一区域的厚度大于该第二区域的厚度，第二区域位于第一区域的两侧。该栅极层的第一区域覆盖该沟道区域，该栅极层的第二区域覆盖该第一掺杂区域，以及该栅极层未覆盖该第二掺杂区域。
为达成上述目的，本发明提供一薄膜晶体管的制作方法，包括下列步骤：提供一基底；形成一多晶硅层于该基底的一预定区域上；形成一栅极绝缘层于该基底上，以覆盖该多晶硅层；形成一栅极层于该栅极绝缘层上；形成一光阻层于该栅极层上，该光阻层包含有一第一区域以及一第二区域，且该第一区域的厚度大于该第二区域的厚度；使用该光阻层作为掩模以进行一第一蚀刻工序，将该光阻层的第一区域与第二区域以外的栅极层去除；进行一灰化工序，将该光阻层的第一区域薄化，并将该光阻层的第二区域完全去除；使用该光阻层的第一区域作为掩模以进行一第二蚀刻工序，将该光阻层的第一区域以外的该栅极层去除至一预定厚度，则该栅极层包括一第一区域以及一第二区域，其中该栅极层的第一区域相对应于该光阻层的第一区域，该栅极层的第二区域相对应于该光阻层的第二区域，该栅极层的第一区域的厚度大于该栅极层的第二区域的厚度；去除该光阻层；以及使用该栅极层作为掩模以进行一离子注入工序，以于该多晶硅层中形成一未掺杂区域、一第一掺杂区域以及一第二掺杂区域。其中，该未掺杂区域被该栅极层的第一区域所覆盖，该第一掺杂区域被该栅极层的第二区域所覆盖，该第二掺杂区域暴露于该栅极层的第二区域外侧，该第一掺杂区域形成于该未掺杂区域与该第二掺杂区域之间，该第一掺杂区域的掺杂浓度小于该第二掺杂区域的掺杂浓度。
附图说明
图1A至图1H显示本发明第一实施例的薄膜晶体管的LDD结构的制作方法的剖面示意图。
图2A至图2E显示本发明第二实施例的薄膜晶体管的LDD结构的制作方法的剖面示意图。
附图标记说明：
基底～10；
缓冲层～12；
氮化硅层～14；
氧化硅层～16；
多晶硅层～18；
未掺杂区～18a；
轻掺杂区～18b；
重掺杂区～18c；
栅极绝缘层～20；
栅极层～22；
第一区域～22a；
第二区域～22b；
光阻层～24；
第一区域～24a；
第二区域～24b；
光掩模～26；
第一区域～26a；
第二区域～26b；
第三区域～26c；
离子注入工序～28；
NMOS区域～I；
PMOS区域～II；
第一多晶硅层～18I；
第二多晶硅层～18II；
未掺杂区～18a；
N-掺杂区～18b；
N+掺杂区～18c；
第一栅极层～22I；
第二栅极层～22II；
凸字状光阻层～24I；
长方状光阻层～24II。
具体实施方式
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选的实施例，并配合附图，作详细说明如下。
第一实施例
请参阅图1A至图1H，其显示本发明第一实施例的薄膜晶体管的LDD结构的制作方法的剖面示意图。
如图1A所示，提供一基底10，优选为一透明绝缘基底，例如：玻璃基底。然后，于基底10上沉积一缓冲层12，优选为一氮化硅层14以及一氧化硅层16的堆叠材料层。而后，于缓冲层12之上制作一多晶硅层18，优选为一低温多晶硅层。例如：采用低温多晶硅(low temperature polycrystallinesilicon，LTPS)工序，先于玻璃基板上形成一非晶质硅层，然后利用热处理或准分子激光退火(excimer laser annealing，ELA)的方式将非晶硅层转换成多晶硅材质。尔后，如图1B所示，于上述基底10上沉积一栅极绝缘层20，优选为一氧化硅层，用以覆盖多晶硅层18以及缓冲层12。然后，于栅极绝缘层20上沉积一栅极层22，优选为一导电材料层、一金属层或一多晶硅层。
如图1C所示，于栅极层22上提供一凸字状的光阻层24，其包含有一第一区域24a以及两个第二区域24b，其中该第一区域24a设置于该第二区域24b之间，且第一区域24a的厚度大于第二区域24b的厚度。优选为，通过一递减型相移(attenuated phase shifting)光掩模26对光阻层24进行曝光显影过程。举例而言，光掩模26包含有：一第一区域26a，其光穿透率几乎为0％；一第二区域26b围绕第一区域26a，用作为一相移(phase-shifting)区，其光穿透率约为40～60％；以及一第三区域26c围绕第二区域26b，其光穿透率为100％。如此一来，利用递减型光掩模26对一正型光阻材质进行光刻工序之后，通过各个区域的不同光穿透率，可以使光阻层24的每一相对应位置接受不同强度的曝光效果，以使每一相对应位置被蚀刻的深度不同，便能使第一区域24a的厚度大于第二区域24b的厚度，进而构成一凸字状轮廓。当然，递减型光掩模26也能够应用于负型光阻材质，只要通过改变递减型光掩模26上的各区域的位置关系，便能够在负型光阻材质上形成相同的凸字状轮廓。
如图1D所示，利用凸字状的光阻层24作为掩模以进行一蚀刻工序，将光阻层24的第一、第二区域24a、24b以外的栅极层22去除。然后，如第1E图所示，进行一灰化(ashing)工序以薄化光阻层24，则可使第一区域24a的厚度变小，直至完全去除第二区域24b。接着，如图1F所示，利用光阻层24作为掩模进行一干蚀刻工序，将第一区域24a以外的栅极层22去除至一预定厚度，则可使栅极层22成为一凸字状轮廓。后续将光阻层24去除之后，结果如图1G所示。凸字状的栅极层22包括一第一区域22a以及两个第二区域22b，该第一区域22a设置于该第二区域22b之间，且第一区域22a的厚度D1大于第二区域22b的厚度D2，且第一区域22a相对应于光阻层24的第一区域24a。优选为，第二区域22b的厚度D2小于1000。
最后，如图1H所示，利用凸字状的栅极层22作为掩模以进行一离子注入工序28，可于多品硅层18中形成一未掺杂区18a、一轻掺杂区18b以及一重掺杂区18c。未掺杂区18a被栅极层22的第一区域22a覆盖，是用来作为一沟道区域。轻掺杂区18b被栅极层22的第二区域22b覆盖，且形成于未掺杂区18a的两侧，是用来作为一LDD结构。重掺杂区18c暴露于栅极层22的第二区域22b的两侧，且形成于轻掺杂区18b的两侧，是用来作为一源/漏极扩散区域。以一NMOS型薄膜晶体管为例，沟道区域为一P型多晶硅层，LDD结构为一N-掺杂区域，源/漏极区域为一N+掺杂区域。以一PMOS型薄膜晶体管为例，沟道区域为一N型多晶硅层，LDD结构为一P-掺杂区域，源/漏极区域为一P+掺杂区域。
上述薄膜晶体管的制造方法具有以下优点：
第一，通过凸字状的光阻层24搭配适当蚀刻工序可使凸字状的栅极层22的第一区域22a的厚度D1大于第二区域22b的厚度D2，且可暴露源/漏极扩散区域的预定位置，因此第二区域22b可用作为LDD结构的离子注入工序的掩模，进而可准确控制LDD结构的位置、横向长度以及对称性。
第二，可避免曝光技术的对准误差对LDD结构造成位置偏移的问题，故可解决LDD结构的对不准问题。
第三，可减少使用一次光掩模且仅进行一次离子注入工序，故具有简化工艺步骤、降低工艺成本等优点，进而可提高产品合格率、增加生产速度，以符合大量生产的需求。
第二实施例
本发明方法可同时对NMOS区域与PMOS区域进行不同程度的掺杂以调整其组件特性，以简化工艺、提高产品合格率、增加生产速度。以下以一NMOS区域以及一PMOS区域为例说明薄膜晶体管的LDD结构的制作方法。
请参阅图2A至图2E，其显示本发明第二实施例的薄膜晶体管的LDD结构的制作方法的剖面示意图。
如图2A所示，提供一基底10，其包括一NMOS区域I以及一PMOS区域II。然后，于基底10上沉积一缓冲层12，其包括一氮化硅层14以及一氧化硅层16。而后，于NMOS区域I的缓冲层12上制作一第一多晶硅层18I，并同时于PMOS区域II的缓冲层12上制作一第二多晶硅层18II。而后，依序沉积一栅极绝缘层20以及一栅极层22。跟着，依据第一实施例所述方式，通过一递减型光掩模对一光阻层24进行曝光显影过程，则可于NMOS区域I的栅极层22上提供一凸字状光阻层24I，并可同时于PMOS区域II的栅极层22上提供一长方状光阻层24II。其中，凸字状的光阻层24I包含有一第一区域24a以及两个第二区域24b，第一区域24a设置于该第二区域24b之间，且第一区域24a的厚度大于第二区域24b的厚度。
如图2B所示，利用凸字状光阻层24I以及长方状光阻层24II作为掩模以进行一蚀刻工序，将光阻层24I、24II区域以外的栅极层22去除，则可于NMOS区域I内形成一第一栅极层22I，并于PMOS区域II内形成一第二栅极层22II。然后，如图2C所示，进行一灰化(ashing)工序以薄化光阻层24I、24II，则可使凸字状光阻层24I的第一区域24a的厚度变小，直至完全去除第二区域24b。同时，也会使长方状光阻层24II的厚度变小。
接着，如图2D所示，利用光阻层24I、24II作为掩模进行一干蚀刻过程，将光阻层24I、24II区域以外的第一、第二栅极层22I、22II去除，直至第一栅极层22I成为一凸字状轮廓。凸字状的第一栅极层22I包括一第一区域22a以及两个第二区域22b，该第一区域22a设置于该第二区域22b之间，且第一区域22a的厚度D1大于第二区域22b的厚度D2，且第一区域22a相对应于光阻层24的第一区域24a。优选为，第二区域22b的厚度D2范围为小于1000。至于第二栅极层22II的轮廓仍维持长方状。
最后，如图1H所示，将光阻层24移除之后，提供另一光阻层30以覆盖PMOS区域I，再利用凸字状的第一栅极层22I作为掩模以对NMOS区域I进行一离子注入工序28，则可于第一多晶硅层18I中形成一未掺杂区18a、一N-掺杂区18b以及一N+掺杂区18c。其中，未掺杂区18a被第一栅极层22I的第一区域22a覆盖，是用来作为一沟道区域。N-掺杂区18b被第一栅极层22I的第二区域22b覆盖，且形成于未掺杂区18a的两侧，是用来作为一LDD结构。N+掺杂区18c暴露于第一栅极层22I的第二区域22b的两侧，且形成于N-掺杂区18b的两侧，是用来作为一源/漏极扩散区域。
上述薄膜晶体管的制造方法具有相同于第一实施例所述的优点，包括：可准确控制LDD结构的位置、横向长度以及对称性，可避免曝光技术的对准误差对LDD结构造成位置偏移的问题，以及可减少使用一次光掩模且仅进行一次离子注入工序。此外，另具有一优点，本发明第二实施例可同时对NMOS区域与PMOS区域进行不同程度的掺杂以调整其组件特性，以简化工艺、提高产品合格率、增加生产速度。
虽然本发明已以优选的实施例公开如上，然其并非用以限定本发明，本领域中的普通技术人员在不脱离本发明的精神和范围的前提下，当可作某些更动与润饰，因此本发明的保护范围以所附的权利要求书所界定的范围为准。
Claims (20)
1.一种薄膜晶体管的制作方法，包括下列步骤：
提供一基底；
形成一多晶硅层于所述的基底的一预定区域上；
形成一栅极绝缘层于所述的基底上，以覆盖所述的多晶硅层；
形成一栅极层于所述的栅极绝缘层上；
形成一光阻层于所述的栅极层上，所述的光阻层包括一第一区域以及一第二区域，且所述的第一区域的厚度大于所述的第二区域的厚度，所述第二区域位于所述第一区域的两侧；
使用所述的光阻层作为掩模以进行一第一蚀刻工序，将所述的光阻层的第一区域与第二区域以外的栅极层去除；
进行一灰化工序，将所述的光阻层的第一区域薄化，并将所述的光阻层的第二区域完全去除；
使用所述的光阻层的第一区域作为掩模以进行一第二蚀刻工序，将所述的光阻层的第一区域以外的所述的栅极层去除至一预定厚度，则所述的栅极层包括一第一区域以及一第二区域，其中所述的栅极层的第一区域相对应于所述的光阻层的第一区域，所述的栅极层的第二区域相对应于所述的光阻层的第二区域，所述的栅极层的第一区域的厚度大于所述的栅极层的第二区域的厚度；
去除所述的光阻层；以及
使用所述的栅极层作为掩模以进行一离子注入工序，以于所述的多晶硅层中形成一未掺杂区域、一第一掺杂区域以及一第二掺杂区域；
其中，所述的未掺杂区域被所述的栅极层的第一区域所覆盖；
其中，所述的第一掺杂区域被所述的栅极层的第二区域所覆盖；
其中，所述的第二掺杂区域暴露于所述的栅极层的第二区域外侧；
其中，所述的第一掺杂区域形成于所述的未掺杂区域与所述的第二掺杂区域之间；以及
其中，所述的第一掺杂区域的掺杂浓度小于所述的第二掺杂区域的掺杂浓度。
2.如权利要求1所述的薄膜晶体管的制作方法，其中所述的基底为一透明绝缘基底。
3.如权利要求1所述的薄膜晶体管的制作方法，其中所述的基底为一玻璃基底。
4.如权利要求1所述的薄膜晶体管的制作方法，其中所述的多晶硅层的制作使用一低温多晶硅工序。
5.如权利要求1所述的薄膜晶体管的制作方法，其中所述的栅极绝缘层为氧化硅层。
6.如权利要求1所述的薄膜晶体管的制作方法，其中所述的栅极层为一导电层。
7.如权利要求6所述的薄膜晶体管的制作方法，其中所述的导电层为一金属层或一多晶硅层。
8.如权利要求1所述的薄膜晶体管的制作方法，其中所述的光阻层为一凸字状轮廓，其包括一个第一区域以及两个第二区域，且所述的第一区域突出于所述的两个第二区域之间。
9.如权利要求1所述的薄膜晶体管的制作方法，其中所述的光阻层的制作方法使用一递减型相移光掩模以进行一光刻工序。
10.如权利要求1所述的薄膜晶体管的制作方法，其中于进行所述的第二蚀刻工序之后，所述的栅极层成为一凸字状轮廓，其包括一个第一区域以及两个第二区域，且所述的第一区域突出于所述的两个第二区域之间。
11.如权利要求1所述的薄膜晶体管的制作方法，其中于制作所述的多晶硅层之前，另包括一步骤：形成一缓冲层于所述的基底上。
12.一种薄膜晶体管的制作方法，包括下列步骤：
提供一基底，其包括一第一导电型的薄膜晶体管区域以及一第二导电型的薄膜晶体管区域；
分别形成一第一、第二多晶硅层于所述的基底的第一、第二导电型的薄膜晶体管区域上；
形成一栅极绝缘层于所述的基底上，以覆盖所述的第一、第二多晶硅层；
形成一栅极层于所述的栅极绝缘层上；
分别形成一第一、第二光阻层于所述的第一、第二导电型的薄膜晶体管区域的栅极层上，
其中，于所述的第一导电型的薄膜晶体管区域上，所述的第一光阻层为一凸字状轮廓，其包括一第一区域以及一第二区域，且所述的第一区域的厚度大于所述的第二区域的厚度；
其中，于所述的第二导电型的薄膜晶体管区域上，所述的第二光阻层为一长方状轮廓；
使用所述的第一、第二光阻层作为掩模以进行一第一蚀刻工序，将所述的第一、第二光阻层以外的栅极层去除而形成第一、第二栅极层；
进行一灰化工序，将所述的第一、第二光阻层薄化，直至完全去除所述的第一光阻层的第二区域；
使用所述的第一光阻层的第一区域作为掩模以进行一第二蚀刻工序，将所述的第一光阻层的第一区域以外的所述的第一栅极层去除至一预定厚度，则所述的第一栅极层成为一凸字状轮廓；
其中所述的第一栅极层包括一第一区域以及一第二区域，其中所述的第一栅极层的第一区域相对应于所述的第一光阻层的第一区域；
所述的第一栅极层的第二区域相对应于所述的第一光阻层的第二区域，所述的第一栅极层的第一区域的厚度大于所述的第一栅极层的第二区域的厚度；
去除所述的第一、第二光阻层；以及
使用所述的第一栅极层作为掩模以进行一离子注入工序，以于所述的第一多晶硅层中形成一未掺杂区域、一第一掺杂区域以及一第二掺杂区域；
其中，所述的未掺杂区域被所述的第一栅极层的第一区域所覆盖；
其中，所述的第一掺杂区域被所述的第一栅极层的第二区域所覆盖；
其中，所述的第二掺杂区域暴露于所述的第一栅极层的第二区域外侧；
其中，所述的第一掺杂区域形成于所述的未掺杂区域与所述的第二掺杂区域之间；以及
其中，所述的第一掺杂区域的掺杂浓度小于所述的第二掺杂区域的掺杂浓度。
13.如权利要求12所述的薄膜晶体管的制作方法，其中所述的基底为一透明绝缘基底。
14.如权利要求12所述的薄膜晶体管的制作方法，其中所述的基底为一玻璃基底。
15.如权利要求12所述的薄膜晶体管的制作方法，其中所述的多晶硅层的制作使用一低温多晶硅工序。
16.如权利要求12所述的薄膜晶体管的制作方法，其中所述的栅极绝缘层为氧化硅层。
17.如权利要求12所述的薄膜晶体管的制作方法，其中所述的栅极层为一导电层。
18.如权利要求17所述的薄膜晶体管的制作方法，其中所述的导电层为一金属层或一多晶硅层。
19.如权利要求12所述的薄膜晶体管的制作方法，其中所述的第一光阻层的制作方法使用一递减型相移光掩模以进行一光刻工序。
20.如权利要求12所述的薄膜晶体管的制作方法，于制作所述的第一、第二多晶硅层之前，另包括一步骤：形成一缓冲层于所述的基底上。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162403A (ja) * | 1994-12-06 | 1996-06-21 | Semiconductor Energy Lab Co Ltd | 有機物マスクのアッシング方法 |
| US6140164A (en) * | 1995-11-24 | 2000-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| CN1335533A (zh) * | 2000-07-25 | 2002-02-13 | 达碁科技股份有限公司 | 薄膜晶体管液晶显示器及其制造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162403A (ja) * | 1994-12-06 | 1996-06-21 | Semiconductor Energy Lab Co Ltd | 有機物マスクのアッシング方法 |
| US6140164A (en) * | 1995-11-24 | 2000-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| CN1335533A (zh) * | 2000-07-25 | 2002-02-13 | 达碁科技股份有限公司 | 薄膜晶体管液晶显示器及其制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101436544B (zh) * | 2007-11-16 | 2010-12-01 | 中华映管股份有限公司 | 薄膜晶体管的制造方法 |
| CN105810573A (zh) * | 2016-03-15 | 2016-07-27 | 深圳市华星光电技术有限公司 | 薄膜晶体管的制作方法 |
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