CN1330397A - 制作包含顶部栅极型tft的有源矩阵器件的方法和装置 - Google Patents

制作包含顶部栅极型tft的有源矩阵器件的方法和装置 Download PDF

Info

Publication number
CN1330397A
CN1330397A CN01119079A CN01119079A CN1330397A CN 1330397 A CN1330397 A CN 1330397A CN 01119079 A CN01119079 A CN 01119079A CN 01119079 A CN01119079 A CN 01119079A CN 1330397 A CN1330397 A CN 1330397A
Authority
CN
China
Prior art keywords
type tft
active
grid type
top grid
matrix device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01119079A
Other languages
English (en)
Other versions
CN1237589C (zh
Inventor
辻村隆俊
德弘修
师冈光雄
宫本隆志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1330397A publication Critical patent/CN1330397A/zh
Application granted granted Critical
Publication of CN1237589C publication Critical patent/CN1237589C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4404Coatings or surface treatment on the inside of the reaction chamber or on parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

提供了一种方法和装置,用于制作包含顶部栅极型TFT的有源矩阵器件,它能够提高生产率和降低制作成本,而不会负面影响TFT特性。此方法包括下列步骤:在CVD加工室9的内壁上形成氧化物膜15;在加工室9中放置其上形成有源电极和漏电极5和4的基底1;用P掺杂源电极和漏电极5和4;并在加工室中形成a-Si层6与栅极绝缘膜7。

Description

制作包含顶部栅极型TFT的 有源矩阵器件的方法和装置
本发明涉及到制作包含TFT的有源矩阵器件的方法和装置。特别是,本发明涉及到通过包含顶部栅极型TFT,能够有效制作有源矩阵器件的方法和装置。
顶部栅极型TFT是一种薄膜晶体管结构,它经常被用于包含有源矩阵结构的器件(此后,称作有源矩阵器件)中。顶部栅极型TFT的这种频繁使用,归因于能用比传统的底部栅极型TFT更少的加工步骤来制造,并且TFT制作成本、从而有源矩阵器件的制作成本能降低。作为使用这样一种有源矩阵结构的器件,可以列举使用氧化物或有机材料的液晶显示器或电致发光显示器(EL显示器)。
在顶部栅极型TFT的传统制造工艺中,P掺杂一般通过使用磷烷(PH3)进行,以形成接触层。在这个过程中,通过在源电极和漏电极的表面上喷溅含PH3气体产生的等离子体,用P掺杂源电极和漏电极。在P掺杂之后进行a-Si层的形成期间,在用P掺杂的区域,掺杂的P类物质迁移,相应的区域形成n+层。
在P掺杂期间,如上所述PH3被使用,并且含P的化学物质通过形成等离子体产生。因此,含P的化学物质残留在加工室中,该加工室被用来实现每一个后面的步骤,在大多数情况下,含P的化学物质是残留在真空容器的内壁上。在P掺杂之后进行的a-Si层或用作栅极绝缘膜的SiNx层的形成期间,残留在加工室内壁上的这种含P的化学物质被a-Si层或栅极绝缘膜吸收。结果,TFT的关态电流变坏。
为了清除P掺杂步骤的负面影响,顶部栅极型TFT的传统制作工艺一般采用典型的单一晶片CVD器件,在多个不同的加工室中执行P掺杂和a-Si层或栅极绝缘膜的形成,然后在真空中,在这些加工室之间运送用P掺杂的基底。
然而,在前述的使用多个加工室制作顶部栅极型TFT的方法中,TFT的特性变坏是不可避免的。这个问题的存在是因为所谓放气产生的组分附着到a-Si层或栅极绝缘膜上。在从一个加工室到另一个的真空运送期间,这样的放气组分从加工室内壁散发到源电极和漏电极的表面。
通过使用多个不同的加工室,例如两个加工室,分别进行P掺杂和形成a-Si层或栅极绝缘膜,顶部栅极型TFT的制作能够没有这种不方便。然而,两个加工室的使用可能减少TFT产量,导致生产率相当大降低,并且包含顶部栅极型TFT的有源矩阵器件的制作成本也可能提高。
考虑到前述的问题,有必要提供一种制作方法和制作装置,它能够防止任何对TFT特性引起负面影响,提高生产率,并降低包含顶部栅极型TFT的有源矩阵器件的制作成本。
依照本发明的一个方面,产生于前面想到的问题,提供了一种包含顶部栅极型TFT的有源矩阵器件的制作方法。这种制作方法包括形成顶部栅极型TFT的工艺,包括下列步骤:在CVD加工室内壁上形成氧化物膜;将其中形成有源电极和漏电极的基底安置在该加工室中;用P掺杂源电极和漏电极;在该加工室中形成a-Si层或栅极绝缘膜。依照本发明,形成顶部栅极型TFT的工艺可能进一步包括,在a-Si层或栅极绝缘膜的形成之后,清除内壁上的氧化物膜的工艺。在本发明中,氧化物膜应该优选包含SiOx。在本发明中有源矩阵器件应该优选是液晶显示器件。而且,依照本发明,有源矩阵器件应该优选是电致发光显示器件。
依照本发明的另外一个方面,提供了一种包含顶部栅极型TFT的有源矩阵器件的制作装置。该装置包括GVD加工室,用于形成顶部栅极型TFT。可清除的氧化物膜形成在用于形成顶部栅极型TFT的加工室内壁上,并且在同一个加工室中进行P掺杂和形成a-Si层和栅极绝缘膜。依照本发明,氧化物膜应该优选包含SiOx。有源矩阵器件应该优选是液晶显示器件。而且,依照本发明,有源矩阵器件应该优选是电致发光显示器件。
图1是截面示意图,表示按照本发明制作的有源矩阵器件中的顶部栅极型TFT的结构。
图2是流程图,表示按照本发明的包含顶部栅极型TFT的有源矩阵器件的制造工艺。
图3是截面示意图,表示按照本发明的包含顶部栅极型TFT的有源矩阵器件的制作装置。
图4是曲线图,表示按照本发明制作的有源矩阵器件中的顶部栅极型TFT的TFT特性。
图5是上表面视图,表示包含按照本发明制作的顶部栅极型TFT的有源矩阵器件。
现参照附图来详细描述本发明。在这个案例中,有源矩阵器件假定被应用作为液晶显示器件。应当理解所示本实施方案仅仅是本发明的描述,因此本发明不限定于这个实施方案。
图1是使用a-Si层的顶部栅极型TFT结构的截面示意图,它被包含在应用为液晶显示器件的有源矩阵器件中,并通过本发明的制作方法形成。如图1所示,依照本发明制作的顶部栅极型TFT包括:提供于玻璃基底1上的光遮蔽层2,以防止光从同一个地方入射,以及提供来覆盖玻璃基底1和光遮蔽层2的绝缘层3。在绝缘膜3的表面上,与玻璃基底1相对,形成漏电极和源电极4和5。图1中的顶部栅极型TFT进一步包括形成来覆盖漏电极和源电极4和5的a-Si层6,和通过沉积例如SiNx,形成作为a-Si层6的上面一层的栅极绝缘膜7。栅电极8提供在栅极绝缘膜7上,从而提供一种器件结构,使其能够ON/OFF工作。依照本发明,为了形成前述的元件,任何已知的材料和结构都能被使用。如果本发明被应用到电致发光显示器件,上述元件之中,任何绝缘基底都能被用来代替玻璃基底1。如果不透明绝缘基底被使用,则没有必要使用光遮蔽层2。
图2是一流程图,表示本发明用来制作图1所示顶部栅极型TFT的制作工艺。在这个顶部栅极型TFT的制作工艺中,在步骤201,绝缘膜3形成在其中形成有光遮蔽层2的玻璃基底1上。然后在步骤202形成漏电极和源电极4和5之后,氧化物膜在步骤203中形成在加工室内壁上。然后在步骤204,通过激发P供应源比如PH3,形成等离子体,用P掺杂漏电极和源电极4和5。通过这样的P掺杂,在这个掺杂步骤后进行的a-Si淀积期间,N+层由漏电极和源电极4和5中含的P形成,由此形成接触层。
在掺杂步骤之后,在通过本发明制作的顶部栅极型TFT中,a-Si层6在步骤205中形成,然后通过在步骤206在这些表面上淀积SiNx而形成栅极绝缘膜7。然后,当必要时,如步骤207那样清除氧化物膜。氧化物膜的这个清除步骤将在后面详细描述。而且,在顶部栅极型TFT中,栅电极8在步骤208形成。根据本发明的制造工艺,图2中所示的步骤204、205和206能在一个相同的加工室中进行。
在氧化物膜之上,含P的化学物质仅被粘附到一定程度,使得后续步骤不受该化学物质的负面影响。因此,在顶部栅极型TFT结构形成之后,在保持氧化物膜原封不动的情况下,这个过程能返回到步骤204,以形成图2过程II所述的形成下一个顶部栅极型TFT。此外,按照本发明,在顶部栅极型TFT像图2过程II所述那样的制作被进行一定的次数之后,不用清除氧化物膜,该过程能返回到步骤203,以便以这样一种覆盖现有的氧化物膜的方式形成新的氧化物膜,然后更多的顶部栅极型TFT的制作能被进行。
而且,按照本发明,如图2过程II所述,在顶部栅极型TFT结构的制作被进行一定的次数之后,为了保持制作的顶部栅极型TFT的特性,可以清除氧化物膜。如果SiOx被用作氧化物,这样一种氧化物膜的清除能通过与化合物比如SF6或NF3反应来进行。如果非上述的氧化物膜被使用,则能通过常规已知方法比如在干法刻蚀中使用的方法来清除。在氧化物膜清除之后,如图2所示,该过程能返回到步骤203的氧化物膜形成,并且本发明的制造工艺能从步骤203开始重复,在步骤203,加工室的内壁上形成新氧化物。
通过本发明的方法,在顶部栅极型TFT的制作中,执行前述P掺杂之后,需要用CVD方法等形成a-Si层6和栅极绝缘膜7。然而,按照本发明,通过在加工室的内壁上用氧化物膜调质或预镀膜,使得防止含P的化学物质粘附到其内壁上,在制造工艺中,消除了使用多个加工室的必要性。因此,包含顶部栅极型TFT的有源矩阵器件的性能提高,并且生产效率也能提高。
至于在进行如上所述的掺杂时含P化学物质的粘附,加工室的内壁上的含P化学物质的吸收或其后的扩散可能发生。因此,如果任何由于进行掺杂而产生的含P化学物质,用引起对它们不吸收或难于吸收的薄膜,对加工室的内壁的调质处理,能有效防止含P化学物质的粘附。本发明的P化学物质的意思是,例如,任何含有PH3的化学物质自身,和在使用PH3的等离子体中产生的物质。
按照本发明,氧化物膜被发现是最适合用作调质或预镀膜的薄膜。为这个目的,各种氧化物膜都是可利用的。例如,可以是下面列举出的一个,SiOx,Al2O3,TiO2,Al2(Si2O5)(OH)4,MgAl2O4,TaOx,ZrOx和其他氧化物膜,所有这些能通过任何薄膜形成方法比如CVD方法等来形成。
按照本发明特别优选的氧化物膜确切地是含有SiOx的薄膜。这样一种含有SiOx的薄膜能通过各种方法制作。例如,这种薄膜能通过混合提供Si原子的化合物和提供氧原子的化合物,然后使用适当的薄膜形成方法,比如等离子体CVD方法或热CVD方法来制作。
关于提供Si原子的化合物,可以从下面选择一个,SiH4,SiH3F,SiH2F2,SiH3Cl,Si2H6,Si3H8,SiH3(OCH3),SiH2(OCH3)2,SiH(OCH3)3,Si(OCH3)4,Si3(OC2H5),SiH2(OC2H5)2,SiH(OC2H5)3和Si(OC2H5)4。对于提供氧原子的化合物,可以从下面选择一个,N2O,NO2和H2O。然而,在这些化合物上应该没有限制,任何常规已知化合物都能被使用。对于形成不是SiOx的氧化物,也可以从常规已知化合物比如金属烃氧化物中选择一个。
表1表示使用SiOx作为氧化物膜调质加工室内壁的条件。表2表示从包含在SiOx中的含P化学物质起源的P元素粘附量,和包含在金属薄膜中的比较结果,通过使用化学分析电子光谱法(ESCA),也就是荧光X-射线光谱法(XPS)获得。在这个情况下,对于金属,各种电极所用的代表性金属MoW被使用。在表2中,每一个实施方案表示表1所示每一种条件下获得的结果。
[表1]
条件 射频功率(mJ/S) 压力(Pa) PH3/H3
条件1  500  99.992  2000
条件2  250  39.997  2000
条件3  500  39.997  1000
条件4  750  39.997  2000
条件5  500  39.997  3000
条件6  250  99.992  1000
条件7  750  99.992  1000
条件8  750  99.992  3000
条件9  250  99.992  3000
条件10  250  159.986  2000
条件11  500  159.986  1000
条件12  750  159.986  2000
条件13  500  159.986  3000
[表2]
实例编号 P/金属 P/SiOx 比率
实施方案1  222.11  9.72  22.85082
实施方案2  287.48  0.36  798.5556
实施方案3  194.81  4.39  44.37585
实施方案4  189.61  6.62  28.64199
实施方案5  219.92  7.35  29.92109
实施方案6  215.52  5.84  36.90411
实施方案7  217.39  7.57  28.71731
实施方案8  170.22  3.07  55.44625
实施方案9  314.57  6.58  47.80699
实施方案10  324.52  5.05  64.26139
实施方案11  266.19  8.47  31.42739
实施方案12  238.71  4.41  54.12925
实施方案13  327.26  10.83  30.21791
如表1所示,在条件2,其中射频输出低,CVD加工室中的压力低,附着在金属上的P的数量比附着在SiOx上的少很多,通过表2中的实施方案2所示。因此,通过用SiOx覆盖加工室的内壁,并选择进行P掺杂的条件,能在后续步骤中防止含P化学物质的影响,而且P掺杂与a-Si层6和栅极绝缘膜7的形成能在单个加工室中进行。
图3表示包含本发明的顶部栅极型TFT的有源矩阵器件制作装置截面示意图,它通过使用例如平行平板型CVD加工室构成。包含本发明的顶部栅极型TFT的有源矩阵器件制作装置包括:用于在真空状态中进行CVD处理的加工室9;用于降低加工室9中的压力的真空系统10;用于供应气态的原材料用于CVD方法的薄膜成形的供气系统11;和用于在加工室9中产生等离子体的高频电源12。射频电极13和反电极14布置在加工室9内部:反电极14被设定为阳极;射频电极13作为阴极。射频电极13形成为喷头形状13a,用于有效的薄膜成形,在反电极14上放置的玻璃基底1上形成薄膜。
如图3所示,在加工室9内壁上形成氧化物膜15。该氧化物膜15能通过在P掺杂步骤之前从供气系统供应适当的气态原材料,然后使用例如等离子体CVD方法形成。该氧化物膜15的形成能作为制造工艺的起始步骤而执行,或者如果可能作为特殊要求,在制造工艺中特定的步骤之间进行。如上所述,通过用氧化物膜15在P掺杂步骤之前调质加工室9的内壁,在P掺杂步骤期间,含P化学物质从不或几乎不附着在加工室9的内壁上。因此,对后续用含P化学物质进行的a-Si膜和SiNx膜形成的负面影响可能性能被消除。
对于氧化物膜15的厚度没有特别的限制。然而,如果它太薄,加工室9的内壁不能被充分覆盖。为了防止含P化学物质的附着,氧化物膜15的厚度应该优选等于50nm或更厚,例如大约100nm。此外,为了促进氧化物膜15在内壁上的淀积,可在用于本发明的制作装置的加工室中提供加热内壁的装置。
图4表示有源矩阵器件中的顶部栅极型TFT的TFT特性,该TFT用本发明的制作方法制作。在图4中,TFT特性表示为横坐标设为栅电压,纵坐标设为在源电极和漏电极之间流动的电流Ids。图4中曲线(a)表示本发明的顶部栅极型TFT的TFT特性,通过用SiOx调质加工室内壁获得。用SiH4和N2O作为气态原材料、使用SiOx获得图4中特性(a)的调质,通过在表1的条件2下用CVD方法,在加工室内壁上形成薄膜来得到。图4中曲线(b)表示顶部栅极型TFT的TFT特性,目的是与用a-Si调质加工室内壁进行比较。如图4中(a)所示,在内壁被SiOx覆盖的加工室的实施方案中,得到了良好的OFF特性。另一方面,关于通过使用内壁被a-Si覆盖的加工室得到的顶部栅极型TFT的TFT特性,OFF特性不够,能理解为P在a-Si层6或栅极绝缘膜7上的附着引起了负面作用。
图5是上表面示意图,表示按照本发明制作的有源矩阵器件的一个像素图形。图5所示有源矩阵器件包括多个像素电极17,排列在使用a-Si的TFT阵列基底16上。在图5中,栅极引线18和信号线19形成多个矩阵包围像素电极17,在其交叉点上,漏电极和源电极4和5,和栅电极8构成顶部栅极型TFT。像素电极17由透明导电材料构成,比如ITO,ATO,SnO2,IZO等等。这个像素电极17被连接到顶部栅极型TFT的源电极5,漏电极4被连接到信号线19。图5所示有源矩阵器件可以包括Cs线20,用于提供存储电容Cs。
对于包含通过本发明制造的TFT阵列基底16的有源矩阵器件,关于不是上面所述的顶部栅极型TFT的制作方法,任何已经知道的常规制作方法和工艺都能够被使用。此外,本发明的有源矩阵器件能被用于驱动例如液晶显示器件或电致发光显示器件。对于使用TFT阵列基底16构成的类似有源矩阵器件的制作,最好使用本发明的制作方法和制作装置。
已经参照图中所示实施方案详细描述了本发明。然而,本发明不应该限定于所示的实施方案,不用说,任何已知常规用于顶部栅极型TFT的器件结构,各个部分的材料和薄膜成形方法,均能用于本发明。

Claims (9)

1.一种包含顶部栅极型TFT的有源矩阵器件的制作方法,该方法包括形成顶部栅极型TFT的工艺,其中形成顶部栅极型TFT的工艺包括下列步骤:
在CVD加工室内壁上形成氧化物膜;
在加工室中安置其中形成有源电极和漏电极的基底;
用P掺杂源电极和漏电极;和
在加工室中形成a-Si层和栅极绝缘膜。
2.根据权利要求1的有源矩阵器件的制作方法,其特征是,其中形成顶部栅极型TFT的工艺进一步包括,在形成a-Si层和栅极绝缘膜步骤之后,从内壁上清除氧化物膜的步骤。
3.根据权利要求1和2中的一个的有源矩阵器件的制作方法,其特征是,其中氧化物膜含有SiOx。
4.根据权利要求1到3中的任一个的有源矩阵器件的制作方法,其特征是,其中有源矩阵器件是液晶显示器件。
5.根据权利要求1到3中的任一个的有源矩阵器件的制作方法,其特征是,其中有源矩阵器件是电致发光显示器件。
6.一种用于包含顶部栅极型TFT的有源矩阵器件的制作装置,它包括:
用来制作顶部栅极型TFT的CVD加工室,
其中可清除的氧化物膜被形成在用于形成顶部栅极型TFT的加工室内壁上,并在加工室中进行P掺杂和a-Si层与栅极绝缘膜的制作。
7.根据权利要求6的制作装置,其中氧化物膜含有SiOx。
8.根据权利要求6和7中的一个的制作装置,其中有源矩阵器件是液晶显示器件。
9.根据权利要求6和7中的一个的制作装置,其中有源矩阵器件是电致发光显示器件。
CNB011190795A 2000-05-26 2001-05-25 制作包含顶部栅极型tft的有源矩阵器件的方法和装置 Expired - Lifetime CN1237589C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000156007A JP4790896B2 (ja) 2000-05-26 2000-05-26 トップゲート型tftを含むアクティブマトリックスデバイスの製造方法および製造装置
JP156007/2000 2000-05-26
JP156007/00 2000-05-26

Publications (2)

Publication Number Publication Date
CN1330397A true CN1330397A (zh) 2002-01-09
CN1237589C CN1237589C (zh) 2006-01-18

Family

ID=18660855

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011190795A Expired - Lifetime CN1237589C (zh) 2000-05-26 2001-05-25 制作包含顶部栅极型tft的有源矩阵器件的方法和装置

Country Status (5)

Country Link
US (2) US7344927B2 (zh)
JP (1) JP4790896B2 (zh)
KR (1) KR100470260B1 (zh)
CN (1) CN1237589C (zh)
TW (1) TW502312B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720259B2 (en) * 2001-10-02 2004-04-13 Genus, Inc. Passivation method for improved uniformity and repeatability for atomic layer deposition and chemical vapor deposition
TWI286044B (en) 2002-02-22 2007-08-21 Semiconductor Energy Lab Light-emitting device and method of manufacturing the same, and method of operating manufacturing apparatus
CN1313867C (zh) * 2002-09-17 2007-05-02 统宝光电股份有限公司 制造薄膜晶体管液晶显示器的绝缘薄膜的组合设备
WO2004108979A1 (ja) * 2003-06-02 2004-12-16 Shincron Co., Ltd. 薄膜形成装置及び薄膜形成方法
JP4541864B2 (ja) * 2004-12-14 2010-09-08 東京エレクトロン株式会社 シリコン酸窒化膜の形成方法、形成装置及びプログラム
US20080216302A1 (en) * 2007-03-07 2008-09-11 Novellus Systems, Inc. Methods utilizing organosilicon compounds for manufacturing pre-seasoned components and plasma reaction apparatuses having pre-seasoned components
US20130064973A1 (en) * 2011-09-09 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chamber Conditioning Method
US8846509B2 (en) * 2011-11-15 2014-09-30 Applied Materials, Inc. Remote radical hydride dopant incorporation for delta doping in silicon
KR102080484B1 (ko) * 2013-10-31 2020-02-24 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그의 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2780419B2 (ja) * 1990-03-05 1998-07-30 松下電器産業株式会社 不純物の導入装置及びその導入方法
US5242530A (en) * 1991-08-05 1993-09-07 International Business Machines Corporation Pulsed gas plasma-enhanced chemical vapor deposition of silicon
JPH05279860A (ja) * 1992-03-31 1993-10-26 Matsushita Electric Ind Co Ltd プラズマ処理装置
JP2564754B2 (ja) * 1993-06-07 1996-12-18 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置の作製方法
JP3228644B2 (ja) * 1993-11-05 2001-11-12 東京エレクトロン株式会社 真空処理装置用素材及びその製造方法
DE69424759T2 (de) * 1993-12-28 2001-02-08 Applied Materials, Inc. Gasphasenabscheidungsverfahren in einer einzigen Kammer für Dünnfilmtransistoren
US5798016A (en) * 1994-03-08 1998-08-25 International Business Machines Corporation Apparatus for hot wall reactive ion etching using a dielectric or metallic liner with temperature control to achieve process stability
JPH1012882A (ja) * 1996-06-20 1998-01-16 Toshiba Corp 薄膜トランジスタ及びその製造方法
US5788778A (en) * 1996-09-16 1998-08-04 Applied Komatsu Technology, Inc. Deposition chamber cleaning technique using a high power remote excitation source
JPH10173195A (ja) * 1996-12-12 1998-06-26 Nec Corp 薄膜トランジスタ及びその製造方法
JP3376247B2 (ja) * 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
US5976900A (en) * 1997-12-08 1999-11-02 Cypress Semiconductor Corp. Method of reducing impurity contamination in semiconductor process chambers
GB9726511D0 (en) * 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
JP3674282B2 (ja) * 1997-12-25 2005-07-20 日立化成工業株式会社 プラズマ発生装置、そのチャンバー内壁保護部材及びその製造法、チャンバー内壁の保護方法並びにプラズマ処理方法
US6071573A (en) * 1997-12-30 2000-06-06 Lam Research Corporation Process for precoating plasma CVD reactors
US6066519A (en) * 1998-04-16 2000-05-23 Advanced Micro Devices, Inc. Semiconductor device having an outgassed oxide layer and fabrication thereof
KR100355713B1 (ko) * 1999-05-28 2002-10-12 삼성전자 주식회사 탑 게이트 방식 티에프티 엘시디 및 제조방법
US6613442B2 (en) * 2000-12-29 2003-09-02 Lam Research Corporation Boron nitride/yttria composite components of semiconductor processing equipment and method of manufacturing thereof

Also Published As

Publication number Publication date
US20080230007A1 (en) 2008-09-25
US7344927B2 (en) 2008-03-18
KR20010107720A (ko) 2001-12-07
US20020016026A1 (en) 2002-02-07
US7592275B2 (en) 2009-09-22
TW502312B (en) 2002-09-11
CN1237589C (zh) 2006-01-18
JP4790896B2 (ja) 2011-10-12
KR100470260B1 (ko) 2005-02-07
JP2001338880A (ja) 2001-12-07

Similar Documents

Publication Publication Date Title
CN101740634B (zh) 半导体装置及其制造方法
CN102593051B (zh) 半导体装置的制造方法
CN101154346B (zh) 影像显示系统及其制造方法
CN101752425A (zh) 半导体装置及其制造方法
KR20090057933A (ko) 반도체 장치
CN101640221A (zh) 半导体装置以及半导体装置的制造方法
KR20090054902A (ko) 반도체장치의 제조 방법
CN106847743A (zh) Tft基板及其制作方法
CN1697994A (zh) 液晶显示装置的制造方法
KR20090057929A (ko) 미결정 반도체막, 이 미결정 반도체막을 갖는 박막 트랜지스터, 및 광전 변환 장치의 제작 방법
CN102629585A (zh) 一种显示装置、薄膜晶体管、阵列基板及其制造方法
US7592275B2 (en) Method and apparatus for manufacturing active matrix device including top gate type TFT
CN1992350B (zh) 用于显示面板的薄膜晶体管基板
CN105932032A (zh) 一种阵列基板及其制备方法
US9136354B2 (en) Methods for manufacturing passivation layer and thin film transistor array substrate
CN108039353A (zh) 阵列基板及其制备方法、显示装置
US8329517B2 (en) Pixel structure and method for manufacturing the same
CN1229681C (zh) 液晶显示器及周边电路结构及其制造方法
CN1604341A (zh) 控制薄膜晶体管及其制造方法与含其的电致发光显示装置
CN1151541C (zh) 薄膜晶体管显示器的电子元件及其制作方法
CN1530718A (zh) 反射式液晶显示器及周边电路的制造方法
KR20020091313A (ko) 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터제조 방법
CN1324389C (zh) 液晶显示器的制造方法
CN1540729A (zh) 低温多晶硅薄膜晶体管及其制造方法
CN105225953A (zh) 薄膜晶体管的制造方法和阵列基板的制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: YOUDA PHOTOELECTRIC CO., LTD.

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINE CORP.

Effective date: 20060630

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20060630

Address after: Hsinchu city of Taiwan

Patentee after: AU Optronics Corporation

Address before: American New York

Patentee before: International Business Machines Corp.

CX01 Expiry of patent term

Granted publication date: 20060118

CX01 Expiry of patent term