CN1327448C - 含非易失存储单元的高稳定性半导体存储装置 - Google Patents

含非易失存储单元的高稳定性半导体存储装置 Download PDF

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Abstract

半导体存储装置设有行列状设置的多个存储单元；分别对应存储单元行设置的多条字线、多条位线和多条写入选择线；各存储单元包含按照存储的数据将第一和第二存储节点分别设于第一电压或第二电压上的触发器电路；触发器电路包含连接于第一电压和第一存储节点之间、栅极和所述第二存储节点连接的第一导电型的第一场效应晶体管；连接于第二电压和第一存储节点之间、栅极和第二存储节点连接、其导电型为与第一导电型相反的第二导电型的第二场效应晶体管；连接于第一电压和第二存储节点之间、栅极和第一存储节点连接的第一导电型的第三场效应晶体管；及连接于第二电压和第二存储节点之间、栅极和第一存储节点连接的第二导电型的第四场效应晶体管。

Description

含非易失存储单元的高稳定性半导体存储装置
技术领域
本发明涉及半导体存储装置，具体涉及静态随机存取存储器(SRAM)的存储单元的结构。
技术背景
随机存取存储器(RAM：Random Access Memory)是一种可随时进行数据写入、保存和读出的存储器件，它分为两大类：需要为保存数据进行刷新的动态RAM(DRAM：Dynamic Random Access Memory)和不需要刷新的静态RAM(SRAM：Static Random Access Memory)。
SRAM的特征是，结构比DRAM复杂，且单位存储容量的成本相对较高；而另一方面，由于不需要进行刷新，可以实现数据的高速读出与写入。因此，SRAM例如被用于需要跟上高速CPU(中央处理单元)的速率的超高速缓冲存储器等场合。特别是近年来，因其耗电量小的优点，SRAM也被广泛用于以电池为电源的便携式终端设备等装置。
图5为表示一例SRAM存储单元结构的电路图。
图5示出了由6个MOS晶体管构成的所谓COMS(互补金属氧化物半导体)存储单元。
参照图5，P型MOS晶体管PT1与PT2和N型MOS晶体管NT1与NT2，形成用以保持存储节点N1与N2的信号电平的两个CMOS倒相器，通过交叉耦合构成CMOS触发器电路。对存储节点N1与N2的数据写入与读出，通过存取晶体管NT3与NT4响应字线WL的激活(H电平)而导通，使存储节点N1与N2和位线BL与/BL分别电气连接得以实现。
字线WL被去激活(L电平)而存取晶体管NT3与NT4截止时，根据存储节点N1与N2中保存的数据电平，各CMOS倒相器中的N型与P型Mos晶体管中有一方导通。由此，基于保存在存储单元中的数据电平，存储节点N1与N2分别跟与数据的“H”电平相对应的电源电压VCC和与数据的“L”电平相对应的接地电压GND中的一方或另一方连接。这样，不用周期性地接通字线WL进行刷新，可以在备用状态中保存存储单元内的数据。
图6是表示另一例SRAM存储单元结构的电路图。图6示出了由4个MOS晶体管和2个P型薄膜晶体管PPT1与PPT2构成的所谓P型TFT(薄膜晶体管)负载型存储单元。此处，薄膜晶体管PPT1与PPT2表示由P导电型薄膜多晶硅形成的晶体管。
参照图6，N型MOS晶体管NT1与NT2保持存储节点N1与N2的信号电平。薄膜晶体管PPT1与PPT2并联，分别连接在电源电压VCC和存储节点N1与N2之间。再有，N型MOS晶体管NT1与NT2称为激励晶体管。薄膜晶体管PPT1与PPT2和N型MOS晶体管NT1与NT2，构成触发器电路。对存储节点N1与N2的数据写入与读出，通过存取晶体管NT3与NT4响应字线WL的激活(H电平)而导通，使存储节点N1与N2和位线BL与/BL分别电气连接而实现。其动作跟上述CMOS存储单元相同。这种P型TFT负载型SRAM存储单元，可以采用积层结构作为单元构造。换言之，在半导体基片上薄膜晶体管PPT1与PPT2可以和激励晶体管NT1与NT2在不同的层上形成。因此，具有单元面积小的优点。
图7是表示又一例SRAM存储单元结构的电路图。图7示出了由4个MOS晶体管和2个高值电阻R1与R2构成的所谓高电阻负载型存储单元。
参照图7可知，该高电阻负载型存储单元和图6的不同点在于，薄膜晶体管PPT1与PPT2被换成了高值电阻R1与R2。再有，高值电阻R1与R2和激励晶体管NT1与NT2构成所谓的高电阻负载型触发器电路。其他的动作跟上述的CMOS存储单元相同。该高电阻负载型存储单元中，也可采用积层结构作为和上述P型TFT负载型存储单元相同的单元结构。换言之，在半导体基片上高值电阻R1与R2可以和激励晶体管NT1与NT2在不同的层上形成，因而可以减小单元面积。
另一方面，作为SRAM存储单元工作稳定性的一项指标，采用了静电干扰容限(Static Noise Margin)。
图8是表示图5所示的CMOS存储单元的备用状态时的静电干扰容限之关系的概念图。如图8所示，CMOS存储单元的输入输出特性，用交叉耦合的两个倒相器特性图来表示。
图中，给出了一条CMOS倒相器的特性曲线k1。以与纵轴与横轴成45度的直线(图中以虚线表示)为对称轴反转该特性曲线k1，得到特性曲线k2。该特性曲线k2，相当于被交叉耦合的另一CMOS倒相器的特性曲线。这个特性曲线k1与k2的组合就相当于CMOS存储单元的输入输出特性图。于是，如图8所示，形成由曲线k1、k2围成的区域，一般称之为“单元眼”。该区域中曲线k1和曲线k2之间的最大间隔L1相当于上述的静电干扰容限，该间隔越大，则特性越稳定。
图8所示的点S1、S2为稳定点，稳定点S1相当于数据“0”的存储状态，稳定点S2相当于数据“1”的存储状态。并且，点S3为准稳定点，作为初始状态即使在该点上，如有极其微小的噪声，状态就必然迁移到点S1或点S2，然后稳定下来。
另一方面，数据读出时的输入输出特性图发生变化，如图9所示。如上所述，数据读出时存取晶体管NT3与NT4一起导通，存储节点N1与N2分别和位线BL与/BL电气连接。结果，如图9所示，数据读出时所谓的单元眼即静电干扰容限变得非常小。如果该所谓的单元眼消失，则数据就难以被保存。
据称，由于能在N型MOS晶体管的上层形成P型薄膜晶体管，上述P型TFT负载型存储单元可制作得小于CMOS存储单元的单元面积，为采用相同的设计基准(设计规则)制作的DRAM存储单元的8倍左右。但是，激励晶体管驱动的导通电流(ON current)与截止电流(OFF current)的比率远小于CMOS存储单元的相应比率。例如，P型TFT负载型存储单元的导通电流与截止电流的比率为数百，而对于CMOS存储单元该比率则为数十万以上。因此，其备用时的静电干扰容限较CMOS存储单元小。并且，通过微细化可进一步减小导通电流和截止电流之比。又，电源电压低电压化会进一步减小导通电流与截止电流的比率，因此，尤其在进行数据读出时难以确保该静电干扰容限。
并且，高电阻负载型存储单元，跟P型TFT负载型存储单元相同，可在N型MOS晶体管的上层形成高电阻元件，因此其单元面积可以比CMOS存储单元小。但是，由于高电阻元件(无源元件)设置在存储节点与电源电压之间，激励晶体管使经常备用电流流入任一个存储节点。因此，存在整个芯片上备用电流过大的问题。并且，其备用时的静电干扰容限比CMOS存储单元的小。
因此，各种存储单元互有优点和缺点，现在一般采用静电干扰容限较其他存储单元大的CMOS存储单元。
但是，这种CMOS存储单元的结构，在半导体基片上形成6个晶体管，并且作为形成晶体管的结构在一个存储单元中同时有N阱和P阱，因此一个存储单元所占面积非常大。据称，如采用相同设计基准(设计规则)，上述CMOS存储单元一般需要占有DRAM存储单元的12倍左右的面积。
并且，和备用时P型TFT负载型存储单元与高电阻负载型存储单元比较，该CMOS存储单元可以确保较大的静电干扰容限，但即使这种CMOS存储单元，如图9所示，在数据读出时其静电干扰容限也会变小。再有，至于其他P型TFT负载型存储单元和高电阻负载型存储单元，其静电干扰容限比CMOS更小。
发明内容
本发明的目的在于，提供具有面积较小且稳定性高的存储单元的半导体存储装置。
简而言之，本发明是一种半导体存储装置，包含多个存储单元、多条字线、多条位线和多条写入选择线。
多个存储单元成行列状设置。多条字线分别对应于存储单元行设置，按照行选择结果有选择地加以激活。多条位线分别对应于存储单元列设置，各自进行数据传送。多条写入选择线分别对应于存储单元列设置，数据写入时按照行选择结果有选择地加以激活。并且，各存储单元，包含触发器电路以及第一至第三开关电路。按照存储数据，触发器电路分别将第一与第二存储节点中的一个节点设于第一与第二电压电平中的一个电平上，将另一存储节点设于另一电平上。第一开关电路，在进行数据读出和数据写入时，根据相对应的字线的激活将对应位线和内部节点电气连接。第二开关电路，在进行数据写入时，根据相对应的写入选择线的激活将第一与第二存储节点中一个预定的存储节点和内部节点电气连接。第三开关电路，在进行数据读出时，根据一个存储节点的电压电平将内部节点和第一电压电气连接。
因此，本发明的主要优点是，数据读出时根据第一与第二存储节点中一个预定节点的电压电平将内部节点和第一电压电气连接，将该内部节点的电压传递给相应的位线。换言之，由于不进行位线和存储节点的电气连接就可进行数据读出，可以确保数据读出时存储单元的静电干扰容限，进行稳定的读出动作。
附图说明
图1是表示依据本发明实施例的半导体存储装置1之结构的概念框图。
图2是表示依据本发明实施例1的SRAM存储单元MC的电路图。
图3是本实施例1的SRAM存储单元的备用状态中的输入输出特性图。
图4是依据本发明实施例2的存储单元MC#的结构图。
图5是表示一例SRAM存储单元之结构的电路图。
图6是表示另一例SRAM存储单元之结构的电路图。
图7是表示又一例SRAM存储单元之结构的电路图。
图8是表示CMOS存储单元的备用状态时的静电干扰容限之关系的概念图。
图9是CMOS存储单元在数据读出时的输入输出特性图。
具体实施方式
现参照附图对本发明的实施例作详细说明。再有，图中相同或相当的部分附有相同的符号，不作重复说明。
(实施例1)
图1所示的半导体存储装置1，是以SRAM为代表的可不进行刷新动作保持存储数据的静态存储器。
如图1所示，半导体存储装置1中设有：接收行地址信号RA0～RAi(i：自然数)的行地址端子12；接收列地址信号CA0～Caj(j：自然数)的列地址端子13；读出/写入控制信号/W；片选信号/CS；接收输出启动信号/OE等控制信号的控制信号端子14；接收输入数据D的数据输入端子15；以及输出输出数据Q的数据输出端子16。
半导体存储装置1中还设有：响应控制信号对半导体存储装置1的内部动作实施控制的控制电路10；包含行列状设置的多个存储单元的存储单元阵列40；对行地址信号RA0～RAi进行解码，执行存储单元行选择的行解码器20；对列地址信号CA0～CAi进行解码，执行存储单元列选择的列解码器50；以及在数据I/O线55和数据输入端子15与数据输出端子16之间进行数据发送与接收的数据输入输出电路60。并且，列解码器50包含将分别对应存储单元列设置的位线群BLs中的1条和数据I/O线55连接的列选择电路等。
数据输入输出电路60，包含经由数据I/O线55将输入数据D写入存储单元40的写入驱动器，以及用以将传送至数据I/O线55的读出数据放大的放大电路。
存储单元阵列40中，各示出了一条对应于存储单元行设置的字线WL，一条对应存储单元列设置的位线BL与写入选择线CW，以及它们所对应的一个存储单元MC。
如图2所示，存储单元MC包含N型MOS晶体管NT1、NT2、NT5～NT7，以及薄膜晶体管PPT1与PPT2。
这里，对设有由薄膜晶体管PPT1与PPT2和N型MOS晶体管NT1与NT2构成的所谓P型TFT负载型触发器电路的存储单元MC进行说明。
存储节点N1与N2，分别经由薄膜晶体管PPT1与PPT2跟电源电压VCC连接。作为激励晶体管的N型MOS晶体管NT1与NT2，分别电气连接在存储节点N1与N2和接地电压GND之间。N型MOS晶体管NT6，连接在位线BL和节点N3(也称为内部节点)之间，其栅极跟对应的字线WL连接。连接在N型MOS晶体管NT5，节点N3和电源电压VCC之间，其栅极跟存储节点N1连接。也就是，N型MOS晶体管NT5在节点N3和电源电压VCC之间的电气连接与否，取决于存储节点N1的电压电平。N型MOS晶体管NT7设置在节点N3和存储节点N1之间，其栅极跟对应的写入选择线CW连接。也就是，N型MOS晶体管NT7在内部节点N3和对应的位线BL之间的电气连接与否，取决于对应的写入选择线CW的电压电平。
在P型TFT负载型存储单元构成的触发器电路中，依据保持于存储节点N1与N2的数据电平，N型MOS晶体管NT1与P型薄膜晶体管PPT1中的一个和N型MOS晶体管NT2与P型薄膜晶体管PPT2中的一个分别导通。由此，依据保持于存储单元的数据电平，存储节点N1与N2分别和电源电压VCC与接地电压GND中的一个与另一个电气连接。这样，即使在备用状态中，存储节点N1与N2的电位电平仍得以保持。
图3示出了在备用状态中静电干扰容限特性曲线k1与k2的最大间隔L2。由于这种备用状态的静电干扰容限依赖于上述的触发器电路的结构，因而相当于静电干扰容限的该最大间隔L2，小于跟图8所示的传统的CMOS存储单元的最大间隔L1。
接着，说明从存储单元MC的数据读出。
再看图2，数据读出时，行解码器20将选择字线WL激活至“H”电平，将非选择字线去激活于“L”电平。并且，列解码器50选择跟数据I/O线55电气连接的位线BL。数据读出时，各写入选择线CW被去激活至“L”电平。
相应地，通过在选择存储单元中激活字线WL，N型MOS晶体管NT6导通，跟对应内部节点N3的位线BL电气连接。这时，由于写入选择线CW处于“L”电平，N型MOS晶体管NT7被截止，存储节点N1和节点N3之间断开。这时，如果存储节点N1是“H”电平，存储节点N2是“L”电平，则N型MOS晶体管NT5成为导通状态。于是，电源电压VCC和内部节点N3被电气连接，电源电压VCC经由晶体管NT5与NT6向位线BL供给电流。
另一方面，如果存储节点N1为“L”电平，存储节点N2为“H”电平，则由于N型MOS晶体管NT5被截止，不向位线BL供给电流。
因此，将位线预充电至规定的电位，便可通过检测有无电流流入该位线BL来读出选择存储单元的存储数据。例如，在数据读出时将位线BL预充电至接地电压GND(“L”电平)。如存储节点N1的电位电平为“H”电平，N型MOS晶体管NT5导通。并且，内部节点N3和位线BL对应于字线WL的激活(“H”电平)而电气连接。因此，电源电压VCC和接地电压GND之间的电位差使电流流入位线BL。可以用读出放大器电路等通过对该电流的响应，检测出“H”电平与“L”电平的数据信号。
或者，也可以将位线BL预充电至电源电压VCC与接地电压GND之间的规定电压。这种情况下，也可以通过检测因电源电压VCC和规定电压之间的电位差而产生的电流，用读出放大器电路等检测出“H”电平与“L”电平的数据信号。
接着，就上述存储单元MC的数据写入进行说明。
行解码器20，将数据读出时也同样选择的字线WL激活至“H”电平，将非选择的字线WL去激活至“L”电平。并且，列解码器50选择拟与数据I/O线55电气连接的位线BL，将写入数据传送至对应于选择存储单元的位线。并且，有选择地将对应于选择存储单元的写入选择线CW激活至“H”电平，将非选择的写入选择线分别去激活至“L”电平。
随之，N型MOS晶体管NT6导通，内部节点N3和位线BL被电气连接。并且，由于对应于选择存储单元的写入选择线CW被激活至“H”电平，内部节点N3和存储节点N1被电气连接。因此，经由晶体管NT6和NT7，位线BL和存储节点N1被电气连接。于是，可以将写入数据从位线BL写入选择存储单元。如果存储节点N1被写入“H”电平，则N型MOS晶体管NT5也被导通；但是由于电源电压VCC(“H”电平)被加至内部节点N3，存储节点N1的电位电平不致被错误改变。
如上，对数据读出与数据写入操作作了说明。通过采用本结构，由于数据读出时N型MOS晶体管NT7截止，存储节点N1和位线BL不会电气连接。也就是，数据读出时存储节点N1与存储节点N2上保持的电位，不会因与位线BL电气连接而发生变动。
因此，该存储单元MC上数据读出时输入特性，跟图3所示的备用状态时的输入输出特性相同。因此，通过采用本结构，可以确保比图9所示的CMOS存储单元的数据读出时更宽的静电干扰容限。
并且，依据本结构，如上述可以不在同一层上形成P型薄膜晶体管和N型MOS晶体管。这样，存储单元尺寸就由N型MOS晶体管所占的面积确定。因此，由于本结构的N型MOS晶体管数量为5个，如采用本结构的SRAM存储单元，其单元面积可以比传统的CMOS存储单元小。
随之，通过采用本发明的SRAM存储单元，确保了存储单元的工作稳定性，同时还缩小了单元面积，从而本结构可以适用于大容量存储阵列。
并且，通过采用本结构，可以确保和传统的CMOS存储单元相同的高速性能，并且可以适应晶体管元件的微型化以及电源电压的低压化的要求。
并且，由于加大了图1中说明的N型MOS晶体管NT4～NT6的沟道宽度，可以提高数据存取的速度。
并且，作为存储单元的结构，以上例举了包含P型TFT负载型触发器电路的结构；但是，采用高电阻负载型的触发器电路的结构也可以取得同样的效果。另外，也可以采用CMOS型的触发器电路的结构。即使采用这些结构，由于数据读出时存储单元内的N型晶体管NT7被截止，也不发生电流在存储节点N1处的流入与流出。因此，不管是否采用触发器电路结构，数据读出时，静电干扰容限不会变得比备用状态时小。
又，以上说明了这样的结构：将存储节点N1跟N型MOS晶体管NT5的栅极连接，在内部节点N3和存储节点N1之间设置N型MOS晶体管NT7，按照写入选择线CW的激活状态使内部节点N3和存储节点N1电气连接；但是，也可以将存储节点N2跟N型MOS晶体管NT5的栅极连接，在内部节点N3和存储节点N2之间设置N型MOS晶体管NT7，按照写入选择线CW的激活状态使内部节点N3和存储节点N2电气连接。
(实施例2)
参照图4，存储单元MC#跟图2的存储单元MC的不同点在于：增设了电容器C。电容器C连接在存储节点N1和规定电压Vcp之间。规定电压Vcp，例如可以设为：接地电压GND、电源电压VCC、电源电压1/2VCC等。
从存储单元读出至位线BL的数据电平的量值，一般跟存储节点中保持的信号电荷量成比例。另一方面，封装材料和芯片内的布线材料中含极微量的铀、钍等放射线元素，跟自然界中的含量相当。如果这些元素产生的α射线射入存储单元，就会影响其信号电荷量，会发生存储数据的“H”电平因电荷被抽出而反转至“L”电平的现象，即所谓的软错误。
但是，采用本结构，就可通过将电容器C和存储节点N1相连接，补充被抽出电荷来维持“H”电平，从而提高对软错误的耐受性。
再有，图4示出了电容器C和存储节点N1连接的结构，但并不以此为限，也可采用将电容器C和存储节点N2相连接的结构。或者，对应存储节点N1与N2分别设置各自的电容器C。

Claims (11)

1.一种半导体存储装置，其中设有：
行列状设置的多个存储单元(MC)；
分别对应存储单元行设置的、依照行解码器的行选择结果有选择地被激活的多条字线(WL)；
分别对应存储单元列设置的、各自进行数据传送的多条位线(BL)；以及
分别对应所述存储单元列设置的、数据写入时按照列解码器的列选择结果有选择地被激活的多条写入选择线(CM)；
各所述存储单元包含：
用以按照存储的所述数据将第一与第二存储节点(N1、N2)分别设于第一电压和比所述第一电压小的第二电压之一及另一上的触发器电路；
数据读出时与所述数据写入时，依照对应选择存储单元的字线的激活将对应位线和内部节点电气连接的第一开关电路(NT6)；
所述数据写入时，依照对应所述选择存储单元的写入选择线的激活将所述第一与第二存储节点中规定的一个存储节点和所述内部节点电气连接的第二开关电路(NT7)；以及
所述数据读出时，依照所述一个存储节点的电压电平将所述内部节点和所述第一电压电气连接的第三开关电路(NT5)；
所述触发器电路包含：
电气连接于所述第一电压和所述第一存储节点之间的、其栅极和所述第二存储节点电气连接的第一导电型的第一场效应晶体管(PT1)；
电气连接于所述第二电压和所述第一存储节点之间的、其栅极和所述第二存储节点电气连接的、其导电型为与所述第一导电型相反的第二导电型的第二场效应晶体管(NT1)；
电气连接于所述第一电压和所述第二存储节点之间的、其栅极和所述第一存储节点电气连接的所述第一导电型的第三场效应晶体管(PT2)；以及
电气连接于所述第二电压和所述第二存储节点之间的、其栅极和所述第一存储节点电气连接的所述第二导电型的第四场效应晶体管(NT2)。
2.一种半导体存储装置，其中设有：
行列状设置的多个存储单元(MC)；
分别对应存储单元行设置的、依照行解码器的行选择结果有选择地被激活的多条字线(WL)；
分别对应存储单元列设置的、各自进行数据传送的多条位线(BL)；以及
分别对应所述存储单元列设置的、数据写入时按照列解码器的列选择结果有选择地被激活的多条写入选择线；
各所述存储单元包含：
用以按照存储的数据将第一与第二存储节点(N1、N2)分别设于第一电压和比所述第一电压小的第二电压之一及另一上的触发器电路；
数据读出时与所述数据写入时，依照对应选择存储单元的字线的激活将对应的位线和内部节点(N3)电气连接的第一开关电路(NT6)；
所述数据写入时，依照对应所述选择存储单元的写入选择线的激活将所述第一与第二存储节点中规定的一个存储节点和所述内部节点电气连接的第二开关电路(NT7)；以及
所述数据读出时，依照所述一个存储节点的电压电平将所述内部节点和所述第一电压电气连接的第三开关电路(NT5)；
所述触发器电路包含：
电气连接于所述第一电压和所述第一存储节点之间的、其栅极和所述第二存储节点电气连接的第一导电型的第一场效应薄膜晶体管(PPT1)；
电气连接于所述第二电压和所述第一存储节点之间的、其栅极和所述第二存储节点电气连接的、其导电型为与所述第一导电型相反的第二导电型的第一场效应晶体管(NT1)；
电气连接于所述第一电压和所述第二存储节点之间的、其栅极和所述第一存储节点电气连接的所述第一导电型的第二场效应薄膜晶体管(PPT2)；以及
电气连接于所述第二电压和所述第二存储节点之间的、其栅极和所述第一存储节点电气连接的所述第二导电型的第二场效应晶体管(NT2)；
所述第一与第二场效应薄膜晶体管形成于半导体基片的第一层上，所述第一与第二场效应晶体管形成于与所述半导体基片的所述第一层不同的第二层上。
3.一种半导体存储装置，其中设有：
行列状设置的多个存储单元(MC)；
分别对应存储单元行设置的、依照行解码器的行选择结果有选择地被激活的多条字线(WL)；
分别对应存储单元列设置的、各自进行数据传送的多条位线(BL)；以及
分别对应所述存储单元列设置的、数据写入时按照列解码器的列选择结果有选择地被激活的多条写入选择线(CW)；
各所述存储单元包含：
用以按照存储的数据将第一与第二存储节点(N1、N2)分别设于第一电压和比所述第一电压小的第二电压之一及另一上的触发器电路；
数据读出时与所述数据写入时，依照对应选择存储单元的字线的激活将对应的位线和内部节点(N3)电气连接的第一开关电路(NT6)；
所述数据写入时，依照对应所述选择存储单元的写入选择线的激活将所述第一与第二存储节点中规定的一个存储节点和所述内部节点电气连接的第二开关电路(NT7)；以及
所述数据读出时，依照所述一个存储节点的电压电平将所述内部节点和所述第一电压电气连接的第三开关电路(NT5)；
所述触发器电路包含：
电气连接于所述第一电压和所述第一存储节点之间的第一电阻元件；
电气连接于所述第二电压和所述第一存储节点之间的、其栅极和所述第二存储节点电气连接的第一场效应晶体管；
电气连接于所述第一电压和所述第二存储节点之间的第二电阻元件；以及
电气连接于所述第二电压和所述第二存储节点之间的、其栅极和所述第一存储节点电气连接的、跟所述第一场效应晶体管同一导电型的第二场效应晶体管；
所述第一与第二场效应晶体管形成于半导体基片的第一层上，所述第一与第二电阻元件形成于跟所述半导体基片的所述第一层不同的第二层上。
4.如权利要求1-3中任一项所述的半导体存储装置，其特征在于：通过在所述数据读出之前，将各所述位线预充电至规定的电压电平，进行所述数据读出。
5.如权利要求4所述的半导体存储装置，其特征在于：所述规定的电压电平被设定为比所述第一电压低的所述第二电压。
6.如权利要求4所述的半导体存储装置，其特征在于：所述规定的电压电平被设定为在所述第一电压和所述第二电压之间的中间的第三电压。
7.如权利要求1-3中任一项所述的半导体存储装置，其特征在于：
所述第一电压是高于所述第二电压的电压；
所述数据读出时和所述数据写入时，对应所述选择存储单元的所述字线与所述第一电压电气连接。
8.如权利要求1-3中任一项所述的半导体存储装置，其特征在于：
所述第三电压是高于所述第一和第二电压的电压；
所述数据读出时和所述数据写入时，对应选择存储单元的所述字线与第三电压电气连接。
9.如权利要求1-3中任一项所述的半导体存储装置，其特征在于：
所述第一电压是高于所述第二电压的电压；
所述数据写入时，对应所述选择存储单元的所述写入选择线与所述第一电压电气连接。
10.如权利要求1-3中任一项所述的半导体存储装置，其特征在于：
所述第三电压是高于所述第一电压和第二电压的电压；
所述数据写入时，对应所述选择存储单元的所述写入选择线跟第三电压电气连接。
11.如权利要求1-3中任一项所述的半导体存储装置，其特征在于：各所述存储单元还包含对应所述第一与第二存储节点中的至少一个被设置、与对应的存储节点电连接、用以依照所述对应存储节点电压、蓄积电荷的电容器(C)。
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