CN1322589C - 具增加击穿电压的半导体结构及制造该半导体结构的方法 - Google Patents

具增加击穿电压的半导体结构及制造该半导体结构的方法 Download PDF

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Abstract

一种半导体结构，包括一第一掺杂型态的一埋藏第一半导体层，该第一掺杂型态的一第二半导体层，其位于埋藏半导体层之上，并较该埋藏第一半导体层的掺杂为少，一第二掺杂型态的一半导体区域，其位于该第二半导体层之上，因此一pn结形成于该半导体区域以及该第二半导体层之间，以及一凹陷，其位于包含该第一掺杂型态的半导体材料的该埋藏第一半导体层中低于该半导体区域的位置，并可较该埋藏第一半导体层的掺杂为少，且其与在该第二半导体层上的该第二掺杂型态的该半导体区域间的距离较大，因此，穿越该pn结的击穿电压高于未提供该凹陷的状况。由此，可以达成具有所需击穿电压的半导体结构以及不具有此凹陷的另一半导体结构同时可产生于具有最佳化HF特性的该埋藏第一半导体层中的目标。

Description

具增加击穿电压的半导体结构及制造该半导体结构的方法
技术领域
本发明是关于一种具有增加击穿电压穿越一pn结的半导体结构，其中该半导体结构包含该pn结。
背景技术
在现代微电子电路的半导体结构的其中一个主要需求为该半导体结构理想上具有一所需的击穿强度与对于一个别应用的一良好频率特性相配合，例如一高截止点频率。
尤其是在现代BiCMOS技术中，其为一双极性晶体管的集电极侧向地经由一繁密杂质的次集电极(埋藏层)连接，其通过一集电极的外延成长所埋藏，通常互斥性的需求会发生于一双极性制成模块上。一方面一双极性晶体管的集成化需越快越好，其需要低操作电压，另一方面，通常必须要双极性晶体管，其具有一高击穿电压，但仅需要达成一较低的高频率(HF)特性即可。对一快速晶体管来说(HF)，一集电极外延层必须越薄越好，以使集电极终端阻抗和于该集电极中的该少数电荷载体能变得较低，而因此该RF特性就会较高。然而，对具有一高击穿电压(HV)的晶体管来说，该集电极外延必须要厚，以便该基极集电极空间电荷区(base collector spacecharge zone)能广泛地延伸，且因此能够达成所需要的击穿电压，为了这个原因，该集电极外延的杂质就很低，举例来说，小于1E16cm-3。
正常来说，该外延层(集电极外延)的厚度和杂质是为确保该HV晶体管的所需击穿电压而决定，因为该HF晶体管的低杂质并未充分地允许高集电极电流，而因此该HF特性也有同样问题，因为一最大截止点频率ft(传输频率)以一线性方式相关于一最大集电极电流Ic，其为所谓的柯克效应(Kirkeffect)发生处，通常一所谓的SIC(有选择地注入集电极)注入于一已知的HF晶体管中。
在图8中，一已知的一HF及一HV双极性晶体管的积体化示于图中，该HV和HF晶体管(埋藏层)的繁密地杂质的次集电极(subcollectors)803和804是配置于一衬底801上，配置于虚线左手边的该HF晶体管更包含一第一SIC805及一第二SIC807，该第一和该第二SIC皆埋藏于一集电极外延809中。此外，一基极811是配置于该第一SIC805上，举例来说，其能通过一基极终端层813的帮助而连接至一线路层，一射极层815是配置于该基极811上，其经由一射极接触连接。此外，一隔离层817及于射极窗的一绝缘间隙壁是配置于该基极终端层813上，这两层皆作为介于该射极和该基极终端之间的电子绝缘用。举例来说，氧化层819更形成于该基极终端层之下，该次集电极804能经由一另一终端820由上方接触，该个别晶体管的该埋藏层是经由一深沟隔离823互相绝缘，然而，他们亦可经由一pn绝缘互相绝缘。
与该HF晶体管相比，该HV晶体管，其配置于该虚线的右手边，并未具有第一和第二SIC，因此，举例来说，该次集电极803能经由一另一终端821提供并具有一电压，如果于图8中所说明的该HF和HV晶体管，举例来说，为npn晶体管，该次集电极803，举例来说，为繁密地n杂质，同时该集电极外延层809为较少n杂质，因此，该第二SIC807及该第一SIC805皆为n杂质，其中该第一和该第二SIC的一杂质浓度高于该集电极外延层及低于该次集电极。
一SIC的注入导致一体积掺杂(约为1E17cm-3)，与该集电极外延(上掺杂)的杂质比较为增加，然而，当达到一击穿电压，该HF晶体管的基极集电极空间电荷区并未延伸该埋藏次集电极803，其因为通过该SIC增加的高的外延厚度(epithickness)及该杂质，因此，该集电极电流必须分别地流通介于该空间电荷区末端及该次集电极的开端之间的高阻抗区域，这个区域通常由一第二SIC注入807掺杂，如同图8所示，其能接着被最佳化作为逆向的特性数据。有一个缺点为该晶体管的该HF特性因此被影响，因为一方面该杂质，且因此该SIC的导电度明显地比次集电极还低，另一方面，该SIC注入几乎无法通过一外延达成如一杂质曲线一般地高，以便一集电极阻抗会比具有一最小可能外延厚度还高。总的来说，该HF晶体管并未达成该最佳可能表现，其于这一代的科技是有可能达成的，举例来说，因为已提到的集电极阻抗和该较高的少数电荷载体储存会降低该HF晶体管的该截止点频率。
图8显示本方法的另一项缺点，由HV晶体管激活的HF晶体管的HF特性，其集电极外延最理想是设计用来增加击穿电压，而该HF特性可分别通过引入一个或多个SIC而得到改善。当形成集电极外延809时，与对击穿电压的要求相比，该HV晶体管的HF特性显得较不重要，集电极外延必须要厚，因此，形成在此外延层中的HF晶体管的特性必须通过引入一个或多个SIC805和807而得到改善。因为必须利用例如注入掺杂的方法形成该第一和第二SIC，所以这会造成工艺成本的增加。
图8显示本方法的另一项缺点，会因为SIC805和807而造成HF晶体管的功率损耗增加，而且还包括先前已提过的集电极电阻的增加。如果一个微电子芯片包含多个HF晶体管，如图8所示，这会造成功率损耗的大幅增加，而且发热累积量也有可能增加，因此操作此种电路的成本就会提高。
根据图8所示的先前技术，该晶体管还有另一项缺点，由于要达到预定的击穿电压，该集电极外延809在垂直方向外延厚度尺寸，就必须增加，因为该集电极外延809的厚度必须够大才能达到高的击穿电压强度。该外延厚度与该HV晶体管的击穿电压有关，这导致另一项缺点，为了达到较高的击穿电压而选择较厚的集电极外延层809，该HF晶体管的HF特性无可避免地下降，因为该SIC805和807无可避免地必须变大，或者，必须插入第三SIC，因此，先前提到的集电极电阻就更大了。
根据K.O.Kenneth和B.W.Scharf的文献：“Effects of Buried LayerGeometry on Characteristics of Double Polysilicon BipolarTransistor”，当中描述了具有较高击穿电压的双极性晶体管，其中次集电极具有分割的部分。
发明内容
本案的目的在于提供一个有效率的方法，以增加半导体结构的击穿电压。
本案目的提供了一种半导体结构与其制造方法。如此一来，HV晶体管的击穿电压可以较不受外延层厚度的影响，因此HV和HF晶体管可以个别独自最佳化。
根据本案的一项观点，一个半导体结构包含具有一第一掺杂型态的一埋藏第一半导体层，在该埋藏第一半导体层之上的具有一第一掺杂型态的一第二半导体层，其掺杂浓度较该埋藏第一半导体层为低，在该第二半导体层之上具有一第二掺杂浓度的半导体区域，如此一来，便在该半导体区域和该第二半导体层之间形成一pn结，以及在该半导体区域下，该埋藏第一半导体层中的凹陷，其包含具有该第一掺杂浓度的半导体材料，其所在的位置位于比第一埋入半导体层更深的衬底中，如此一来，横跨pn结的击穿电压会比未提供凹陷时来得大。
根据本案的另一项观点，本案提出一个新的半导体结构，通过在该第一埋入半导体层中间形成一凹陷，在该凹陷中形成一半导体区域，在凹陷中引入具有该第一掺杂型态的半导体材料，其中在该引入步骤之后，该半导体材料会比该第一埋入半导体层更陷入于衬底中，接着在该第一埋入半导体层上生成该第二半导体层，其掺杂浓度小于该第一埋入半导体层，然后再在该第二半导体层上生成该半导体区域。
本发明是基于，当弱掺杂半导体层(外延层)的厚度设计符合最佳化HF的特性，而且为了具有已增加击穿电压的半导体结构，提供一位于高浓度埋入层中的凹陷时，可以在一集成电路上同时形成一个具有最佳化HF特性的半导体结构，以及一个具有已增加击穿电压的半导体结构，该弱掺杂半导体层(外延层)通过一埋入的高浓度掺杂层而连接。例如，在这个凹陷中，可以形成一第二高浓度掺杂层，其在衬底中的位置比第一高浓度掺杂层还深。因此，因为该凹陷的原故，在埋入的高浓度掺杂层以及另一种掺杂态的半导体区域之间形成一长距离，其中该半导体区域横跨该弱掺杂外延层，所以，击穿电压才可以获得提升。该高掺杂浓度埋入层的凹陷显示一个区域，其中该埋入的高掺杂浓度层被一较低掺杂浓度的半导体区域取代，在其之下，复存在一第二高浓度掺杂层。这个区域只能够通过凹陷而形成于该埋入层的上侧，其中已存在有一半导体材料，其掺杂浓度与该外延层相符。
然而，较佳是所提供的凹陷完全穿透该埋藏层，其中至少于该凹陷底部区域中，进行低于该埋藏层之一的该掺杂密度的高能量注入。较佳为，该高能量埋藏亦可被高度掺杂。然而，高能量埋藏是指非常长的处理时间以及很多的处理问题，因此实际上其掺杂仅可以少于已知的埋藏层。
本发明适合用于所有半导体组件的应用，其实施增加击穿电压的pn接合，例如个别二极管或是双极性晶体管。
当一HF晶体管与一HV晶体管同时被整合于衬底上时，本发明更具有特别佳的应用性。而后在该HF晶体管而非该HV晶体管上，形成该集电极外延厚度的取向。因而达到该HV晶体管的最佳HF特性，其同时具有该HV晶体管的充足且可被自由调整的击穿电压。同时，可通过简单的布局尺寸(layout measurement)，以不同宽度的凹陷，为不同的HV晶体管设定不同的击穿电压。
本发明的另一优点为两晶体管可被同时整合，其一可关于HF特性而被优化，另一可分别关于该击穿电压而被优化。在已知的方法中，该HF晶体管所受的HF特性或是该HV晶体管的击穿电压太低。
本发明的另一优点为由于例如该第二半导体层可为一集电极外延层，其厚度的选择并非基于该HV晶体管的该击穿电压，而是基于该HF晶体管的HF特性，所以该半导体结构的大小是小于图8中所述已知存储结构的尺寸，因此该第二半导体层的厚度较小，可因而减少生产成本。
本发明半导体结构的另一优点，为其可使得HF晶体管具有最佳化的HF性质，以及具有整合于一电路上具足够击穿电压强度的HV晶体管。
本发明的另一优点，为由于如同较薄层(集电极外延层)仅需少的生产步骤即可达到该HF晶体管的最佳HF特性，如同该HV晶体管的足够击穿电压，所以可降低本发明半导体结构的生产成本。例如，由于该HF晶体管的集电极外延层厚度较小，其SIC的施行较平坦，所以整合于BiCMOS工艺可被大幅简化，且其属于高度掺杂的埋藏层可具有良好的接触。所以，用于遮蔽此SIC埋藏且穿过该CMOS区域的覆盖层，可被保持较薄，其一方面减少沉积的成本，另一方面大幅减轻这些层的无残留移除。
本发明的另一优点，为例如可在衬底上通过该埋藏的第一半导体层的凹陷宽度的简单变化，可形成具不同电压的数个双极性晶体管。所以，仅通过布局的修饰以及生产步骤的变化，即可获得不同的击穿电压，因此不需要其它额外的处理步骤，藉此该生产工艺具弹性且该单位成本低。
由于该HF晶体管的较高可能的HF特性的利益，本发明于Bi CMOS技术中具有特别优点，其中BiCOM产品亦具有较佳的HF特性且具有改良的竞争力。此可特别用于移动通信，WLAN等。例如，对于不同的击穿电压，整合两HV晶体管，则本发明可节省一蚀刻阶段。
附图说明
图1是一示意图，其根据本发明的第一实施例，说明一半导体结构。
图2是一示意图，其根据本发明的另一实施例，说明一半导体结构。
图3是一示意图，其根据本发明的另一实施例，说明一半导体结构。
图4是一示意图，其根据本发明的另一实施例，说明一半导体结构。
图5是说明已知晶体管整合中，(a)HF晶体管与(b)HV晶体管的杂质浓度。
图6是根据本发明，说明(a)HF晶体管与(b)HV晶体管的杂质浓度。
图7是一示意图，其根据本发明的另一实施例，说明一半导体结构。
图8是说明已知的晶体管整合。
具体实施方式
图1是一示意图，其根据本发明的第一实施例，说明一半导体结构。该半导体结构包含第一掺杂形式的高度掺杂的埋藏第一半导体层101，其中形成一凹陷103。在该埋藏第一半导体层101的一第一表面109上，如同在另一半导体区域105”的顶部表面107上，形成一第二半导体层111，其是该第一掺杂形式的弱掺杂层，例如其可为一外延层(epi layer)。该第二弱掺杂半导体层延伸至该凹陷103的部分凹陷105’中。再者该第一掺杂形式的另一半导体区域105”被沉积于该凹陷103中，其掺杂密度较佳介于该第二半导体层111与该埋藏第一半导体层101之间，且其较佳位于较该埋藏第一半导体层101更深的位置。另一半导体区域105”更包含另一半导体区域的顶部表面107。
具有半导体区域的底面115的一半导体区域113被沉积于该第二半导体层111上。所以，该半导体区域113是一第二掺杂形式，因而一pn接合被形成于该半导体区域113与该第二半导体层111之间。再者，穿过该凹陷103沉积该半导体区域113，其中自该半导体区域113的半导体区域的底面115的该埋藏第一半导体层的顶部表面109的垂直距离，是小于自该半导体区域的底面115的另一半导体区域105”的顶部表面107的垂直距离。
而后，图1中所说明的该半导体结构的操作模式即成为一参考。此处假设该第一掺杂形式为n掺杂，且该第二掺形式为p掺杂。然而，后续的说明亦可使用于该第一掺杂形式为p掺杂以及该第二掺杂形式为n掺杂的半导体结构。
图1所示的半导体结构具有一最佳化的击穿电压。因为半导体层111的厚度很低，因此一个具有最佳化HF性质的第二半导体结构会自动地产生。该击穿电压主要是通过另一半导体区域105”的顶部表面107到半导体区域113的底面115的距离、埋藏第一半导体层的顶部表面109至半导体区域的底面115间的距离、凹陷103的宽度、以及各个半导体区域与半导体层的掺杂浓度而决定。举例来说，假使图1所示的半导体结构是一个双极性晶体管，那么基于上述假设，该第一半导体区域113辨识一个p掺杂基极，该第二半导体层111与该埋藏第一半导体层101一样组成了此双极性晶体管的n掺杂集电极。因此，第二半导体层111的掺杂比埋藏第一半导体层101的掺杂来得低。
为了获得足够的击穿电压，图1所示的半导体结构包含本发明的凹陷103。因此，如前述内容，在凹陷103内所形成的另一半导体区域105”的顶部表面107与半导体区域113(基极)的底面115间的距离大于与埋藏第一半导体层101(次集电极)的顶部表面109间的距离。因此，举例来说，击穿电压将可因基极空间电荷区域(base space charge zone)可广泛地扩张而增加。于是被配置在凹陷103内的另一半导体区域105”也会被掺杂。举例来说，半导体区域105”的掺杂浓度可以比埋藏第一半导体层101的掺杂浓度来得低。另外，因为在此个案之中，举例而言，击穿电压可以利用一个恰巧比另一半导体区域105”的顶部表面107至基极103的距离略大的形式来实现，因此另一半导体区域105”的掺杂浓度可能与该埋藏第一半导体层101的掺杂浓度相同。不受第二半导体区域的掺杂浓度的影响，击穿电压可因凹陷103的宽度变化而有所不同，因此该另一半导体区域105”被设置于凹陷103之中，其原因在于击穿电压会随着凹陷103的宽度增加而增加，反之亦然，即击穿电压亦会随着凹陷103的宽度缩减而减小。
在图1所示的实施例当中，是形成凹陷103而使其与埋藏第一半导体层101分开。然而，应被注意到的是凹陷103并不需要与该埋藏第一半导体层101相分离。另外，也有可能是因为凹陷103的深度很浅，以致于该埋藏第一半导体层101是连续性的，而该另一半导体区域105”便不会在该埋藏第一半导体层101的某一区域或是整个区域内生成，因此，举例来说，该凹陷103便可伴随着另一半导体区域105”的低掺杂浓度并在该另一半导体区域105”的顶部表面107与该基极113之间存有较大距离的情况下生成，就像是在具有埋藏第一半导体层101的顶部表面109的个案中，一个预期的击穿电压便得以被取得。具有图1所示的结构的HV晶体管的典型电压值是大于4伏特(volt，V)。
应被注意到的，举例来说，当另一半导体区域105”的顶部表面107与该半导体区域113的底面115间的距离和该埋藏第一半导体层101的顶部表面109与该半导体区域113的底面115之间的距离相同时，那么击穿电压的设定便可被取得。在此情形下，另一半导体区域105”的较低掺杂强度或是浓度便会促使击穿电压明显的增加。
以本发明为基础，所想要的崩溃特性以及所导致的本发明半导体结构的HF特性将可透过下列举例而取得，例如其可应凹陷103的宽度变化、埋藏第一半导体层101以及另一半导体区域105”的掺杂浓度、以及该埋藏第一半导体层101的顶部表面109至半导体区域113的底面115的距离与该另一半导体区域105”的顶部表面107至半导体区域113的底面115的距离的比值所变化。
图2呈现出了本发明半导体结构的另一实施例。在图2的垂直线左侧所示的晶体管为一个HV晶体管I，而设置于垂直线右侧的晶体管则是HV晶体管II。HV晶体管I与HV晶体管II共组成本发明的半导体结构。
图2所示的半导体结构具有一个衬底201，举例来说，其可为一个轻微掺杂的半导体衬底，例如一个p衬底。埋藏第一半导体层203与204分别被设置于衬底205上。埋藏第一半导体层204包含一第一凹陷205，而埋藏第一半导体层203则具有一第二凹陷207。凹陷205与凹陷207相互分离而设。一另一半导体区域209设置在埋藏第一半导体层204的该第一凹陷205之中。而另一半导体区域211则设置在第二凹陷207之中。因此，另一半导体区域209具有一顶部表面229而该另一半导体区域211则有一顶部表面231。一第二半导体层213形成在埋藏第一半导体层203与204之上，其同样也形成在另一半导体区域209与另一半导体区域211之上。因此，该第二半导体层藉一深沟隔离214而被分离，其同时也分开了HF与HV晶体管的埋藏层。
举例来说，另一半导体区域209、另一半导体区域211、埋藏第一半导体层203与204、以及第二半导体层213都是n掺杂，其中所使用的掺杂浓度可彼此不同。举例来说，该第二半导体层是一个npn双极性晶体管的集电极，而埋藏第一半导体层203与204则分别是各双极性晶体管的一个次集电极(埋藏层)。在图2所示的实施例中，另一半导体区域209与另一半导体211一样在与衬底201无间隔的情况下延伸入了衬底201。另外，埋藏第一半导体层203与204分别包含一第一终端215与一第二终端217，其中该两终端穿过第二半导体层213而通向顶端并分别与埋藏第一半导体层203与204接触。基极219则以跨越过凹陷205的形式设置，其亦可以跨越过了在第二半导体层213的凹陷207的形式或是以在其内的形式而设。在左侧与右侧的个别的基极219上可更包含另一隔离层(或是基体层)221与222(例如浅的沟隔离)，其中另一隔离层221与222可部分地朝第二半导体层213的底面做延伸。
第三半导体区域223(射极，如n掺杂多晶硅)分别被设置于各个基极219上，其可透过一射极接点而接触。举例来说，该第三半导体区域可以是一个n掺杂多晶硅层。另外，为了把各基极219予以连接，在另一基体层221与222之上更一基极终端层225。另外，在各个基极终端层225上则设有一隔离层227。此隔离层227将各个基极与射极多晶硅相互隔离。因此，各个射极223分别被导向至顶端，以致于其会延伸过各个隔离层227并会延伸过各个基极终端层225而至各基极219。因此，两个双极性晶体管(HV晶体管I与HV晶体管II)分别被设置在图2所绘制的虚线左侧与右侧。
在各个射极窗中设有一垫片233，其在此实施例中为L形，但其实可为任意形状，用作隔离之用。
另外，为了能清晰表现本案的特征，应该位于半导体结构上的钝化层(passivation layer)并未在此实施例中绘出。
在后续内容中，相关说明都将参考图2所示的本发明半导体结构的操作模式与特性。
在图2中，两个HV晶体管被整合至衬底201上基极219，其中该HV晶体管I与该HV晶体管II藉不同击穿电压而区分，又击穿电压之所以不同的原因在于，在埋藏第一半导体层204和203(次集电极)内的凹陷205与207的宽度并不相同。
通过各自的凹陷205与207的不同窗口宽度，以及通过各自的顶部表面229与231到各自的基极219的不同的距离，各自的HV晶体管I以及HV晶体管II可透过不同的击穿电压(breakdown voltage)而被区分。由此，较好的方式为埋藏第一半导体层(次集电极)为重度的n掺杂，并且第二半导体层213(集电极)其掺杂程度则为比次集电极203为少(举例来说)。另一半导体区域209与另一半导体区域211，举例来说，其具有相同掺杂浓度且为n掺杂，其中，另一半导体区域209与211的掺杂浓度可比埋藏第一半导体层204和203的其中一个为低并且比第二半导体层213的其中一个为高。因此，根据本案，具有不同击穿电压与不同HF效能的各自不同的晶体管可被集成在衬底201上，其中，可通过凹陷205与207各自的窗口宽度变化(举例而言)而得到晶体管的性质。
如已经提及的，另一半导体区域209以及另一半导体区域211延伸进入衬底201中，在此种方式下，除了窗口宽度的变化外，各自的晶体管性质还可被设定，例如通过各自的另一半导体区域209与211各自的深度变化。各自的另一半导体区域209与211可通过衬底201中的高能量离子埋藏而实行。
在图3中，显示HF晶体管的集成以及例如从图2中已经知道的HV晶体管(像是HV晶体管II)，其中，晶体管分别在图3中所显示的垂直线的左边与右边。
在以下的较佳实施例说明中，参考图2已经说明的组件，以相同的参考数字而被提供，且不再重复说明这些组件，此外，在图标中，相同的组件以相同的参考数字来表示。
HF晶体管包含一连接基极219与埋藏第一半导体层300的SIC301，因而，第二半导体层213，例如其可以是一种外延层，而第二半导体层213的厚度为适合于设置在虚线左边的HF晶体管，以致于HF晶体管举例来说具有理想的HF性质。为了在HF晶体管上得到较高的击穿电压，另一半导体区域211(第二次集电极)被设置在凹陷207之中，如已于图2中所阐明的较佳实施例所讨论的内容。因此，第二半导体层213的一部份以横过第一半导体层300的另一半导体区域211而设置，如此，第二半导体层213的一部份则被设置在中间。因而，第二凹陷会具有一预先决定的宽度以及到半导体结构219的预先决定的距离，根据本案，使得HV晶体管可与习用的HF晶体管一起被集成在一衬底上。
比较好的方式为，第二半导体(集电极外延)的厚度最理想是适合关于HF晶体管HF效能的需求。在HV晶体管的击及区域，举例而言，在生产过程期间并没有次集电极被埋藏，而是在长成第二半导体层(集电极外延)之前或是之后，一个较深的第二次集电极(另一半导体区域211)透过在凹陷207中的高能量埋藏(举例而言)而被在本地埋藏，其适合HV晶体管的需求。因此，在集电极外延之前，此埋藏需要另外的光刻等级，并且可以砷来执行(举例而言)。由于光刻等级延伸的过程控制，HF晶体管与HV晶体管两者，可根据本案，以一种简单的方式而非常理想的适合各别的需求。
图4显示根据本案的半导体结构的另一个较佳实施例。
在与图3中所阐明的较佳实施例不同之处中，图4中所显示的半导体结构具有设置在埋藏第一半导体层300下方的底层半导体区域401，且其延伸至衬底201之中，该底层半导体区域401另外也是设置HF晶体管的基极219下方，HF晶体管设置在垂直绘制线左方。第三半导体区域401，举例来说，其具有一掺杂浓度，类似于另一半导体区域211的掺杂浓度，其中底层半导体区域401与另一半导体区域211两者以相同的掺杂类型被掺杂，而举例来说其掺杂类型其可以是一种n掺杂。
图4中所显示的较佳实施例针对具有两个次集电极的HF与HV双极晶体管的集成来说明其具有创造性的内容。第二半导体层213(集电极外延层)的厚度为适合于HF晶体管，如已于图3中所阐明的较佳实施例所讨论的内容。与图3中所显示构成半导体结构基础的生产方法相比之下，在图4中所显示的具有创造性的半导体结构生产中，并不需要分开的光刻层，藉以进一步降低生产的成本。在用以产生半导体区域211的外延后的高能量埋藏，其可通过BiCMOS技术中所需要的‘双极开口’光刻的埋藏(例如磷光剂)来执行。因而，较深的次集电极211也被埋藏置HF晶体管中，并且不需要分开的光刻等级。当较深的次集电极的埋藏深度明显大时，因为进入接近外延层区域的表面的埋藏扩散是很少的，因此HF晶体管不会受此埋藏影响。因而，此等具有创造性的内容特别可应用在高频晶体管(大约在1.5-2.5伏特之间)与HV晶体管(大约在3-6伏特之间)的不同的击穿电压，因为其主要可在近代的双极与BiCMOS技术见到。因为在没有凹陷207的HF晶体管中，较深的次集电极211常常是以比埋藏层203掺杂少的方式而被掺杂，较深的次集电极的掺杂常常以相同的方式而被覆盖在埋藏层203的区域中。因此，在HF晶体管中，仅有较深的次集电极的底层区域401延伸至衬底中。
该HV晶体管的该集电极电阻可能会轻微地增加，因为高能量注入的次集电极(大约100ohm/sq)可以由于可能较少的掺杂而高于已知次集电极的其中之一(大约30ohm/sq)，然而，由于该第二半导体层较低的厚度(外延厚度)，因此可以通过减少与该集电极接触的该集电极的电阻而获得补偿。在那之上，在该SIC301以及该埋藏第一半导体层203(埋藏次集电极)间的HF晶体管中的接合区域小于具已知结构的例子，该HF晶体管具有一连续埋藏层，并代表性地具有30ohm/sq。
在图5中，该HF晶体管以及该HV晶体管的杂质浓度根据已知的集成概念而加以举例说明。在横坐标上，一半导体结构的更层的切面加以取利说明，在图5A中，依序为E：射极，B：基极，平坦SIC，退化的较深SIC，以及埋藏层，在图5B中，依序为E：射极，B：基极，外延层以及埋藏层。在个别的纵坐标上，为个别的掺杂浓度。在图5以及图5B中所举例说明的注入曲线说明一集成组合的已知变化，正如，举例而言，图8所举的例子。在HF晶体管中的退化SIC在此用以桥接位于该基极射极空间价区域的末端间之上区域(epi area)，并为最少阻抗可能注入的集电极终端(least-impedance possible implanted collector terminal)。
图6举例说明根据本发明概念的具有HV晶体管的高能量埋藏层的HF晶体管(a)以及HV晶体管(b)的杂质浓度。在图6A的横坐标上，显示本案半导体结构各层的垂直切面，依序为E：射极，B：基极，平坦SIC，以及埋藏层，正如，举例而言，在图3(HF晶体管)中所示。在图6B的横坐标所示者为根据本发明的HV晶体管更层的垂直切面，依序为E：射极，B：基极，外延层(epi layer)，高能量埋藏层，正如，举例而言，图4所示(HV晶体管)。在个别的纵坐标上，举例而言，举例说明个别掺杂的掺杂浓度。
产生一半导体结构包括提供该埋藏第一半导体层，其具有形成于其中的凹陷，在该埋藏第一半导体层上产生该第二半导体层；并在该第二半导体层上产生该半导体区域。在提供的步骤中，更可以进一步执行下列的步骤：在该半导体衬底上沉积一注入屏蔽，其中该注入屏蔽让该凹陷进行曝光；通过使用该注入屏蔽而对该埋藏第一半导体层注入。在那之上，在该产生该第二半导体层的步骤之后，可以沉积另一注入屏蔽，而该另一注入屏蔽让该凹陷进行曝光，并通过该另一注入屏蔽而在该凹陷中沉积另一半导体区域。然而，使该凹陷进行曝光的另一注入屏蔽可以加以沉积，并且，通过使用该另一注入屏蔽，一另一半导体区域可产生于该凹陷之中。
图7是显示根据本发明的一HV晶体管的更进一步实施例，其在此举例说明HV概念。
与在图2所举例说明的HV晶体管II相较，在图7中所举例说明的HV晶体管包括一基极终端701，其接触该基极终端多晶硅225，并且其透过该隔离层227而被引导向该顶部；一射极终端703，其接触该射极层223，并横跨该另一半导体区域211(局部高能量次集电极)以及沉积于该第二终端217之上的集电极终端705而沉积。
该个别次集电极可以通过注入而加以产生，而该注入以较该埋藏层的注入为高的能量而加以进行，由此，该次集电极的表面比该埋藏层位于较深之处。
经由上述方法，个别HV晶体管的击穿电压可以通过在次集电极(埋藏第一半导体层103)中的窗的宽度而加以设定，另外，可以设定注入能量的改变，藉此，在个别HV晶体管中的不同击穿电压可以加以设定，仅通过不增加生产成本的设计尺寸。而这表示是有关此该方法产生的半导体结构的可能应用的弹性(不同电压或ESD结构的良好理想化)的很大的优点。该个别HV晶体管的个别击穿电压取决于该次集电极窗的边缘至集电极的距离。
符号表
101      埋藏第一半导体层
103      凹陷
105’    部分凹陷
105”    另一半导体区域
107      另一半导体区域的顶部表面
109      埋藏第一半导体层的顶部表面
111      第二半导体层
113      半导体区域
115      半导体区域之底面
201      基板
203      埋藏第一半导体层
204      埋藏第一半导体层
205      第一凹陷
207      第二凹陷
209      另一半导体区域
211      另一半导体区域
213      第二半导体层
214      深沟隔离
215      第一终端
217      第二终端
219      基极
221      一基体层
222      另一基体层
223      射极层
225      基极终端层
227      隔离层
229      第二半导体区域的顶部表面
231      另一第二半导体区域的顶部表面
301      选择地植入集极
401      底层半导体区域
701      基板
801      基板
803      次集电极
805      第一SIC
807      第二SIC
809      集电极磊晶
811      基极
813      基极终端层
815      射极
817      钝化层
819      氧化层
820      终端
821      另一终端
823      深沟隔离
824      次集电极

Claims (11)

1.一种半导体结构，其包括：
一第一掺杂型态的一埋藏第一半导体层；
第一掺杂型态的一第二半导体层，其位于埋藏第一半导体层上，并较该埋藏第一半导体层的掺杂为少；
一第二掺杂型态的一半导体区域，其位于该第二半导体层上，因此一pn结形成于该半导体区域以及该第二半导体层之间；以及
一凹陷，其位于包含该第一掺杂型态的半导体材料的该埋藏第一半导体层中低于该半导体区域的位置，并在基板中位于较该埋藏第一半导体层为深的位置，由此，穿越该pn结的击穿电压高于未提供该凹陷的状况。
2.如权利要求1所述的半导体结构，其中该第二半导体层延伸进入该凹陷，并且该凹陷还具有该第一掺杂型态的另一半导体区域，其较该第二半导体层被更重地进行掺杂。
3.如权利要求2所述的半导体结构，其中该另一半导体区域的掺杂程度与该埋藏第一半导体层相等或较其为少。
4.如权利要求1所述的半导体结构，其中该凹陷完全穿透该埋藏第一半导体层。
5.如权利要求1所述的半导体结构，其中该半导体区域为一基极，该第一埋藏半导体层为一次集电极，以及该第二半导体层为一双极性晶体管的一集电极。
6.如权利要求5所述的半导体结构，其中该埋藏第一半导体层还代表至少另一双极性晶体管的一次集电极，其中对至少另一双极性晶体管而言，该埋藏第一半导体层没有或具有如此的凹陷，所以该双极性晶体管具有不同的击穿电压。
7.如权利要求6所述的半导体结构，其中对所述双极性晶体管而言，该埋藏第一半导体层具有不同宽度的凹陷。
8.一种用于产生根据如权利要求1至7中任一项所述的半导体结构的方法，包括下列步骤：
(a)提供在其中具有该凹陷的该埋藏第一半导体层；
(b)在该凹陷内产生该另一半导体区域；
(c)将该第一掺杂型态的该半导体材料导入该凹陷之中，在该步骤(c)之后，该半导体材料在该基板中位于较该埋藏第一半导体层为深的位置；
(d)在该埋藏第一半导体层上产生该第二半导体层，而该第二半导体层较该埋藏第一半导体层的掺杂为少；以及
(e)在该第二半导体层上产生该半导体区域。
9.如权利要求8所述的方法，其中该步骤(a)还包括下列步骤：
在一半导体基板上沉积一注入屏蔽，其中该注入屏蔽覆盖该凹陷；以及
通过使用该注入屏蔽而对该埋藏第一半导体层执行注入。
10.如权利要求8所述的方法，更进一步包括下列步骤：
在该步骤(a)之后，沉积使该凹陷进行曝光的另一注入屏蔽；以及
通过该另一注入屏蔽而在该凹陷中产生另一半导体区域。
11.如权利要求8所述的方法，更进一步包括下列步骤：
在该步骤(d)之后，沉积使该凹陷进行曝光的另一注入屏蔽；以及
通过该另一注入屏蔽而在该凹陷中产生另一半导体区域。
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