CN1307556C - 信息处理装置 - Google Patents

Abstract

本发明提供能够不使存储器存取失败，可以由多个处理单元进行存储器存取的信息处理装置。在信息处理装置(101)中，备有用存取要求控制电路(22)调整对综合存储器(5)的多个存取要求，发行规定数量的存取要求的前段处理单元(3)、向综合存储器(5)发行多个存取要求的后段处理单元(4)、和调整来自前段处理单元(3)和后段处理单元(4)的存取要求，将某个存取要求输出到综合存储器(5)的综合存储器控制电路(18)，基于各存取因素的周期性和存取目的地地址的规则性对存取要求控制电路(22)和综合存储器控制电路(18)进行调整。

Description

信息处理装置

技术领域

本发明涉及信息处理装置，特别是涉及不使存储器存取失败，能够由多个处理单元向1个存储单元进行存储器存取的信息处理装置。

背景技术

以往，作为向积蓄数据的媒体进行存取的信息处理装置，使用备有对媒体进行读出和写入等的存取的前段处理单元和进行前段处理单元处理的数据的解码和编码等的后段处理单元的信息处理装置。

下面，我们一面参照附图一面说明备有前段处理单元和后段处理单元的以往的信息处理装置。第6图是表示以往的信息处理装置104的构成的方框图。

信息处理装置104是处理积蓄在媒体2中的数据的装置，备有对媒体进行存取的前段处理单元3、加工由前段处理单元3从媒体2读出的数据和生成由前段处理单元3写入到媒体2的数据的后段处理单元4、前段处理单元3可以存取的第1存储器5a、和后段处理单元4可以存取的第2存储器5b。这些前段处理单元3、后段处理单元4、第1存储器5a和第2存储器5b成为各个不同的半导体集成电路。

前段处理单元3经由数据信号6a和数据信号6b与媒体2连接，具有进行从媒体2读出数据、将数据写入媒体2中的一方或双方的功能。为了实现上述功能，前段处理单元3备有作为对第1存储器5a产生多个存取要求的因素的请求器组401，该请求器组401通过设置与存取要求数相同的个数的请求信号402发行多个存取要求。还有，前段处理单元3备有调整来自请求器组401的多个存取要求，将某个存取要求输出到第1存储器5a的存储器控制电路18a，该存储器控制电路18a经由请求信号402和数据信号403与请求器组401相连接，经由数据信号16与第1存储器5a相连接。

后段处理单元4具有经由数据信号11a和数据信号11b与前段处理单元3连接，进行加工由前段处理单元3从媒体2读出的数据、生成由前段处理单元3写入到媒体2的数据的一方或双方的功能。另外，该后段处理单元4备有作为对第2存储器5b产生多个存取要求的因素的请求器组9，该请求器组9经由设置与存取要求数相同的个数的请求信号13a发行多个存取要求。进而后段处理单元4备有调整来自请求器组9的多个存取要求，将某个存取要求输出到第2存储器5b的存储器控制电路18b，该存储器控制电路18b经由请求信号13a和数据信号15a与请求器组9相连接，经由数据信号17与第2存储器5b相连接。

这里，因为对于前段处理单元3进行读出和写入等的媒体存取，后段处理单元4进行信号解码、编码等的复杂的处理，所以后段处理单元4实施比前段处理单元3多的多段处理。为了相等地保持这种前段处理单元3和后段处理单元4的数据传送速率，使第1存储器5a为低速的DRAM(Dynamic Random Access Memory(动态随机存取存储器))，使第2存储器5b为可以比第1存储器5a高速处理的SDRAM(Synchronous Dynamic Random Access Memory(同步动态随机存取存储器)。

下面，我们说明上述那样构成的信息处理装置104的动作。这里，我们将信息处理装置104是读出记录在数字多目的磁盘(以下，称为DVD)中的图像和声音的压缩数据，输出视频信号和音频信号的装置，在前段处理单元3中进行从DVD读出压缩数据的处理，在后段处理单元4中进行复原压缩数据的处理的情形作为例子进行说明。

当信息处理装置104是读出记录在DVD中的数据，输出视频信号和音频信号的装置时，请求器组401由下列那样的存取因素构成。即是来自控制信息处理装置104的中央计算处理装置(图中未画出)的存取要求(以下，称为CPU要求)、对来自媒体2的读出数据进行解调，写入到第1存储器5a的写入存取要求(以下，称为解调要求)、用于对根据解调要求写入后的数据进行纠错处理的读出要求(以下，称为ECC读出要求)、通过纠错所发现的错误数据的订正要求(以下，称为ECC订正要求)、用于确认在经过纠错后的数据上是否没有残留错误的读出要求(以下，称为EDC要求)、和用于将确认没有错误的数据输出到数据信号11a的读出要求(以下，称为HOST传送要求)。因为进行存取的第1存储器5a是DRAM，所以这些存取因素全部是1字长单位的存取因素。

下面我们详细述说各存取因素。

CPU要求是对前段处理单元3和信息处理装置104整体的控制产生影响的存取要求，是重要度高的存取要求。另外，随机地产生存取目的地地址。

CPU要求以外的存取要求以DVD的纠错时用的数据构造为基础。DVD的纠错时使用的数据构造的一个例子如第7图所示，在第7图中，D1是存储要交付给后段处理单元4的主数据的数据领域，C1～C3是用于纠错的冗长区域。数据区域D1具有e字长×g行的容量，将地址pd赋予它的前头。另外，冗长区域C1具有f字长×g行的容量，将地址p1赋予它的前头，冗长区域C2具有e字长×h行的容量，将地址p2赋予它的前头，冗长区域C3具有f字长×h行的容量，将地址p3赋予它的前头。

解码要求是将来自媒体2的读出数据展开成第7图的数据构造，写入到存储器上的传送要求。在解码要求中，进行如第8图那样的存取，以pd、pd+1、pd+2、.......的方式连续地推移存取目的地地址。另外，因为来自媒体2的数据读出是低速的，所以当发生1次存取要求时，直到发生下1次存取要求产生一定时间的间隔。但是，当直到受理解码要求为止发生超过该一定时间的待机时间时，因为漏取来自媒体2的读出数据，所以需要使待机时间小。

ECC读出要求是为了进行解调后的数据的纠错处理而要求读出第1存储器5a上的数据的要求，作为读出方法，存在读出外码和读出内码这样2种方法。在读出外码中，如第9图那样迁移存取目的地地址。即，产生地址pd、pd+e、pd+e×2、.......pd+e×(g-1)、p2、p2+e、.......p2+e×(h-1)的数据读出要求。读出外码的ECC读出要求，直到纵1列的读出结束，达成要求后立即产生下一个存取要求。另一方面，在读出内码中，以与解调要求相同的顺序读出数据。另外，与读出外码相同，直到横1列的读出结束，达成要求后立即产生下一个存取要求。该ECC读出要求，因为直到一定处理单位结束，达成要求后，立即产生下一个存取要求，所以可以集中地实施，具有对等待时间的耐受性。

当通过用根据ECC读出要求所读出的数据的计算(纠错)，在存储器上的数据中发现错误时，发行ECC订正要求。随机地产生ECC订正要求的存取目的地地址，如果通过读出外码进行订正，则每1列最大产生16字节的存取，如果通过读出内码进行订正，则每1行最大产生10字节的存取。存取要求是反复进行1字节的读出和写入。在ECC的存取要求中，不间断地发行只与可以订正的错误个数相当的存取要求，直到结束下一个ECC读出要求的1列相当的读出以前不发行存取要求。

EDC要求、HOST传送要求都是只读出数据区域D1的要求。即，EDC要求是为了确认是否没有在纠错后的数据上残留错误而要求读出数据的要求，另外，HOST传送要求是要求读出确认没有错误的数据，经由数据信号11a输出到后段处理单元4的要求。以pd、pd+1、pd+2、.......的方式连续地推移由这些存取要求产生的存取目的地地址。另外，直到读出数据区域D1的全部数据，达成要求后立即产生下一个存取要求。EDC要求、HOST传送要求，因为直到一定处理单位结束，达成要求后，立即产生下一个存取要求，所以可以集中地实施，具有对等待时间的耐受性。

下面我们说明这些存取因素发行的地址要求的，在存储器控制电路18a中的调整优先度。

在前段处理单元3中，在读出来自媒体2的数据和将数据写入到媒体2的过程中，当产生向第1存储器5a的存取时，从请求器组401发行存取要求，存储器控制电路18a将该存取要求输出到第1存储器5a。当从请求器组401发行多个存取要求时，存储器控制电路18a，基于与存取因素相应地设定的优先度，将某个存取要求输出到第1存储器5a。

后段处理单元4，在加工从前段处理单元3供给的数据和生成写入媒体2的数据的过程中，当产生到第2存储器5b的存取时，从请求器组9向存储器控制电路18b发行到第2存储器5b的存取要求。因为第2存储器5b是SDRAM，所以请求器组9发行32字长、64字长等的连续的长的传送长度的传送要求。

我们一面参照第10图一面说明后段处理单元4的动作，请求器组9作为以从优先度高的顺序，具有存取因素A、存取因素B、存取因素C的3个存取因素。第10图关于下面说明中使用的自然数N的值假定N＝10，表示存取因素A～C的存取状况。在第10图中，记载为req的地方，指示发行存取要求的时刻，记载为access的范围表示进行数据传送的时间段，记载为wait的范围表示待机时间。

存取因素A，每2次交互地发行关于1次存取，也包含内务操作在20N(N是自然数)个循环之间，占有第2存储器5b的存取要求、和关于1次存取，也包含内务操作在10N个循环之间，占有第2存储器5b的存取要求，当达成4次存取要求时进入100N个循环的休止期间。从达成存取要求到发行下一个存取要求需要8N个循环。另外，存取因素B和存取因素C，关于1次存取，发行也包含内务操作在20N个循环之间，占有第2存储器5b的存取要求。存取因素B从达成存取要求后到20N个循环后发行新的存取要求，存取因素C从达成存取要求后到30N个循环后发行新的存取要求。可以不产生大的待机时间地达成这些存取因素。

但是，从降低系统成本和削减安装面积的要求出发，我们希望将上述那样的前段处理单元3和后段处理单元4形成在单一的集成电路内，并且，将个别地备有前段处理单元3和后段处理单元4的存储器综合成1个共有存储器。

第11图表示将前段处理单元3和后段处理单元4形成在单一的集成电路内，并且，将第1存储器5a和第2存储器5b综合成综合存储器5的信息处理装置105的构成。在第11图中，在与第1图相同或相当的部分上附加相同的标号，并省略对它们的详细说明。

综合存储器5，为了不降低后段处理单元4的处理速度，与第2存储器5b相同为SDRAM。综合存储器控制电路18是在信息处理装置104的后段处理单元4备有的存储器控制电路18b中，追加1个接受存取要求的信道的电路，为了输入从存储器控制电路18a发行的存取要求，使请求信号20与该追加的信道连接。进一步，综合存储器控制电路18经由数据信号21与存储器控制电路18a连接。

在这样构成的信息处理装置105中，前段处理单元3，当产生向综合存储器5的存取时，从请求器组401发行存取要求，存储器控制电路18a，基于与存取因素相对应地设定的优先度，将某个存取要求输出到综合存储器控制电路18。另一方面，后段处理单元4，当产生向综合存储器5的存取时，从请求器组9向综合存储器控制电路18发行对综合存储器5的存取要求。综合存储器控制电路18调整来自存储器控制电路18a的存取要求和来自请求器组9的存取要求，实施向综合存储器5的存取要求。

这样，在信息处理装置105中，因为在信息处理装置104的存储器控制电路18b中，追加1个接受存取要求的信道，所以能够达成存储器综合。

与此相对，从带宽的视点出发可以加上下列的讨论。当综合存储器5是一般经常使用的16位宽的SDRAM，后段处理单元4使其在120MHz左右工作，也包含由页差错引起的内务操作，在最坏的情况占有与全带宽的约75％相当的每秒约171M字节的带宽时，因为前段处理单元3可以进行与DVD2倍速相当的读出，所以来自请求器组401的各要求因素分别要求下列数量的存储器存取。来自请求器组401的解调要求为每秒3.1M字节、纠错次数为3次，ECC读出要求为每秒约9.3M字节、纠错要求为每秒约0.6M字节、EDC要求为每秒约2.7M字节、HOST传送要求为每秒约2.7M字节。所以，必须以每秒约18.4M字节的速率达成存储器存取。

但是，因为存储器控制电路18b发行1～4字节单位的存取要求，所以存在着由页差错引起的内务操作极其频繁地发生的担心。当考虑后段处理单元4的占有带宽时，前段处理单元3的占有带宽必须抑制在每秒约57M字节左右。可是，前段处理单元3的综合存储器5的存取全部都是在1字长单位中进行的，并且在每次产生由页差错引起的内务操作的最坏条件下，前段处理单元3的占有带宽超过每秒约57M字节，带宽发生失败。为了抑制由于乱发这样短的字长的存取要求引起的页差错/内务操作的增大，必须将来自请求器组401的存取因素的存取要求的一部分变换成约30～40字长的存取要求。

进一步，对于如上所述的后段处理单元4的请求器组9发行32字长和64字长的存取要求，由请求器组401所发行的CPU要求和解调要求，因为重要度高在待机时间中不富余，所以当等待来自请求器组9的多个存取因素产生的存取要求时，存在着在必要的时间内不能够结束存储器存取的担心。所以，请求信号402，在综合存储器控制电路18中的存取调整中，需要比请求器组9的全部存取要求高的优先度。可是，与此同时，EDC要求和HOST传送要求等的存取要求也以高优先度得到受理。因为这些存取因素如上所述，直到某个单位的处理结束不会中途切断地发行存取要求，所以当将高优先度分配给这些存取要求时，会妨碍请求器组9的存取，使处理大幅度地滞后。

这里，我们一面参照参照第12图一面说明信息处理装置105中的后段处理单元4的存取因素具有与信息处理装置104相同的存取因素A～C时的主传送要求、EDC要求、ECC读出要求和存取因素A～C的存取状况。第12图是表示主传送要求、EDC要求、ECC读出要求和存取因素A～C的存取状况的图。

为了抑制由乱发短字长的存取要求引起的页差错/内务操作的增大，需要将来自请求器组401的存取因素产生的存取要求变换成字长长的存取要求。下面，将EDC要求变换到字长长的存取要求称为变换EDC要求，将来自HOST传送要求产生的要求称为变换HOST传送要求，将由ECC读出要求产生的要求称为变换ECC读出要求。

变换EDC要求和变换HOST传送要求，包含内务操作发行占有8N个循环期间SDRAM的存取要求，变换ECC读出要求连续发行占有10N个循环期间SDRAM的存取要求，进入到200N个循环的休止期间。变换EDC要求从达成要求到能够发行下一个变换EDC存取要求的状态，需要20N个循环。变换HOST传送要求从达成要求到成为能够发行下一个变换HOST传送要求的状态，需要24N个循环。另外，前段处理单元3的多个存取要求接受存储器控制电路18a的调整，向综合存储器控制电路18发出存取要求。这种存储器存取的状况，如图12所示，当使后段处理单元4的存取因素C增强异常大的待机时间，产生微小的存储器存取失败，使存取完全滞后。

本发明就是为了解决上述课题而完成的，本发明的目的是提供能够抑制乱发短字长的存取要求，不发生由页差错/内务操作引起的带宽失败，由多个处理单元进行存储器存取的信息处理装置。

发明内容

为了解决上述课题，与本发明的技术方案1有关的信息处理装置中存储单元，用于存储数据；第1数据处理单元，由产生优先度高的存取要求的第1存取要求产生单元和产生优先度低，在存取目的地地址中具有连续性的存取要求的第2存取要求产生单元，发行多个存取要求，向上述存储单元进行存取；第2数据处理单元，发行存取要求，向上述存储单元进行存取；存取要求控制单元，具有在来自上述第1存取要求产生单元的存取要求上附加最高优先度，在来自上述第2存取要求产生单元的存取要求上附加比来自上述第2数据处理单元的存取要求低的优先度的调整单元，调整由上述第1数据处理单元产生的多个存取要求，输出规定数的存取要求；和存取调整单元，调整来自上述存取要求控制单元的存取要求和由上述第2数据处理单元产生的存取要求。

与本发明的技术方案2有关的信息处理装置是在技术方案1所述的信息处理装置中，上述存取要求控制单元备有积蓄数据的缓冲器，上述调整单元，当来自上述第1数据处理单元的存取要求是向上述存储单元的写入要求时，判断是发行进行由该写入要求所要求的数据量的写入的存取要求，还是在上述缓冲器中积蓄了特定量的写入数据后，集中该积蓄的数据变换成写入存取要求进行发行。

与本发明的技术方案3有关的信息处理装置是在技术方案1所述的信息处理装置中，上述存取要求控制单元备有积蓄数据的缓冲器，上述调整单元，当来自上述第1数据处理单元的存取要求是向上述存储单元读出的要求时，判断是发行读出由该读出要求所要求的量的数据的存取要求，还是通过将比要求量只多特定量的数据集中起来先读出，然后变换成存储在上述缓冲器中的存取要求再进行发行，还是不发行存取要求地读出积蓄在上述缓冲器中的数据。

与本发明的技术方案4有关的信息处理装置是在技术方案1所述的信息处理装置中，第1数据处理单元，由第1存取要求产生单元发行以一定的时间间隔周期地产生的存取要求，由第2存取要求产生单元发行在达成存取要求后不隔开时间地连续产生的存取要求。

与本发明的技术方案5有关的信息处理装置是在技术方案1、技术方案2到技术方案4中任何一项所述的信息处理装置中，上述第1数据处理单元备有：解调写入部件，对上述第1数据处理单元在可以存取的记录媒体中记录的数据进行解调，写入到上述存储单元；纠错部件，读出已写入在上述存储单元的数据，将对该读出数据进行了纠错处理的纠错数据写入到上述存储单元；错误检测部件，从上述存储单元读出完成了上述纠错处理的数据，确认有无错误；和读出部件，从上述存储单元读出由上述错误检测部件确认了的没有错误的数据，输出到上述第2数据处理单元，其中上述调整单元，当来自上述第1数据处理单元的存取要求是由上述解调写入部件产生时，使发行到上述存取调整单元的存取要求的优先度高于由上述第2数据处理单元产生的存取要求的优先度，当上述第1数据处理单元的存取要求是由上述纠错部件、上述错误检测部件、上述读出部件中的某一个产生时，使发行到上述存取调整单元的存取要求的优先度低于由上述第2数据处理单元产生的存取要求的优先度。

与本发明的技术方案6有关的信息处理装置是在技术方案1所述的信息处理装置中，上述第2数据处理单元或上述存取调整单元备有存取频度检测单元，用于检测由上述第2数据处理单元对上述存储单元的存取发生频度小的时间段，并通知给上述存取要求控制单元，上述存取要求控制单元，基于来自上述存取频度检测单元的通知，抑制在上述时间段以外的存取要求的发行，而促进在上述时间段中的存取要求的发行。

与本发明的技术方案7有关的信息处理装置是在技术方案1所述的信息处理装置中，上述第1数据处理单元备有：纠错部件，读出已写入在上述存储单元中的数据，将对读出的数据进行了纠错处理的纠错数据写入到上述存储单元；和读出部件，从上述存储单元读出由上述纠错检测部件确认了的没有错误的数据，输出到上述第2数据处理单元，其中上述第2数据处理单元或上述存取调整单元备有存取频度检测单元，用于检测由上述第2数据处理单元对上述存储单元的存取发生频度小的时间段的开始和结束，并通知给上述存取要求控制单元，上述第1数据处理单元，当由上述存取频度检测单元检测出上述时间段的开始时，使上述纠错部件和上述读出部件进行工作，当检测出上述时间段的结束时，使上述纠错部件和上述读出部件工作延迟或停止。

如上述那样，如果根据与本发明的技术方案1有关的信息处理装置，则因为是备有存储单元，用于存储数据；第1数据处理单元，由产生优先度高的存取要求的第1存取要求产生单元和产生优先度低，在存取目的地地址中具有连续性的存取要求的第2存取要求产生单元，发行多个存取要求，向上述存储单元进行存取；第2数据处理单元，发行存取要求，向上述存储单元进行存取；存取要求控制单元，具有在来自上述第1存取要求产生单元的存取要求上附加最高优先度，在来自上述第2存取要求产生单元的存取要求上附加比来自上述第2数据处理单元的存取要求低的优先度的调整单元，调整由上述第1数据处理单元产生的多个存取要求，输出规定数的存取要求；和存取调整单元，调整来自上述存取要求控制单元的存取要求和由上述第2数据处理单元产生的存取要求，所以即便上述第1数据处理单元的处理速度是低速，上述第2数据处理单元需要高速处理，也能够在上述第1和第2数据处理单元中不会使存储器存取失败地共有上述存储单元。因为与此相伴，可以不需要由已有的上述第1数据处理单元进行存取所需的低速存储单元，能够在单一的半导体集成电路上形成上述第1数据处理单元和上述第2数据处理单元，所以可以削减上述信息处理装置的部件数量和安装面积，降低制造成本。

如果根据与本发明的技术方案2有关的信息处理装置，则因为是在技术方案1所述的信息处理装置中，上述存取要求控制单元备有积蓄数据的缓冲器，上述调整单元，当来自上述第1数据处理单元的存取要求是向上述存储单元的写入要求时，判断是发行进行由该写入要求所要求的数据量的写入的存取要求，还是在上述缓冲器中积蓄了特定量的写入数据后，集中该积蓄的数据变换成写入存取要求进行发行，所以能够根据存取目的地地址有无规则性，判断各存取要求的优先度。

如果根据与本发明的技术方案3有关的信息处理装置，则因为是在技术方案1所述的信息处理装置中，上述存取要求控制单元备有积蓄数据的缓冲器，上述调整单元，当来自上述第1数据处理单元的存取要求是向上述存储单元读出的要求时，判断是发行读出由该读出要求所要求的量的数据的存取要求，还是通过将比要求量只多特定量的数据集中起来先读出，然后变换成存储在上述缓冲器中的存取要求再进行发行，还是不发行存取要求地读出积蓄在上述缓冲器中的数据，所以既能够根据存取目的地地址有无规则性，判断各存取要求的优先度，又能够通过读出上述缓冲器的数据，减轻对上述存储单元的存取。

如果根据与本发明的技术方案4有关的信息处理装置，则因为是在技术方案1所述的信息处理装置中，第1数据处理单元，由第1存取要求产生单元发行以一定的时间间隔周期地产生的存取要求，由第2存取要求产生单元发行在达成存取要求后不隔开时间地连续产生的存取要求，所以能够根据产生存取因素的规则性有无周期性，判断各存取要求的优先度。

如果根据与本发明的技术方案5有关的信息处理装置，则因为是在技术方案1、技术方案2到技术方案4中任何一项所述的信息处理装置中，上述第1数据处理单元备有：解调写入部件，对上述第1数据处理单元在可以存取的记录媒体中记录的数据进行解调，写入到上述存储单元；纠错部件，读出已写入在上述存储单元的数据，将对该读出数据进行了纠错处理的纠错数据写入到上述存储单元；错误检测部件，从上述存储单元读出完成了上述纠错处理的数据，确认有无错误；和读出部件，从上述存储单元读出由上述错误检测部件确认了的没有错误的数据，输出到上述第2数据处理单元，其中上述调整单元，当来自上述第1数据处理单元的存取要求是由上述解调写入部件产生时，使发行到上述存取调整单元的存取要求的优先度高于由上述第2数据处理单元产生的存取要求的优先度，当上述第1数据处理单元的存取要求是由上述纠错部件、上述错误检测部件、上述读出部件中的某一个产生时，使发行到上述存取调整单元的存取要求的优先度低于由上述第2数据处理单元产生的存取要求的优先度，所以能够根据存取因素的种类，判断各存取要求的优先度。

如果根据与本发明的技术方案6有关的信息处理装置，则因为是在技术方案1所述的信息处理装置中，上述第2数据处理单元或上述存取调整单元备有存取频度检测单元，用于检测由上述第2数据处理单元对上述存储单元的存取发生频度小的时间段，并通知给上述存取要求控制单元，上述存取要求控制单元，基于来自上述存取频度检测单元的通知，抑制在上述时间段以外的存取要求的发行，而促进在上述时间段中的存取要求的发行，所以由于能够根据上述第2数据处理单元的存取发生频度，控制来自上述第1数据处理单元的存取要求的发行频度，从而能够抑制存储器存取的失败。

如果根据与本发明的技术方案7有关的信息处理装置，则因为是在技术方案1所述的信息处理装置中，上述第1数据处理单元备有：纠错部件，读出已写入在上述存储单元中的数据，将对读出的数据进行了纠错处理的纠错数据写入到上述存储单元；和读出部件，从上述存储单元读出由上述纠错检测部件确认了的没有错误的数据，输出到上述第2数据处理单元，其中上述第2数据处理单元或上述存取调整单元备有存取频度检测单元，用于检测由上述第2数据处理单元对上述存储单元的存取发生频度小的时间段的开始和结束，并通知给上述存取要求控制单元，上述第1数据处理单元，当由上述存取频度检测单元检测出上述时间段的开始时，使上述纠错部件和上述读出部件进行工作，当检测出上述时间段的结束时，使上述纠错部件和上述读出部件工作延迟或停止，所以由于能够根据上述第2数据处理单元的存取发生频度，控制由来自上述第1数据处理单元的纠错部件和读出部件产生的存取要求的发行频度，从而能够抑制存储器存取的失败。

附图说明

第1图是表示根据本发明的实施方式1的信息处理装置的构成(a)和存取要求控制电路的构成(b)的方框图。

第2图是表示由根据本发明的实施方式1的信息处理装置的前段处理单元进行的存取状况的图。

第3图是表示由根据本发明的实施方式1的信息处理装置的前段处理单元和后段处理单元进行的存取状况的图。

第4图是表示根据本发明的实施方式2的信息处理装置的构成(a)和存取要求控制电路的构成(b)的方框图。

第5图是表示根据本发明的实施方式3的信息处理装置的构成的方框图。

第6图是表示已往的信息处理装置的构成的方框图。

第7图是表示用于从媒体读出的数据的纠错的数据构造的图。

第8图是说明解调传送的存取目的地地址的迁移的图。

第9图是说明当ECC读出要求的外码读出时存取目的地地址的迁移的图。

第10图是表示只由已往的信息处理装置的后段处理单元4进行的存取状况的图。

第11图是表示已往的进行存储器综合化的信息处理装置的构成的方框图。

第12图是表示在已往的进行存储器综合化的信息处理装置中，存储器存取失败的状况的图。

具体实施方式

(实施方式1)

一面参照附图一面说明根据本发明的实施方式1的信息处理装置。

图1是表示根据本实施方式1的信息处理装置101的构成的方框图。

根据本实施方式1的信息处理装置101处理在媒体2中积蓄的数据，备有对媒体2进行存取的前段处理单元3、加工由前段处理单元3从媒体2读出的数据和生成由前段处理单元3写入媒体2的数据的后段处理单元4、各个处理单元可以进行存取的综合存储器5、和调整由前段处理单元3和后段处理单元4向综合存储器5进行存取的综合存储器控制电路18。

前段处理单元3经由数据信号6a和6b与媒体2连接，具有进行从媒体2读出数据、向媒体2写入数据的一方或双方的功能。为了实现上述功能，前段处理单元3备有作为对综合存储器5产生多个存取要求的因素的请求器组7和请求器组8。请求器组7经由与存取要求数相同个数地设置的请求信号12a发行多个存取要求，同样，请求器组8经由与存取要求数相同个数地设置的请求信号12b发行多个存取要求。前段处理单元3进一步备有根据来自请求器组7和请求器组8的多个存取要求，将预定数的存取要求输出到综合存储器控制电路18的存取要求控制电路22，该存取要求控制电路22经由请求信号12a和数据信号14a与请求器组7连接，经由请求信号12b和数据信号14b与请求器组8连接，经由请求信号20和数据信号21与综合存储器控制电路18连接。

存取要求控制电路22，其构成如第1图(b)所示，备有将来自请求器组7和请求器组8的多个存取要求中的规定数的存取要求输出到设置规定个数以使同时输出规定数的存取要求成为可能的请求信号20，并且暂时将所供给的数据积蓄在缓冲器131中的调整单元130。该调整单元130经由请求信号12a和数据信号14a与请求器组7连接，经由请求信号12b和数据信号14b与请求器组8连接。进一步，调整单元130经由数据信号132与缓冲器131连接，经由请求信号20和数据信号21与综合存储器控制电路18连接。

调整单元130备有，为了对于来自请求器组7和请求器组8的存取要求，将该存取要求作为1字长的要求原封不动地发行给综合存储器控制电路18，或者，为了将与该存取要求对应地供给的数据暂时积蓄在缓冲器131中，判断是否将该存取要求变换成多个字长的连续的长传送长度的传送要求进行发行(以下，称为脉冲串化判定)的功能、和向综合存储器控制电路18发行存取要求时，判断在多个阶段的优先度中，是否以某个优先度进行发行的功能。因为在存取目的地地址的推移中具有规则性的存取因素是可以脉冲串化的存取因素，所以变换成长的传送长度的存取要求进行输出，当不是这样时，因为是不可以脉冲串化的存取因素，所以作为1字长的存取要求原封不动地进行输出。这里，请求信号20的各信号，分别设定了不同的优先度，调整单元130将发行的存取要求输出到与该存取要求的优先度对应的设定了优先度的信号。即，调整单元130通过请求信号20中的高优先度的请求信号发行来自不可能脉冲串化的存取因素的存取要求和来自可以脉冲串化但是必须以一定间隔生成传送要求的存取因素的存取要求。另一方面，由请求信号20中的低优先度的请求信号发行可以脉冲串化并且达成要求后由不隔开时间地连续发生的存取因素产生的存取要求。

这里，当媒体2是DVD，信息处理装置101是读出记录在DVD中的数据，输出视频信号和音频信号的装置时，请求器组7由来自控制信息处理装置101的中央计算处理装置(未图示)的CPU要求、用于对来自媒体2的读出数据进行解调，写入到综合存储器5的解调要求、用于通过纠错订正所发现的错误数据的ECC订正要求这样3个存取因素构成。这时，作为请求信号12a，设置传达各存取要求的12a0～12a2这样3个信号，将CPU要求经由信号12a0、解调要求经由信号12a1、ECC订正要求经由信号12a2输入到存取要求控制电路22的调整单元130。

另外，请求器组8由用于进行根据解码要求写入后的数据的纠错处理的ECC读出要求、用于确认在纠错后的数据上是否没有残留错误的EDC要求、用于将确认没有错误的数据输出到数据信号11a的HOST传送要求这样3个存取因素构成。这时，作为请求信号12b，设置传达各存取要求的12b0～12b2的3个信号，将ECC读出要求经由信号12b0、EDC要求经过信号12b1、HOST传送要求经过信号12b2输入到存取要求控制电路22的调整单元130。

还有，作为用于将来自信号12a0～12a2和信号12b0～12b2的存取要求输出到综合存储器控制电路18的请求信号20，以从优先度高的信号开始的顺序地设置第1优先请求信号200、第2优先请求信号201、第3优先请求信号202这样3个信号。优先度最高的第1优先请求信号200被CPU要求占有，优先度次于第1优先请求信号200的第2优先请求信号201被解码要求和ECC订正要求共有，优先度最低的第3优先请求信号202被ECC读出要求、EDC要求和HOST传送要求共有。

后段处理单元4具有经由数据信号11a和数据信号11b与前段处理单元3连接，进行加工由前段处理单元3从媒体2读出的数据、生成由前段处理单元3写入媒体2的数据的一方或双方的功能。另外，该后段处理单元4备有作为对综合存储器5产生多个存取要求的因素的请求器组9。该请求器组9经由设置与存取因素数相同个数的请求信号13a发行多个存取要求，通过请求信号13a和数据信号15a与综合存储器控制电路18连接。

综合存储器控制电路18调整来自前段处理单元3的存取要求(请求信号20)和来自后段处理单元4的存取要求(请求信号13a)。当信息处理装置101对DVD进行存取时，调整时的优先度，第1优先请求信号200的存取要求最高，然后按照第2优先请求信号201的存取要求、请求信号13a的存取要求、第3优先请求信号202的存取要求的顺序降低。

综合存储器5是16位宽度的SDRAM。下面，将由1字长32位的逻辑地址指示综合存储器5的地址的情形作为例子进行说明。

下面，我们将媒体2是DVD，信息处理装置101是对DVD进行存取的装置的情形作为例子说明以上那样构成的信息处理装置101的工作。

从请求器组7输出的请求信号12a和从请求器组8输出的请求信号12b由存取要求控制电路22的调整单元130如下地进行调整。

即，调整单元130，当接收CPU要求(请求信号12a0)时，判断不可能脉冲串化，作为需要高优先度的存取要求立即经由第1优先请求信号200发行传送字长1的存取要求。当该存取要求的内容是写入要求时，调整单元130等待综合存储器控制电路18的许可将数据信号14a的数据输出到数据信号21，将达成存取要求通知请求器组7。如果是读出要求，则等待综合存储器控制电路18的许可将数据信号21的数据输出到数据信号14a，将达成存取要求通知请求器组7。

调整单元130，当接收解调要求(请求信号12a1)时，判断是可能脉冲串化的存取要求。而且，将经由数据信号14a所供给的媒体2的数据输出到数据信号132并积蓄在缓冲器131中，将达成存取要求通知请求器组7。反复进行该工作，当在解调要求中的要求传送长度为X时，将字长X的数据积蓄在缓冲器131中。当将字长X的数据积蓄在缓冲器131中时，调整单元130向第2优先请求信号201发行字长X的写入要求。这里，因为解调要求是间隔一定的时间生成存取要求的存取因素，所以作为优先度高的存取要求，输出到第2优先请求信号201。但是，这时当根据ECC订正要求已经向第2优先请求信号201发行存取要求，没有达成该要求时，调整单元130使解调要求待机直到达成ECC订正要求为止。

当向第2优先请求信号201输出解调要求时，调整单元130等待综合存储器控制电路18的许可，经由数据信号132连续地读出积蓄在缓冲器131中的字长X的数据，将该读出的信号输出到数据信号21。如上所述，解调要求是经过一定的间隔产生的存取要求。例如，当DVD2倍速工作时，约在1.25μs中以1字长的速率生成根据解调要求应该写入的数据。所以，当在积蓄X字长的数据后向综合存储器控制电路18发行存取要求时，该存取要求的发行间隔成为约1.25Xμs。

调整单元130，当接收ECC订正要求(请求信号12a2)时，判断是不可能脉冲串化的存取要求，作为需要高优先度的存取要求，立即经由第2优先请求信号201发行传送字长1的存取要求。而且，等待综合存储器控制电路18的许可，将订正数据输出到数据信号21，将达成存取要求通知请求器组7。但是，当将ECC订正要求输入到调整单元130时，已经根据解调要求将存取要求发行给第2优先请求信号201，当没有达成该要求时，调整单元130使ECC订正要求待机直到达成该要求为止。

调整单元130，当接收ECC读出要求(请求信号12b0)时，判断是可能脉冲串化的存取要求，作为应该是低优先度的存取要求经由第3优先请求信号202发行与传送长度k的字长相当的存取要求。但是，已经根据EDC要求或HOST传送要求将存取要求发行给第3优先请求信号202，当没有达成该要求时，调整单元130使ECC读出要求待机直到达成该要求为止。

在输出ECC读出要求后，调整单元130等待综合存储器控制电路18的许可，将来自数据信号21的k字长的数据连续地输出到数据信号132并写入到缓冲器131。而后将与存取目的地地址对应的数据输出到数据信号14b，将达成要求通知请求器组8。

这里，我们更详细地述说ECC读出要求的实现。

当读出外码时，令要求存取的地址为作为数据区域D1的前头的pd，要求读出从该地址只往前ko的地址pd+ko为止的数据。即，由k＝ko+1给出传送长度k。这里读出的地址pd+1、pd+2、.......pd+ko的数据是分别与n次后、2n次后、.......(ko×n)次后的ECC读出要求对应的数据。从而，对于与n次后、2n次后、.......(ko×n)次后的ECC读出要求，可以交付积蓄在缓冲器中的上述数据，不需要向综合存储器5的存取。在每次发生存取要求时，从综合存储器5逐次读出1字长的数据的方法中，使综合存储器的性能恶化，但是如上所述，如果通过(ko+1)字长读出进行先行读出，则可以变换到(ko+1)字长的连续存取。另一方面，当读出内码时，当要求向地址pd的存取时，要求读出从该地址只往前自然数ki为止的地址的数据。即，由k＝ki+1给出传送长度k。从而这时，可以变换到ki+1字长的连续存取。

另一方面，当在ECC读出要求(请求信号12b0)中所要求的地址的数据由在此之前的存取要求读出，已经存在于缓冲器131上时，调整单元130不向第3优先请求信号202发行存取要求，经由数据信号132将缓冲器131内的相当的数据输出到数据信号14b，通知达成存取要求。

调整单元130，当接收EDC要求(请求信号12b1)时，经由第3优先请求信号202发行存取要求。但是，当已经根据ECC读出要求或HOST传送要求向第3优先请求信号202发行存取要求，没有达成该要求时，调整单元130使EDC要求待机直到达成该要求，并且成为没有待机中的ECC读出要求的状态为止。

这里，EDC要求是当令存取目的地地址为p、要求传送长度为k1+1时，要求读出地址p～p+k1的数据的要求。调整单元130等待综合存储器控制电路18的许可，将来自数据信号21的数据连续地输出到k1+1字长的数据信号132并写入到缓冲器131，将与地址p相当的数据输出到数据信号14b，将达成要求通知请求器组8。

另一方面，当根据在此之前的存取要求读出由EDC要求中所要求的地址的数据，并已经存在于缓冲器131上时，调整单元130不将存取要求发行给第3优先请求信号202，经由数据信号132将缓冲器131内的相当的数据输出到数据信号14b，通知达成存取要求。

调整单元130，当接收HOST传送要求(请求信号12b2)时，经由第3优先请求信号202发行存取要求。但是，当已经根据ECC读出要求或EDC要求向第3优先请求信号202发行存取要求，没有达成该要求时，调整单元130使HOST传送要求待机直到达成该要求，并且成为没有待机中的ECC读出要求和EDC要求的状态为止。

这里，当令存取目的地地址为p、要求传送长度为k2+1时，调整单元130要求读出地址p～p+k2的数据。而且，等待综合存储器控制电路18的许可，将来自数据信号21的数据连续地输出到与k2+1字长相当的数据信号132，写入到缓冲器131，将与地址p对应的数据输出到数据信号14b，将达成要求通知请求器组8。

另一方面，当根据在此之前的存取要求读出由HOST传送要求所要求的地址p的数据，并已经存在于缓冲器131上时，调整单元130不将存取要求发行给第3优先请求信号202，经由数据信号132将缓冲器131内的相当的数据输出到数据信号14b，通知达成存取要求。

下面，说明通过在存取要求控制电路22中如上述那样调整前段处理单元3的存取因素，避免该前段处理单元3的存储器存取失败和后段处理单元4的存储器存取失败的情况。

根据各存取因素中的要求传送长度X、ko、ki、k1、k2的各值，前段处理单元3的包含内务操作的占有带宽的最差值由下列公式给出。

18.6+16.1(1/X+1/(ko+1)+1/(ki+1))+2.45+13.9(1/(k1+1)+1·(k2+1))

利用该公式，决定X、ko、ki、k1、k2以使信息处理装置101的全带宽收入综合存储器5的带宽中，这样能够避免大区域的带宽失败。

接着，研究关于前段处理单元3的各存取因素，是否能够正常地达成存储器存取。

CPU要求是全部存取要求中持有最高优先度的要求，独占第1优先请求信号200。因此，即便在最坏的条件下，待机时间也是全部存取因素中最小的，满足对存储器存取的适应性的要求。

解调要求与ECC订正要求共有持有次于第1优先请求信号200的优先度的第2优先请求信号201。因此，不等待CPU要求和ECC要求以外的存取因素，能够得到快的响应。

ECC订正要求与解调要求共有第2优先请求信号201。将ECC订正要求作为1字长的单发写入要求发行给综合存储器控制电路18。当作为不可能脉冲串化的要求，用第3优先请求信号202发行ECC订正要求时，发生后述的问题。另外，不希望用第1优先请求信号200使CPU要求中发生待机时间。因此，ECC订正要求使用第2优先请求信号201。这时，因为ECC订正要求不等待CPU要求和解调要求以外的存取因素，所以能够避免由存储器存取的延迟引起的处理失败。

ECC读出要求、EDC要求、HOST传送要求共有持有比来自后段处理单元4的请求信号13a低的优先度的第3优先请求信号202。因为这些存取因素是可能脉冲串化的，所以作为大的要求传送长度的存取要求进行发行。另外，这些存取因素与相互的处理进展独立地发行存取要求，能够如第2图所示连续地发行存取要求。第2图是表示ECC读出要求、EDC要求、HOST传送要求的存取状况的图，记载为req的地方，指的是发行存取要求的时刻，记载为access的范围表示进行数据传送的时间段，记载为wait的范围表示待机时间。ECC读出要求、EDC要求、HOST传送要求，如第2图所示，因为与相互的处理进展独立地发行存取要求，所以能够集中地达成存取。从而，在带宽中存在富余，成为使ECC读出要求、EDC要求、HOST传送要求不失败地结束的充分条件。

如果通过在上述公式中，适当地决定X、ko、ki、k1、k2，使信息处理装置101的全部带宽具有10％左右的富余，收入综合存储器5的带宽内，则即便使第3优先请求信号202的优先度为全部存取因素中最低的，也能够避免由存储器存取的滞后引起的处理失败。另一方面，假定以比第3优先请求信号202低的优先度调整存取要求的后段处理单元4的存取因素，形成与第12图所示的情形相同的工作状况，以比第3优先请求信号202低的优先度调整存取要求的存取因素在全部达成ECC读出要求、EDC要求、HOST传送要求为止产生不能达到存取要求的可能性。因此，需要使第3优先请求信号202的优先度是用调整部件130调整的全部存取因素中最低的。假定，当ECC订正要求用第3优先请求信号202时，因为ECC订正要求是1字长单位的单发写入，所以发生下面那样的情况。例如，当受理第3优先请求信号202的要求的次数产生10次时，ECC订正要求全部只不过达成10字节的传送，但是，ECC读出要求、EDC要求、HOST传送要求可以进行160字长以上的传送。即，第3优先请求信号202传送可能的频度很小，通过第3优先请求信号202传送ECC订正要求，恐怕会导致ECC读出要求、EDC要求、HOST传送要求的滞后。因此，ECC订正要求不用第3优先请求信号202是妥当的。

进一步，关于信息处理装置101，当研讨在上述那样的最坏条件下的后段处理单元4的存取因素的存取状况时，如第3图所示。第3图是表示ECC读出要求、解码要求、ECC订正要求和后段处理单元4的存取因素A～C的存取状况的图。假定在受理ECC读出要求后，后段处理单元4的存取因素A、B、C在相同定时发行存取要求，在实施由存取因素A产生的存取要求中发行解码要求和ECC订正要求的状况。解码要求通过脉冲串化的变换，发行包含内务操作的占有10N个循环期间的综合存储器5的请求。另外，通过该脉冲串化，解码要求向综合存储器控制电路18的存取要求发行间隔成为700N个循环。

ECC订正要求最大16次发行1字长的存取要求。由1次ECC订正要求产生的综合存储器5的存取在因为只要N个循环，故在短时间中结束。所以，在完成存取因素A、B后，即便ECC订正要求实施综合存储器5的存取，因为存取因素A、B不发行下一个存取要求，所以也受理存取因素C的存取要求。

这样，ECC订正要求，因为传送长度小，所以即便设定极高的优先度也不会压迫下位的存取因素。因为ECC读出要求、EDC要求、HOST传送要求优先度最低，所以如第3图那样在密集地进行后段处理单元4的存取的时间段中不受理存取要求，不妨碍后段处理单元4的存取要求。结果，即便在最坏条件下，也能够避免后段处理单元4的微小的存储器存取失败。

这样，在根据本实施方式1的信息处理装置101中，备有用存取要求控制电路22调整对综合存储器5的多个存取要求，发行规定数的存取要求的前段处理单元3、向综合存储器5发行多个存取要求的后段处理单元4、调整来自前段处理单元3和后段处理单元4的存取要求，将某个存取要求输出到综合存储器5的综合存储器控制电路18。因为基于各存取因素的周期性和存取目的地地址的规则性对存取要求控制电路22和综合存储器控制电路18进行调整，所以在数据的传送速率不同的前段处理单元3和后段处理单元4中，能够不使存储器存取失败地共有综合存储器5。伴随于此，因为可以不需要由前段处理单元3进行存取的低速存储器，能够在单一的半导体集成电路内形成前段处理单元3和后段处理单元4，所以可以削减部件数量和安装面积，降低制造成本。

此外，在本实施方式中，对于前段处理单元3的存取要求，由综合存储器控制电路18和存取要求控制电路22进行2阶段的调整，但是也可以在综合存储器控制电路18中，进行前段处理单元3的存取要求的调整。例如，也可以在综合存储器控制电路18中，设置与前段处理单元3的全部存取因素的个数相当的信道和在存取要求控制电路22中备有的缓冲器131，基于与存取要求控制电路22相同的基准，即是否可能脉冲串化和是否连续地或周期地发行存取要求，调整来自前段处理单元3和后段处理单元4的存取要求。这时，因为不需要存取要求控制电路22，所以能够削减信息处理装置的电路规模。

(实施方式2)

我们一面参照附图一面说明根据本发明的实施方式2的信息处理装置。本实施方式2是在根据实施方式1的信息处理装置101上加上附加的构成要素的例子。

第4图是表示根据本实施方式2的信息处理装置102的构成的方框图。此外，在第4图中，在与第1图相同或相当的部分上附加相同的标号，并省略对它们的详细说明。

在第4图中，240是将在后段处理单元4中是否进行数据的解码处理通知前段处理单元3的存取要求控制电路22内的调整单元230的存取频度通知信号。

在信息处理装置102的工作中不经常进行在后段处理单元4中的由前段处理单元3供给的数据的解码处理，产生不进行解码处理的时间段。例如，当被供给的数据是压缩图像数据时，在图像处理单位的每1帧中，产生不进行解码处理的时间段。以下，我们将该时间段称为空白期间。

下面，说明以上那样构成的信息处理装置102的工作。

后段处理单元4向存取要求控制电路22通知是否是在空白期间中的信息。该存取频度通知信号240是在空白期间中成为HI，不在空白期间中成为LOW的信号。

在存取要求控制电路22中，调整单元230参照存取频度通知信号240得到后段处理单元4是否在空白期间中的信息，对存取要求的发行进行控制。

即，如果后段处理单元4不在空白期间中，则调整单元230向综合存储器控制电路18隔开一定的时间间隔发行存取要求。另一方面，如果后段处理单元4在空白期间中，则调整单元230向综合存储器控制电路18不隔开时间地发行存取要求。

这样，在根据本实施方式2的信息处理装置102中，因为将表示后段处理单元4是否在空白期间中的存取频度通知信号240输入到调整单元230，如果后段处理单元4不在空白期间中，则调整单元230向综合存储器控制电路18隔开一定的时间间隔发行存取要求。另一方面，如果后段处理单元4在空白期间中，则调整单元230向综合存储器控制电路18不隔开时间地发行存取要求，所以后段处理单元4的处理不会由于来自前段处理单元3的存取要求而停滞。这时，EDC要求、HOST传送要求等，因为避免由于来自后段处理单元4的存取要求而产生待机时间，所以可以集中地达成存取要求。

另外，即便不一定以低优先度发行EDC要求、HOST传送要求、ECC读出要求，由于调整单元230的作用也不会妨碍请求器组9的存取要求。从而，可以采用删除实施方式1的第3优先请求信号202的构成，这时，能够削减综合存储器控制电路18和存取要求控制电路22的电路规模。

(实施方式3)

一面参照附图一面说明本发明的实施方式3的信息处理装置。本实施方式3是在实施方式1的信息处理装置101上加上软件的附加要素的变形例。

第5图是表示根据本实施方式3的信息处理装置103的构成的方框图。此外，在第5图中，在与第1图相同或相当的部分上附加相同的标号，并省略对它们的详细说明。

在第5图中，351是是否将后段处理单元4设定在空白期间的存取频度寄存器，352是由设定模式的多个寄存器构成的控制寄存器组，350是基于存取频度通知寄存器351的设定值，在控制寄存器组352内的某个寄存器上设定模式的CPU。另外，CPU350经由存取频度通知信号357与存取频度通知寄存器351连接，经由地址信号355和数据信号356与控制寄存器组352连接，控制寄存器组352经由数据信号353与请求器组7连接，经由数据信号354与请求器组8连接。

CPU350可以根据地址信号355选择控制寄存器组352内的特定的寄存器，在根据数据信号356选出的寄存器上自由地设定值。

在控制寄存器组352中，设置与请求器组7和请求器组8的存取因素相等数量的寄存器，请求器组7和请求器组8的各存取因素可以经由数据信号353或数据信号354参照控制寄存器组352内的对应的寄存器的值。

这里，当将控制寄存器组352的设定值作为表示各存取因素的工作模式的值时，CPU350可以经由控制寄存器组352，设定请求器组7和请求器组8的各存取因素的工作模式。

下面，我们说明各存取因素的工作模式。

ECC读出要求与ECC订正要求的存取因素是相同的，该存取因素具有尽可能高速地处理纠错处理的通常ECC模式和不进行纠错处理的ECC停止模式这样2种模式。在通常ECC模式中，当达成ECC读出要求时，以NoWait方式产生下一个ECC读出要求。相对于此，在ECC停止模式中，不产生ECC读出要求和ECC订正要求。

EDC要求的存取因素具有尽可能高速地处理错误检测处理的通常EDC模式和不进行纠错处理的EDC停止模式这样2种模式。在通常EDC模式中，当EDC要求的存取因素达成要求时，以NoWait方式产生下一个EDC要求。相对于此，在EDC停止模式中，不产生EDC要求。

HOST传送要求的存取因素具有尽可能高速地处理HOST传送处理的通常HOST传送模式和不进行HOST传送处理的HOST传送停止模式这样2种模式。在通常HOST传送模式中，当达成HOST传送要求时以NoWait方式产生下一个HOST传送要求。另一方面，在HOST传送停止模式中，不产生HOST传送要求。

下面，我们说明以上那样构成的信息处理装置103的工作。

后段处理单元4，如果在空白期间中则在存取频度通知寄存器351上设定1，如果不是则设定0。

CPU350用存取频度通知信号357检测存取频度通知寄存器351的设定值，如果后段处理单元4在空白期间中，则通过地址信号355和数据信号356在控制寄存器组352上设定值，分别将ECC读出要求的存取因素的工作模式设定在通常ECC模式上，将EDC要求的存取因素的工作模式设定在通常EDC模式上，将HOST传送要求的存取因素的工作模式设定在通常HOST传送模式上。

另一方面，如果不在空白期间中，则将ECC读出要求的存取因素的工作模式周期地交互地切换到通常ECC模式或ECC停止模式，将EDC要求的存取因素的工作模式周期地交互地切换到通常EDC模式或EDC停止模式，将HOST传送要求的存取因素的工作模式周期地交互地切换到通常HOST传送模式或HOST传送停止模式，经由地址信号355和数据信号356在控制寄存器组352上设定值。

另外，当不在空白期间中时，也可以分别将ECC读出要求的存取因素设定在ECC停止模式上，将EDC要求的存取因素设定在EDC停止模式上，将HOST传送要求的存取因素设定在HOST传送停止模式上。

这样，在根据本实施方式3的信息处理装置103中，因为设置了设定后段处理单元4是否在空白期间中的存取频度通知寄存器351、由设定模式的多个寄存器构成的控制寄存器组352、基于存取频度通知寄存器351的设定值，在控制寄存器组352内的某个寄存器上设定模式的CPU350，所以基于控制寄存器组352的设定，当后段处理单元4不在空白期间中时，通过将ECC读出要求的存取因素的工作模式周期地交互地切换到通常ECC模式或ECC停止模式，将EDC要求的存取因素的工作模式周期地交互地切换到通常EDC模式或EDC停止模式，将HOST传送要求的存取因素的工作模式周期地交互地切换到通常HOST传送模式或HOST传送停止模式，在不是空白期间的时间段的后段处理单元4的处理不会由于来自前段处理单元3的存取要求而停滞。另外，如果后段处理单元4在空白期间中，则因为不产生请求器组9的存取要求，所以通过以NoWiat方式产生请求器组8的存取要求，能够集中地达成请求器组8的存取要求。

另外，即便不一定以低优先度发行ECC读出要求、EDC要求、HOST传送要求的各存取要求，由于调整单元130的作用也不会妨碍请求器组9的存取要求。从而，可以采用删除实施方式1的第3优先请求信号202的构成，这时，能够削减综合存储器控制电路18和存取要求控制电路22的电路规模。

本发明的信息处理装置，因为不使存储器存取失败，由多个处理单元向1个存储单元进行存储器存取，可以减少部件数量和制造成本，所以是有用的。

Claims (7)

1.一种信息处理装置，其特征在于包括：

存储单元，用于存储数据；

第1数据处理单元，由产生优先度高的存取要求的第1存取要求产生单元和产生优先度低，在存取目的地地址中具有连续性的存取要求的第2存取要求产生单元，发行多个存取要求，向上述存储单元进行存取；

第2数据处理单元，发行存取要求，向上述存储单元进行存取；

存取要求控制单元，具有在来自上述第1存取要求产生单元的存取要求上附加最高优先度，在来自上述第2存取要求产生单元的存取要求上附加比来自上述第2数据处理单元的存取要求低的优先度的调整单元，调整由上述第1数据处理单元产生的多个存取要求，输出规定数的存取要求；和

存取调整单元，调整来自上述存取要求控制单元的存取要求和由上述第2数据处理单元产生的存取要求。

2.根据权利要求1所述的信息处理装置，其特征在于：

上述存取要求控制单元备有积蓄数据的缓冲器，

上述调整单元，当来自上述第1数据处理单元的存取要求是向上述存储单元的写入要求时，判断是发行进行由该写入要求所要求的数据量的写入的存取要求，还是在上述缓冲器中积蓄了特定量的写入数据后，集中该积蓄的数据变换成写入存取要求进行发行。

3.根据权利要求1所述的信息处理装置，其特征在于：

上述存取要求控制单元备有积蓄数据的缓冲器，

上述调整单元，当来自上述第1数据处理单元的存取要求是向上述存储单元读出的要求时，判断是发行读出由该读出要求所要求的量的数据的存取要求，还是通过将比要求量只多特定量的数据集中起来先读出，然后变换成存储在上述缓冲器中的存取要求再进行发行，还是不发行存取要求地读出积蓄在上述缓冲器中的数据。

4.根据权利要求1所述的信息处理装置，其特征在于：

第1数据处理单元，

由第1存取要求产生单元发行以一定的时间间隔周期地产生的存取要求，

由第2存取要求产生单元发行在达成存取要求后不隔开时间地连续产生的存取要求。

5.根据权利要求1、权利要求2到权利要求4中任何一项所述的信息处理装置，其特征在于：

上述第1数据处理单元备有：

解调写入部件，对上述第1数据处理单元在可以存取的记录媒体中记录的数据进行解调，写入到上述存储单元；

纠错部件，读出已写入在上述存储单元的数据，将对该读出数据进行了纠错处理的纠错数据写入到上述存储单元；

错误检测部件，从上述存储单元读出完成了上述纠错处理的数据，确认有无错误；和

读出部件，从上述存储单元读出由上述错误检测部件确认了的没有错误的数据，输出到上述第2数据处理单元，其中

上述调整单元，当来自上述第1数据处理单元的存取要求是由上述解调写入部件产生时，使发行到上述存取调整单元的存取要求的优先度高于由上述第2数据处理单元产生的存取要求的优先度，

当上述第1数据处理单元的存取要求是由上述纠错部件、上述错误检测部件、上述读出部件中的某一个产生时，使发行到上述存取调整单元的存取要求的优先度低于由上述第2数据处理单元产生的存取要求的优先度。

6.根据权利要求1所述的信息处理装置，其特征在于：

上述第2数据处理单元或上述存取调整单元备有：

存取频度检测单元，用于检测由上述第2数据处理单元对上述存储单元的存取发生频度小的时间段，并通知给上述存取要求控制单元，

上述存取要求控制单元，基于来自上述存取频度检测单元的通知，抑制在上述时间段以外的存取要求的发行，而促进在上述时间段中的存取要求的发行。

7.根据权利要求1所述的信息处理装置，其特征在于：

上述第1数据处理单元备有：

纠错部件，读出已写入在上述存储单元中的数据，将对读出的数据进行了纠错处理的纠错数据写入到上述存储单元；和

读出部件，从上述存储单元读出由上述纠错检测部件确认了的没有错误的数据，输出到上述第2数据处理单元，其中

上述第2数据处理单元或上述存取调整单元备有：

存取频度检测单元，用于检测由上述第2数据处理单元对上述存储单元的存取发生频度小的时间段的开始和结束，并通知给上述存取要求控制单元，

上述第1数据处理单元，当由上述存取频度检测单元检测出上述时间段的开始时，使上述纠错部件和上述读出部件进行工作，当检测出上述时间段的结束时，使上述纠错部件和上述读出部件工作延迟或停止。

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