JPS593614A - 優先順位制御方式 - Google Patents
優先順位制御方式Info
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- JPS593614A JPS593614A JP11357182A JP11357182A JPS593614A JP S593614 A JPS593614 A JP S593614A JP 11357182 A JP11357182 A JP 11357182A JP 11357182 A JP11357182 A JP 11357182A JP S593614 A JPS593614 A JP S593614A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のチャネルが接続されている工・０サブシ
ステムにおいて、チャネル自身に処理要求順位を付加し
てデータを送出する能力を持たせ、これにより優先順位
が制御されるようにしたことを特徴とする優先順位制御
方式に関する。
ステムにおいて、チャネル自身に処理要求順位を付加し
てデータを送出する能力を持たせ、これにより優先順位
が制御されるようにしたことを特徴とする優先順位制御
方式に関する。
近年データ処理システムの大規模化にともなってデータ
処理システムに接続可能なチャネル数、しいては入出力
装置数は増大しつつあり、多くの場合、増加したチャネ
ルの効果的な制御のためにアダプターにより構成される
Ｉ・０サブシステムは階層構造をとり、各階層において
通過させるチャネルが送出した処理要求の数を順次減少
せしめ、処理部資源を時分割的に使用せしめる手法が用
いられている。
処理システムに接続可能なチャネル数、しいては入出力
装置数は増大しつつあり、多くの場合、増加したチャネ
ルの効果的な制御のためにアダプターにより構成される
Ｉ・０サブシステムは階層構造をとり、各階層において
通過させるチャネルが送出した処理要求の数を順次減少
せしめ、処理部資源を時分割的に使用せしめる手法が用
いられている。
しかしながら上記時分割的手法及び階層構造はチャネル
からみると、処理要求を送出してより該処理要求が実際
に処理部に受理されて処理に入る迄のいわゆる待ち時間
を増大せしめる傾向にあることは明白である。そしてこ
の待ち時間は処理部の処理能力に比してチャネルより要
求される処理負荷が重い程その平均値が増大する。
からみると、処理要求を送出してより該処理要求が実際
に処理部に受理されて処理に入る迄のいわゆる待ち時間
を増大せしめる傾向にあることは明白である。そしてこ
の待ち時間は処理部の処理能力に比してチャネルより要
求される処理負荷が重い程その平均値が増大する。
一方、チャネルの送出する処理要求の種類及びその時間
的緊急度は一様でな（、ある種の処理要求は■・０サブ
システム内の上記待ち時間さえ問題とすることがある。
的緊急度は一様でな（、ある種の処理要求は■・０サブ
システム内の上記待ち時間さえ問題とすることがある。
また当該システム中に接続されたチャネルの動作速度も
また一様でないことが多く、オーバーラン等を生じない
為にも高速で動作するチャネルがもし本当に高速で動作
中であるならば当該チャネルの■・０サブシステム等で
の優先度は高（あるべきである。
また一様でないことが多く、オーバーラン等を生じない
為にも高速で動作するチャネルがもし本当に高速で動作
中であるならば当該チャネルの■・０サブシステム等で
の優先度は高（あるべきである。
しかし従来では、このような優先順位制御は次の２つの
方法（より行われることが多い。
方法（より行われることが多い。
第１の方法はチャネルよりの処理要求に該要求が要求す
る処理部動作に対応して優先順位を与え、これにより選
択制御を行う方法である。このとき上記要求の優先順位
がチャネルにより認識され、変更されることはない。
る処理部動作に対応して優先順位を与え、これにより選
択制御を行う方法である。このとき上記要求の優先順位
がチャネルにより認識され、変更されることはない。
第２の方法はチャネル機番別に優先順位の高低を■・Ｏ
サブシステムが固定、あるいは半固定的に記憶しておき
、これに従った選択制御が行なわれる方法である。この
とき上記優先順位を、要求源であるチャネルが認識する
ことはなく、しかも上記優先順位を１・０サブシステム
が自ら動的に変更することはできない。
サブシステムが固定、あるいは半固定的に記憶しておき
、これに従った選択制御が行なわれる方法である。この
とき上記優先順位を、要求源であるチャネルが認識する
ことはなく、しかも上記優先順位を１・０サブシステム
が自ら動的に変更することはできない。
前者においては単純に処理動作内容により優先順位を決
定するが故に各処理要求が内含する時間的緊急度（゛例
えばデータ・バッファがあふれカカっているような場合
であり、要求処理種別により定ま、る論理的緊急度と区
別される）を真に反映することが困難である。例えば通
常のデータ転送とチャネル動的アドレス変換（Ｊ）ＡＴ
）ではあとのＤＡＴの優先順位を高（してお（ことが一
般的には好ましいが、入出力装置の動作速度の差は極め
て大となり得るために、低速デバイスに関連するチャネ
ル動的アドレス変換がチャネル・データ・バッファが既
にあふれかかっている高速デバイスに関連するデータ転
送よりなお優先されるならばこれは不適当である。
定するが故に各処理要求が内含する時間的緊急度（゛例
えばデータ・バッファがあふれカカっているような場合
であり、要求処理種別により定ま、る論理的緊急度と区
別される）を真に反映することが困難である。例えば通
常のデータ転送とチャネル動的アドレス変換（Ｊ）ＡＴ
）ではあとのＤＡＴの優先順位を高（してお（ことが一
般的には好ましいが、入出力装置の動作速度の差は極め
て大となり得るために、低速デバイスに関連するチャネ
ル動的アドレス変換がチャネル・データ・バッファが既
にあふれかかっている高速デバイスに関連するデータ転
送よりなお優先されるならばこれは不適当である。
また後者においては、チャネル機番別の優先順位は各チ
ャネルの最大データ転送能力などに応じて決定される固
定的あるいは半固定的なものであるために、実際の動作
時の時間的緊急度を真に反映することは困難である。す
なわちチャネル・データ・バッファにまだ余裕のある高
速チャネルと、チャネル・データ・バッファにもう余裕
のない中低速チャネルよりの要求が競合した場合に必ら
ず高速チャネルの要求が選択されることは不適当である
。さらに後者においてはＩ−０サブシステムの構成を変
更する際に、ある機番の下に結合されるチャネルが低速
チャネルから高速チャネルに変更になる事が可能とする
為には、上記優先順位を管理する為の情報量が増大し制
御は複雑となり、しイテはハード量も増す。この傾向は
工・０サブシステム中上位階層になる和犬である。すな
わち上位アダプター等においては１身と関連がありその
優先順位を記憶しておかねばならないチャネル数が多い
。
ャネルの最大データ転送能力などに応じて決定される固
定的あるいは半固定的なものであるために、実際の動作
時の時間的緊急度を真に反映することは困難である。す
なわちチャネル・データ・バッファにまだ余裕のある高
速チャネルと、チャネル・データ・バッファにもう余裕
のない中低速チャネルよりの要求が競合した場合に必ら
ず高速チャネルの要求が選択されることは不適当である
。さらに後者においてはＩ−０サブシステムの構成を変
更する際に、ある機番の下に結合されるチャネルが低速
チャネルから高速チャネルに変更になる事が可能とする
為には、上記優先順位を管理する為の情報量が増大し制
御は複雑となり、しイテはハード量も増す。この傾向は
工・０サブシステム中上位階層になる和犬である。すな
わち上位アダプター等においては１身と関連がありその
優先順位を記憶しておかねばならないチャネル数が多い
。
本発明の目的は■・０サブシステムが実際に動作中であ
るとき上記時間的緊急度をできるだけ正確に反映したチ
ャネルからの処理要求の優先順位を決定できるようにし
た優先順位制御方式を提供することである。
るとき上記時間的緊急度をできるだけ正確に反映したチ
ャネルからの処理要求の優先順位を決定できるようにし
た優先順位制御方式を提供することである。
本発明の他の目的は上記目的を達成しながら制御の容易
なチャネルよりの処理要求の優先順位を決定する優先順
位制御方式を提供することである。
なチャネルよりの処理要求の優先順位を決定する優先順
位制御方式を提供することである。
本発明のさらに他の目的はＩ・０サブシステムの構成の
変更に関して制御変更の、Ｊ＼さなチャネルよりの処理
要求の優先順位を決定する優先１＠位制御方式を提供す
ることである。
変更に関して制御変更の、Ｊ＼さなチャネルよりの処理
要求の優先順位を決定する優先１＠位制御方式を提供す
ることである。
これらの目的を達成する。ために本発明における優先順
位制御方式では、複数のチャネルを備え、チャネルから
の処理要求を実際に処理する部位と上記チャネル間には
処理要求の選択機能を持つアダプターによって階層構造
が構成されており、チャネルよりの処理要求はこれらの
アダプターによって選択されより上位のアダプター又は
上部処理部に伝達されるような入出力サブシステム構成
をとるデータ処理システムにおいて、上記チャネルは処
理要求が上記アダプター又は処理部において他の処理要
求と競合を生じた場合に選択されるべき処理要求を決定
するときの優先順位クラスを付与１−る優先順位付与手
段と通常の処理要求にこの優先順位クラスを示すデータ
を付加して送出する送出手段を備え、上記アダプター又
は処理部において処理要求間の競合が生すると、これら
のうち最も高い優先順位クラスを付されたものの中から
選択が行なわれるようにしたことを特徴とする。
位制御方式では、複数のチャネルを備え、チャネルから
の処理要求を実際に処理する部位と上記チャネル間には
処理要求の選択機能を持つアダプターによって階層構造
が構成されており、チャネルよりの処理要求はこれらの
アダプターによって選択されより上位のアダプター又は
上部処理部に伝達されるような入出力サブシステム構成
をとるデータ処理システムにおいて、上記チャネルは処
理要求が上記アダプター又は処理部において他の処理要
求と競合を生じた場合に選択されるべき処理要求を決定
するときの優先順位クラスを付与１−る優先順位付与手
段と通常の処理要求にこの優先順位クラスを示すデータ
を付加して送出する送出手段を備え、上記アダプター又
は処理部において処理要求間の競合が生すると、これら
のうち最も高い優先順位クラスを付されたものの中から
選択が行なわれるようにしたことを特徴とする。
本発明を一実施例により詳述するに先立ち、本発明の詳
細な説明する。本発明では、チャネルは処理要求そのも
のの内容（例えばチャネル動的アドレス変換）や、チャ
ネル自身のチャネル・データ・バッファのデータセット
状態等により処理要求の時間的緊急度を判断し適当な優
先順位クラスすなわち優先度を付して処理要求を送出す
る。この優先順位クラスは■・Ｏサブシステム又は処理
部内で処理要求が競合を生じたとき、これら競合した処
理要求のうちから選択が成される際に少くとも参考要因
の１つと考慮されるものである。以下本発明を一実施例
により説明’１−る。
細な説明する。本発明では、チャネルは処理要求そのも
のの内容（例えばチャネル動的アドレス変換）や、チャ
ネル自身のチャネル・データ・バッファのデータセット
状態等により処理要求の時間的緊急度を判断し適当な優
先順位クラスすなわち優先度を付して処理要求を送出す
る。この優先順位クラスは■・Ｏサブシステム又は処理
部内で処理要求が競合を生じたとき、これら競合した処
理要求のうちから選択が成される際に少くとも参考要因
の１つと考慮されるものである。以下本発明を一実施例
により説明’１−る。
第１図はシステムのモデルを示し、第２図はこのモデル
において各チャネルのバッファに処理要求を／よすだけ
のデータが蓄積されており従来の一手法による選択処理
制御が成されでいて全アダゲタ−に処理要求が存在する
場合の処理要求の移動状態説明ス、第３図はチャネル内
処理要求制御部、第４図はＡＤＡＰＴＥＲＩの選択制御
部のブロック図である。
において各チャネルのバッファに処理要求を／よすだけ
のデータが蓄積されており従来の一手法による選択処理
制御が成されでいて全アダゲタ−に処理要求が存在する
場合の処理要求の移動状態説明ス、第３図はチャネル内
処理要求制御部、第４図はＡＤＡＰＴＥＲＩの選択制御
部のブロック図である。
第１図はシステムのモデルを示し、１〜３２はチャネル
、１０１〜１０４はアダプターによる階層構造の最下層
をなすアダプタ一群で、Ａ］ＪＡＰ’ｌ’ＥＩ（３と総
称され、各アダプター１０１〜１０４には図示のように
８チヤネルが並列に結合され、また各チャネル１〜３２
には図示省略した入出力装置■・０が結合されている。
、１０１〜１０４はアダプターによる階層構造の最下層
をなすアダプタ一群で、Ａ］ＪＡＰ’ｌ’ＥＩ（３と総
称され、各アダプター１０１〜１０４には図示のように
８チヤネルが並列に結合され、また各チャネル１〜３２
には図示省略した入出力装置■・０が結合されている。
いまアダプター１０１に結合する８つのチャネル１〜８
をグループ１と総称し、以下同機にチャネル２５〜３２
をグループ４と呼ぶ。
をグループ１と総称し、以下同機にチャネル２５〜３２
をグループ４と呼ぶ。
２０１．２０２は第２層を成すアダプターで、ＡＤＡＰ
’Ｌ’Ｅ几２と総称され、アダプター２０１は下位のア
ターグタ−１０１及び１０２と結合され、またアダプタ
ー２０２はアダプター１０３及び１０４と結合されてい
る。
’Ｌ’Ｅ几２と総称され、アダプター２０１は下位のア
ターグタ−１０１及び１０２と結合され、またアダプタ
ー２０２はアダプター１０３及び１０４と結合されてい
る。
３０１は第３屑を成すアダプターで、ＡＤＡＰＴＥＩ（
。
。
］と呼ばれ、アダプター２０１．２０２と結合し、チャ
ネルからの処理ダ求を１度に１一つずつメモリ制御装置
＃ｔＭｃＵに渡す。
ネルからの処理ダ求を１度に１一つずつメモリ制御装置
＃ｔＭｃＵに渡す。
へ４（、’Ｕ４０２はチャネルからの要求を処理する処
理部に相当し、中央処理装置ＣＰＵや主記憶装置ＭＳＵ
と接続しており各チャネル１〜３２−ＩＰＣＰＵ４０３
からの要求に応じてＭＳＵ４０１へのアクセス処理を行
うものである。
理部に相当し、中央処理装置ＣＰＵや主記憶装置ＭＳＵ
と接続しており各チャネル１〜３２−ＩＰＣＰＵ４０３
からの要求に応じてＭＳＵ４０１へのアクセス処理を行
うものである。
第１図のシステムモデルの動作を説明するため、次のよ
うな仮定を行う。
うな仮定を行う。
ごの説明時間範囲内に於て全チャネルの送出する処理要
求はただ１種であり、この処理をＭ ＣＵ２Ｏ５は全（
同一の時間、例えばチャネルのマシン・サイクル・タイ
ムτを単位として４τで行う。
求はただ１種であり、この処理をＭ ＣＵ２Ｏ５は全（
同一の時間、例えばチャネルのマシン・サイクル・タイ
ムτを単位として４τで行う。
しかもＭＣＵ４０２はバ・ｆプライン制御等の手法によ
りＡｌ）ＡＰＴＦ３１Ｌ１より２τ間隔で処理要求をと
り込むことができる。但し、ＣＰＵ４０３よりの処理要
求によりＭＣＵ４０２が独占され長期間にゎたりＡＬ）
ＡＰＴＥ几１が選択されないことがある。チャネル１〜
３２及びアダプター１０１〜１０４．２０１．２０２．
３０１は全て同一のマシンサイクルタイムτで動作し、
第１図に示１°範囲は全て同期的動作を行う。アダプタ
ーには全て処理要求及びその結果を各々１つ収めること
のできるバッファがあり、全系にわたりチャネル→ＭＣ
Ｕ（往路）と、ＭＣＵ−チャネル（復路）の間の競合は
ない。いま考える処理要求は入出力装置■・０からの入
力データをＭＳＵ４０１に対しストアするものであり、
チャネル９を除く。
りＡｌ）ＡＰＴＦ３１Ｌ１より２τ間隔で処理要求をと
り込むことができる。但し、ＣＰＵ４０３よりの処理要
求によりＭＣＵ４０２が独占され長期間にゎたりＡＬ）
ＡＰＴＥ几１が選択されないことがある。チャネル１〜
３２及びアダプター１０１〜１０４．２０１．２０２．
３０１は全て同一のマシンサイクルタイムτで動作し、
第１図に示１°範囲は全て同期的動作を行う。アダプタ
ーには全て処理要求及びその結果を各々１つ収めること
のできるバッファがあり、全系にわたりチャネル→ＭＣ
Ｕ（往路）と、ＭＣＵ−チャネル（復路）の間の競合は
ない。いま考える処理要求は入出力装置■・０からの入
力データをＭＳＵ４０１に対しストアするものであり、
チャネル９を除く。
全チャネルは８０τかかつて１回の処理要求分のデータ
を各々に属する入出力装置より受取る。チャネル９は高
速のチャネルでありこれに属する入出力装置も又高速で
動作し、チャネル９は４０τで１回の処理要求分のデー
タを受けとる。全チャネルは入出力装置からのデータを
処理要求４回分に相当する竜だけ蓄えるデータ・バッフ
ァを持っている。チャネルよりの処理要求及びその結果
はＩ・０サブシステム（ＡＤＡＰＴＩＬｆｔｌ〜３）内
の各階層のバッファを１τで移動するが、選択処理の為
に必要なサイクルがあり、ある処理要求は各アダプター
等を少くとも２τ独占する。このとき移動しようとする
先のアダプターが移動の許されなかった処理要求等によ
り占められていると、該アダプターに移動しようとした
処理要求等は移動を行わず、その場所を独占し続ける１
、すなわち当モデルでは工・０サブシステム内で処理要
求等が消失することはなく、その移動方向はチャネルよ
りの処理要求はＭＣＵ４０２に向う方向、ＭＣＵ４０２
よりの処理結果は対応する処理要求を発生したチャネル
に向う方向のみである。
を各々に属する入出力装置より受取る。チャネル９は高
速のチャネルでありこれに属する入出力装置も又高速で
動作し、チャネル９は４０τで１回の処理要求分のデー
タを受けとる。全チャネルは入出力装置からのデータを
処理要求４回分に相当する竜だけ蓄えるデータ・バッフ
ァを持っている。チャネルよりの処理要求及びその結果
はＩ・０サブシステム（ＡＤＡＰＴＩＬｆｔｌ〜３）内
の各階層のバッファを１τで移動するが、選択処理の為
に必要なサイクルがあり、ある処理要求は各アダプター
等を少くとも２τ独占する。このとき移動しようとする
先のアダプターが移動の許されなかった処理要求等によ
り占められていると、該アダプターに移動しようとした
処理要求等は移動を行わず、その場所を独占し続ける１
、すなわち当モデルでは工・０サブシステム内で処理要
求等が消失することはなく、その移動方向はチャネルよ
りの処理要求はＭＣＵ４０２に向う方向、ＭＣＵ４０２
よりの処理結果は対応する処理要求を発生したチャネル
に向う方向のみである。
いま、各アダプターにおいて、各々に接続されるより低
位のアダプター又はチャネルから（ろ処理要求を選択す
るに際し、前回選択された時刻の古いもの程優先順位が
高くなるような制御をなし、本発明を実施していない従
来の場合を考える。
位のアダプター又はチャネルから（ろ処理要求を選択す
るに際し、前回選択された時刻の古いもの程優先順位が
高くなるような制御をなし、本発明を実施していない従
来の場合を考える。
さてｌ・０サブシステム内待ち時間が最も問題となるの
は競合が最も多く発生する様な状態であることは明白で
ある。このモデルは前記復路、すなわちＭ ＣＵよりの
処理結果がチャネルに戻るためめ移動路では競合が全く
生じないために考察の範囲を往路のみの、チャネルより
の処理要求がＭＣＵに向い移動するための移動路に絞っ
て埼える。
は競合が最も多く発生する様な状態であることは明白で
ある。このモデルは前記復路、すなわちＭ ＣＵよりの
処理結果がチャネルに戻るためめ移動路では競合が全く
生じないために考察の範囲を往路のみの、チャネルより
の処理要求がＭＣＵに向い移動するための移動路に絞っ
て埼える。
最も競合が生じる状況とはＭＣＵの処理能力を上回る頻
度で処理要求が生じたか、ＣＰＵ等がＭＣＵを独占し相
当期間ＡＤＡＰＴＥＲＩがＭＣＵより選択されなかった
ために■・０サブシステム内のアダプター及びチャネル
の全てに処理要求が存在する状況である。
度で処理要求が生じたか、ＣＰＵ等がＭＣＵを独占し相
当期間ＡＤＡＰＴＥＲＩがＭＣＵより選択されなかった
ために■・０サブシステム内のアダプター及びチャネル
の全てに処理要求が存在する状況である。
さていま例えばＣＰＵによるＭＣＵの独占によってこの
様な状況が生じ、全チャネルのバッファの３段がいずれ
も埋まった瞬間にＭＣＵをＣＰＵ が開放し７、以後十
分長い期間ＣＰＵがＭＣＵＫ対しアクセスしないものと
考える。チャネルは前に送出した処理要求に対する処理
結果が帰ってくるまで次の処理要求を送出できないが、
データ・バッファ内に処理要求１回分以上のデータが蓄
えられていれは処理結果が帰った次のサイクルで処理要
求を送出できるものとする。 □ このとき、図２に於て、ｔ＝ｔｏにおいてＡＤＡＰＴＥ
Ｒ３に受理されたチャネルグループ２の処理要求（要求
番号２２１で示される）はｔ二ｔｏ＋８でＡＤＡＰＴＥ
Ｒ２に選択され、またｔ ＝ ｔｏ 士、 １２でＡＤ
ＡＰＴＥＲＩ Ｋ選択される。ここで要求第号２２１
のうち、１００桁の「２」は要求発生源チャネルグル
ープ２に属することを示しており、１０桁の「２」は要
求発生源が該グループ内の小さい方から２番目のチャネ
ルであることを示し、１桁の「１」は要求が該要求発生
源の１番目の要求であることを示している。
様な状況が生じ、全チャネルのバッファの３段がいずれ
も埋まった瞬間にＭＣＵをＣＰＵ が開放し７、以後十
分長い期間ＣＰＵがＭＣＵＫ対しアクセスしないものと
考える。チャネルは前に送出した処理要求に対する処理
結果が帰ってくるまで次の処理要求を送出できないが、
データ・バッファ内に処理要求１回分以上のデータが蓄
えられていれは処理結果が帰った次のサイクルで処理要
求を送出できるものとする。 □ このとき、図２に於て、ｔ＝ｔｏにおいてＡＤＡＰＴＥ
Ｒ３に受理されたチャネルグループ２の処理要求（要求
番号２２１で示される）はｔ二ｔｏ＋８でＡＤＡＰＴＥ
Ｒ２に選択され、またｔ ＝ ｔｏ 士、 １２でＡＤ
ＡＰＴＥＲＩ Ｋ選択される。ここで要求第号２２１
のうち、１００桁の「２」は要求発生源チャネルグル
ープ２に属することを示しており、１０桁の「２」は要
求発生源が該グループ内の小さい方から２番目のチャネ
ルであることを示し、１桁の「１」は要求が該要求発生
源の１番目の要求であることを示している。
この第２図より明らかなように、このような状態の下で
は同じチャネルからの２番目の要求である要求番号２２
２はｔ＝ｔ、＋６４のときになって選択されること、つ
まり次の選択が行なわれるまで６４τ必要となることが
わかる。
は同じチャネルからの２番目の要求である要求番号２２
２はｔ＝ｔ、＋６４のときになって選択されること、つ
まり次の選択が行なわれるまで６４τ必要となることが
わかる。
この時、高速チャネル９のオーバランの生じる確率は高
くなる。なぜならチャネル９に入出力装置から送出され
るデータ量は４０τに処理要求１回分であるが、この状
況下ではチャネル９の処理能力は他のチャネルと同じく
６４τで処理要求１回分しか選択されないためにデータ
・バッファがあふれオーバーランになる確率が高くなる
。
くなる。なぜならチャネル９に入出力装置から送出され
るデータ量は４０τに処理要求１回分であるが、この状
況下ではチャネル９の処理能力は他のチャネルと同じく
６４τで処理要求１回分しか選択されないためにデータ
・バッファがあふれオーバーランになる確率が高くなる
。
このような問題を改善するため、本発明では各チャネル
に第３図に示す、チャネル内処理要求制御部を構成し、
またＡＤＡＰＴＥＲＩに第４図に示す、選択制御を構成
する。
に第３図に示す、チャネル内処理要求制御部を構成し、
またＡＤＡＰＴＥＲＩに第４図に示す、選択制御を構成
する。
以下本発明を第３図及び第４図にもとづき説明する。
第３図において、５０１はデータ・バツファヘの書込み
レジスタ、５ｏ２はデータ・バッファ、５０３はデータ
・バッファよりの読出しレジスタ、５０５は書込みアド
レスを曹〈魯込みアドレスジへ スタ、５０４は書込みアドレスレジスタ５０５の値を＋
１するインクリメンタ、５０６は定数レジスタ、５０７
はデータ・バッファ５０２のアドレスレジスタ、５０８
は比較器、５１０は読出しアドレスを示す読出しアドレ
スレジスタ、５ｏ９は読出しアドレスレジスタ５１０の
アドレスを＋１するインクリメンタ、５１１は前記アド
レスレジスタ５０５と５１０の差を求める演算部であっ
てその出力は入出力装置よりの入力処理に於てデータ・
バッファ５゛Ｑ２にある有効データ量を示す。
レジスタ、５ｏ２はデータ・バッファ、５０３はデータ
・バッファよりの読出しレジスタ、５０５は書込みアド
レスを曹〈魯込みアドレスジへ スタ、５０４は書込みアドレスレジスタ５０５の値を＋
１するインクリメンタ、５０６は定数レジスタ、５０７
はデータ・バッファ５０２のアドレスレジスタ、５０８
は比較器、５１０は読出しアドレスを示す読出しアドレ
スレジスタ、５ｏ９は読出しアドレスレジスタ５１０の
アドレスを＋１するインクリメンタ、５１１は前記アド
レスレジスタ５０５と５１０の差を求める演算部であっ
てその出力は入出力装置よりの入力処理に於てデータ・
バッファ５゛Ｑ２にある有効データ量を示す。
５１２は制御部であって比較器５０８の動作等を管理し
、例えば入出力装置よりの入力処理においては、演算部
５１１の出刃が定数レジスタ５０６の定数以下になると
データバッファ５０２に余有のないことを示す「１」を
制御線５１７に出刃する。この制御線５１７の内容は処
理要求の内容を蓄えるレジスタ５１３０１ビツト、すな
わち前述ＡＤＡＰＴＥＲ３に出方される。５１４はＡＤ
ＡＰＴＩ３への出力データ・バス、５１５はＡＤＡＰＴ
ＥＲ３への制御データ・バス、５１６は入出力装置がら
のデータ・バスである。なお前記定数レジスタ５０６に
セットされる定数は、装置がオーバーランをしないよう
なデータ・バッファ５０２における余有を示すものであ
って、その値は実験的に設定される。このようにしてオ
ーバーランしないギ ″リギリの数を設定しておけば
各チャネルはオーバーランすることはほとんどない。
、例えば入出力装置よりの入力処理においては、演算部
５１１の出刃が定数レジスタ５０６の定数以下になると
データバッファ５０２に余有のないことを示す「１」を
制御線５１７に出刃する。この制御線５１７の内容は処
理要求の内容を蓄えるレジスタ５１３０１ビツト、すな
わち前述ＡＤＡＰＴＥＲ３に出方される。５１４はＡＤ
ＡＰＴＩ３への出力データ・バス、５１５はＡＤＡＰＴ
ＥＲ３への制御データ・バス、５１６は入出力装置がら
のデータ・バスである。なお前記定数レジスタ５０６に
セットされる定数は、装置がオーバーランをしないよう
なデータ・バッファ５０２における余有を示すものであ
って、その値は実験的に設定される。このようにしてオ
ーバーランしないギ ″リギリの数を設定しておけば
各チャネルはオーバーランすることはほとんどない。
そして高速のチャネル９においては、定数レジスタ５０
６の設定をデータ・バッファ５０２が一杯ｉＣナル、！
：ＨＩＧＨＰＲＩＯｋＬ１１’Ｙ ＢＩＴヲ論［（ｔｌ
ｉ「１」とする様にし、他の条件は前述の通りとすると
、これにより、後述の如く優先処理されるので、チャネ
ル９のオーバーランが生ずる確率は極 “めて小さなも
のとなる。
６の設定をデータ・バッファ５０２が一杯ｉＣナル、！
：ＨＩＧＨＰＲＩＯｋＬ１１’Ｙ ＢＩＴヲ論［（ｔｌ
ｉ「１」とする様にし、他の条件は前述の通りとすると
、これにより、後述の如く優先処理されるので、チャネ
ル９のオーバーランが生ずる確率は極 “めて小さなも
のとなる。
データ・バッファが一杯となる時刻はチャネル９に関し
他のチャネルの平均より速いと考えられる。また他のチ
ャネルはデータ・バッファ内のデータ量は減少する傾向
にあるから（入力レート１／１００［処理要求／τ〕、
出カレー）１／６４〔処理要求７１３弱） ＨＩＧ）Ｉ
ＰＲＩＯＲＩＴＹ ＢＩＴ＝ＯＮのチャネル９の処理
要求が他のチャネルに起因するＨＩＧＨＰＲＩＯＲＩＴ
Ｙ ＨＩＴ＝ＯＮの処理要求と競合する確率は大きくな
い。（■・Ｏサブシステムを構成するアダプターの、Ｈ
ＩＧＨＰＲＩＯＲＩ’ｌ”Ｙ ＢＩＴ、＝ ＯＮである
処理要求同志、又同ＢＩＴ＝＝ ＯＦ Ｆの処理要求同
志の優先順位は前記制御に従うものとする。同ＢＩＴ＝
ＯＮ の処理要求と同ＢｉＴ＝ＯＦ Ｆの処理要求の
競合は前者が優先する。）したがってチャネル９は１２
τ強の平均時間に一度処理要求を送出できる。勿論チャ
ネル９内のデータ・バッファが空いてくるとそのＰＬ（
、ＩＯ几Ｉ’、［’Ｙを元に戻す制御が行われるので、
チャネル９がいつまでもこの時間毎に処理要求を出せる
わけではないが、チャネル９内のデータ・バッファが一
杯になると少くとも直前に送出した低ＰＲＩＯＲＩＴＹ
の処理要求結果が戻って（る時間（１１τ以上２１τ以
下）だけ経過すると次の高）’ＲＩＯＲＩＴＹの処理要
求を送出できる。ま１こ時間が経過すれは他の低速チャ
ネルのいくつかのバッファは空トなり、チャネル９の動
作は通常の動作状態に近づく。
他のチャネルの平均より速いと考えられる。また他のチ
ャネルはデータ・バッファ内のデータ量は減少する傾向
にあるから（入力レート１／１００［処理要求／τ〕、
出カレー）１／６４〔処理要求７１３弱） ＨＩＧ）Ｉ
ＰＲＩＯＲＩＴＹ ＢＩＴ＝ＯＮのチャネル９の処理
要求が他のチャネルに起因するＨＩＧＨＰＲＩＯＲＩＴ
Ｙ ＨＩＴ＝ＯＮの処理要求と競合する確率は大きくな
い。（■・Ｏサブシステムを構成するアダプターの、Ｈ
ＩＧＨＰＲＩＯＲＩ’ｌ”Ｙ ＢＩＴ、＝ ＯＮである
処理要求同志、又同ＢＩＴ＝＝ ＯＦ Ｆの処理要求同
志の優先順位は前記制御に従うものとする。同ＢＩＴ＝
ＯＮ の処理要求と同ＢｉＴ＝ＯＦ Ｆの処理要求の
競合は前者が優先する。）したがってチャネル９は１２
τ強の平均時間に一度処理要求を送出できる。勿論チャ
ネル９内のデータ・バッファが空いてくるとそのＰＬ（
、ＩＯ几Ｉ’、［’Ｙを元に戻す制御が行われるので、
チャネル９がいつまでもこの時間毎に処理要求を出せる
わけではないが、チャネル９内のデータ・バッファが一
杯になると少くとも直前に送出した低ＰＲＩＯＲＩＴＹ
の処理要求結果が戻って（る時間（１１τ以上２１τ以
下）だけ経過すると次の高）’ＲＩＯＲＩＴＹの処理要
求を送出できる。ま１こ時間が経過すれは他の低速チャ
ネルのいくつかのバッファは空トなり、チャネル９の動
作は通常の動作状態に近づく。
ちなみにチャネル９の通常動作に於てＡＤＡＰＴＥＲ３
による被選択間隔は４０τ、処理要求を出してより結果
が帰って（る迄の平均時間は約１３τである。どちらに
してもオーバーランが生ずる確率は少ない。
による被選択間隔は４０τ、処理要求を出してより結果
が帰って（る迄の平均時間は約１３τである。どちらに
してもオーバーランが生ずる確率は少ない。
第４図に選択制御回路の一例として、前記モデル中のＡ
ＤＡＰＴＥＲＩ を想定した選択制御回路ブロック図を
示す。
ＤＡＰＴＥＲＩ を想定した選択制御回路ブロック図を
示す。
第４図中、６１４は選択制御回路及びデータ授受部を制
御する制御回路であり、その働きは自分のバッファ（図
示省略）が入力可能のときクロックゲー）（ＣＧ）６２
３をＯＮとし、もってＡＤＡＰＴｌｉｄＬ２より処理要
求種別等を識別するデータ（第３図のレジスタ５１３の
内容に等しい）をレジスタ６１３に入力し、その内容に
より制御線６１７によってデータの授受を制御する。か
つ後述する選択回路の出力を利用し、ゲート６１５．６
１６をＯＮＫして選択信号を信号線６２０．６２１を通
し、各々のＡＤＡＰＴＥ几２に返す。又処理要求をＭＣ
Ｕ４０２ に対し上げてよい時点になるとバス６１８
を通し処理要求ンＭＣＵ４０２ に対して上げる。
御する制御回路であり、その働きは自分のバッファ（図
示省略）が入力可能のときクロックゲー）（ＣＧ）６２
３をＯＮとし、もってＡＤＡＰＴｌｉｄＬ２より処理要
求種別等を識別するデータ（第３図のレジスタ５１３の
内容に等しい）をレジスタ６１３に入力し、その内容に
より制御線６１７によってデータの授受を制御する。か
つ後述する選択回路の出力を利用し、ゲート６１５．６
１６をＯＮＫして選択信号を信号線６２０．６２１を通
し、各々のＡＤＡＰＴＥ几２に返す。又処理要求をＭＣ
Ｕ４０２ に対し上げてよい時点になるとバス６１８
を通し処理要求ンＭＣＵ４０２ に対して上げる。
ＭＣＵ４０２よりの選択信号６１９が返るとデータ転送
を６１７を通し実行し、その最終段階に於て再び新たな
入力なＡＤＡＰＴＢＩ２に対し許すことになる。勿論一
度有効な処理要求が入ると制御回路６１４はこの時点迄
新たな入力を禁するものとする。
を６１７を通し実行し、その最終段階に於て再び新たな
入力なＡＤＡＰＴＢＩ２に対し許すことになる。勿論一
度有効な処理要求が入ると制御回路６１４はこの時点迄
新たな入力を禁するものとする。
さて、第４図に示した実施例においては優先順位回路と
して３種のものが併用されている。
して３種のものが併用されている。
回路６０１はＮＡＮ Ｄゲート６０４よりなり有効な処
理要求ならば必らず論理値「１」となる、制御線６２４
，６２５上の１ビツト「５ＴＯＲＡＧＥ）ＬＨＱＵＥＳ
Ｔ ＢＩＴＪを監視し、もって以下第２、第３の選択
回路を制御するものである。
理要求ならば必らず論理値「１」となる、制御線６２４
，６２５上の１ビツト「５ＴＯＲＡＧＥ）ＬＨＱＵＥＳ
Ｔ ＢＩＴＪを監視し、もって以下第２、第３の選択
回路を制御するものである。
すなわち、回路６０１は競合する相手が存在しない時に
は優先度の高低にかかわらずこれを選択する制御を行う
部位であって、制御線６２４．６２５上の５ＴＯＲＡＧ
Ｅ ＲＥＱＵＥＳＴ ＢＩＴがともに「１」になっ
た時のみ他の制御回路を活性化し、さもなければ無売件
にゲート６１１及び６１２をＯＮＫ’して制御線６２４
．６２５上の内容をＯＲしたものを入出力レジスタ６１
３に入力し、ｆｆｆｌＪ御回路６１４に送出１°る。つ
まりＮＡＮＤゲート６０４の出力は各選択回路６０２，
６０３の出力とＯＲされてＡＮＤゲート６１１．６１２
に入るカー、沿１ｊ御線６２４．６２５上のＳＴＯ几Ａ
ＧＥ ＲＥＱＵＥＳＴＢ Ｉ ’ｌ’の内容がともに「
１」であるとき以外）ｔＯＲゲート６０６．６０７．６
０９．６１０の働きによりＡＮＤゲート６１１．６１２
の制御入力線の値は全て「１」となる。
は優先度の高低にかかわらずこれを選択する制御を行う
部位であって、制御線６２４．６２５上の５ＴＯＲＡＧ
Ｅ ＲＥＱＵＥＳＴ ＢＩＴがともに「１」になっ
た時のみ他の制御回路を活性化し、さもなければ無売件
にゲート６１１及び６１２をＯＮＫ’して制御線６２４
．６２５上の内容をＯＲしたものを入出力レジスタ６１
３に入力し、ｆｆｆｌＪ御回路６１４に送出１°る。つ
まりＮＡＮＤゲート６０４の出力は各選択回路６０２，
６０３の出力とＯＲされてＡＮＤゲート６１１．６１２
に入るカー、沿１ｊ御線６２４．６２５上のＳＴＯ几Ａ
ＧＥ ＲＥＱＵＥＳＴＢ Ｉ ’ｌ’の内容がともに「
１」であるとき以外）ｔＯＲゲート６０６．６０７．６
０９．６１０の働きによりＡＮＤゲート６１１．６１２
の制御入力線の値は全て「１」となる。
第２の選択回路６０２は本発明に関連する回路であり、
制御線６２４．６２５上のＨＩＧＨＰＲＩＯＲＩＴＹ
ＢＩＴを監視し、回路６０１により処理要求の競合が検
出された場合には、制御線６２４．６２５上のＨＩＧＨ
ＰＲＩＯＲＩＴＹ ＢＩＴの値によりこれを選択する。
制御線６２４．６２５上のＨＩＧＨＰＲＩＯＲＩＴＹ
ＢＩＴを監視し、回路６０１により処理要求の競合が検
出された場合には、制御線６２４．６２５上のＨＩＧＨ
ＰＲＩＯＲＩＴＹ ＢＩＴの値によりこれを選択する。
もし画処理要求のＨＩ （３４Ｉ Ｐ ＦＬＩ ＯＲＩ
ＴＹ ＢＩＴの値が同一であれば選択は第３の選択回路
６０３Ｋまかせ、第２の選択回路自身の出力はオール「
１」となる。つまり排他的論理ＯＲゲ−）６０５の出力
論理値が１１」、つまり一力の処理要求のみＨＩＧＨＰ
ＲＩＯＬｃＩＴＹ ＢＩＴ＝ＯＮとなっていた場合には
、ＯＲゲート６０６．６０７の出力は回路６０１が競合
を検出していればＨＩ ＧＨＰ ＲＩ ＯＲＩＴＹ Ｂ
ＩＴ の値そのものとなって、ＨＩＧＨＰＲ，ｌ０ＲＩ
ＴＹ ＢＩＴ＝ＯＦＦの処理云求に対応するゲ−）６１
１，６１２の片刃が閉じられる。このときゲー）６０５
の出力により第３の選択回路の出力は強制的にオール「
１」となり第３の選択回路６０３の選択結果は無視され
る。
ＴＹ ＢＩＴの値が同一であれば選択は第３の選択回路
６０３Ｋまかせ、第２の選択回路自身の出力はオール「
１」となる。つまり排他的論理ＯＲゲ−）６０５の出力
論理値が１１」、つまり一力の処理要求のみＨＩＧＨＰ
ＲＩＯＬｃＩＴＹ ＢＩＴ＝ＯＮとなっていた場合には
、ＯＲゲート６０６．６０７の出力は回路６０１が競合
を検出していればＨＩ ＧＨＰ ＲＩ ＯＲＩＴＹ Ｂ
ＩＴ の値そのものとなって、ＨＩＧＨＰＲ，ｌ０ＲＩ
ＴＹ ＢＩＴ＝ＯＦＦの処理云求に対応するゲ−）６１
１，６１２の片刃が閉じられる。このときゲー）６０５
の出力により第３の選択回路の出力は強制的にオール「
１」となり第３の選択回路６０３の選択結果は無視され
る。
もしゲート６０５の出力が論理値「０」、すなわち画処
理要求のＨＩＧＨＰＨ，ｌ０ＲＩＴＹ ＢＩＴの値が同
一であれば、ゲート６０５の反転出力によりゲート６０
６．６０．７の出力は「１」となり、選択回路６０２に
よる選択はなされないことになる。
理要求のＨＩＧＨＰＨ，ｌ０ＲＩＴＹ ＢＩＴの値が同
一であれば、ゲート６０５の反転出力によりゲート６０
６．６０．７の出力は「１」となり、選択回路６０２に
よる選択はなされないことになる。
第３の選択回路６０３は回路６０１．６０２により制御
され、競合が生じ、しかも）ＩＩＧＨＰＲＩＯＲＩＴＹ
ＢＩＴの値によっても選択がなされなかつ１こときに
前回選択したＡＤＡＰＴＥ）ｔ２のＰＲＩＯＲＩ’Ｉ’
Ｙを下げることにより選択を行う。つまりランチ６０８
の値が「１」であったときＯＲゲート６０９０入力に「
１」′が、同じ＜０１もゲート６１００人力に「０」が
印加され、回路６０１．６０２によりこれらのゲートの
入力ＶＣ「１」が入力されていないとゲート６０９の出
力は「１」、ゲート６１０の出力は「０」となり、ＡＮ
Ｄゲート６１２はＯＦＦとなりＡＤＡＰＴＥｆも２０１
が選択されることになる。もしランチ６０８の値が１−
０」であれば今度はＡ Ｎ Ｄゲート６１１がオフ、Ａ
ＮＤ６１２カζオンとなりＡＤＡＰＴＥＲ２０２が選択
されることになる。このラッチ６０８の内容はゲート６
１１．６１２を通過した、すなわち選択された処理要求
の５ＴＯＲＡＧ ＲＥＱＵＥＳＴ ＢＩＴにより変更さ
れる。もしＡＤＡＰＴＥ）も２０１が選択されるとＡＮ
Ｄゲート６１１の出力によりラッチ６（）８はリセット
され、次にはＡＤＡＰＴＥＩＬ２０２のＰＲＩＯＲＪＴ
Ｙが相対的に上がる。モしてＡＤＡＰＴＢＩ（２０２が
選択されるとラッチ６０８はセットされ、ＡＤＡＰＴＥ
Ｒ２０１のＰＲＩＣ）ＲＩＴＹが相対的に上がる。この
ようにしてＡｌ）ＡＰＴＥＲ２０１と２０２は選択回路
２０３により交互に選択されるよう制御される。なおラ
ッチ６０８に与えられろクロックゲート６２２はクロッ
クゲート６２３と同時に与えられるべきではな（、レジ
スタ６１３に有効な処理要求の入った次のクロックに対
し与えられるべきである。又選択信号をＡｉ）ＡＰＴＢ
Ｆｔ２に返す為の制御線６２７はクロックゲート６２３
と同じタイミングでとがってよいが、クロックゲート６
２２の立ち上がりと共Ｋｇとされるべきである。
され、競合が生じ、しかも）ＩＩＧＨＰＲＩＯＲＩＴＹ
ＢＩＴの値によっても選択がなされなかつ１こときに
前回選択したＡＤＡＰＴＥ）ｔ２のＰＲＩＯＲＩ’Ｉ’
Ｙを下げることにより選択を行う。つまりランチ６０８
の値が「１」であったときＯＲゲート６０９０入力に「
１」′が、同じ＜０１もゲート６１００人力に「０」が
印加され、回路６０１．６０２によりこれらのゲートの
入力ＶＣ「１」が入力されていないとゲート６０９の出
力は「１」、ゲート６１０の出力は「０」となり、ＡＮ
Ｄゲート６１２はＯＦＦとなりＡＤＡＰＴＥｆも２０１
が選択されることになる。もしランチ６０８の値が１−
０」であれば今度はＡ Ｎ Ｄゲート６１１がオフ、Ａ
ＮＤ６１２カζオンとなりＡＤＡＰＴＥＲ２０２が選択
されることになる。このラッチ６０８の内容はゲート６
１１．６１２を通過した、すなわち選択された処理要求
の５ＴＯＲＡＧ ＲＥＱＵＥＳＴ ＢＩＴにより変更さ
れる。もしＡＤＡＰＴＥ）も２０１が選択されるとＡＮ
Ｄゲート６１１の出力によりラッチ６（）８はリセット
され、次にはＡＤＡＰＴＥＩＬ２０２のＰＲＩＯＲＪＴ
Ｙが相対的に上がる。モしてＡＤＡＰＴＢＩ（２０２が
選択されるとラッチ６０８はセットされ、ＡＤＡＰＴＥ
Ｒ２０１のＰＲＩＣ）ＲＩＴＹが相対的に上がる。この
ようにしてＡｌ）ＡＰＴＥＲ２０１と２０２は選択回路
２０３により交互に選択されるよう制御される。なおラ
ッチ６０８に与えられろクロックゲート６２２はクロッ
クゲート６２３と同時に与えられるべきではな（、レジ
スタ６１３に有効な処理要求の入った次のクロックに対
し与えられるべきである。又選択信号をＡｉ）ＡＰＴＢ
Ｆｔ２に返す為の制御線６２７はクロックゲート６２３
と同じタイミングでとがってよいが、クロックゲート６
２２の立ち上がりと共Ｋｇとされるべきである。
このように第４図では、Ａ ］’Ｊ Ａ Ｐ Ｔ ＥＲ
２は一度処理要求を上げろとＡＤＡＰ’１ＪＲ１より選
択信号が返るまでこれを落丁ことはなく、従って最低２
τの間処理要求を上げているものと仮定している。かつ
ＡＩ）ＡＰＴＥＲ２は有効な処理要求がない場合には、
制御線６２４あるいは６２５の内容がオール「０」であ
ることを保□障しなければならない。
２は一度処理要求を上げろとＡＤＡＰ’１ＪＲ１より選
択信号が返るまでこれを落丁ことはなく、従って最低２
τの間処理要求を上げているものと仮定している。かつ
ＡＩ）ＡＰＴＥＲ２は有効な処理要求がない場合には、
制御線６２４あるいは６２５の内容がオール「０」であ
ることを保□障しなければならない。
本発明によれば、チャネルの状況を反映した優先度表示
をチャネジ自ら決定して行う１こめ、チャネルの動作状
況に応じた優先度を名チーＡ′ネルに割り当てることが
容易であり、プロセシングバソーの配分を最適化するこ
とができる。このためチャネルのオーバーラン噌・の現
象が年する確部るｒ、減少できる。またチャネル内の上
記侵先瓜を決定−「る論理は簡単なものであり、さらに
上記優先度により選択をｊＣす階層構造■・０サブシス
テム内アダプターにおいても、結合するグ・ヤネルの属
ｔ４二をｉ己１．獣する必要等がないため、■・０サブ
シス′テム内′凌先順位制ｆ、ｉｌ ｉｌ路のハードウ
ェア総睦が減少できる。
をチャネジ自ら決定して行う１こめ、チャネルの動作状
況に応じた優先度を名チーＡ′ネルに割り当てることが
容易であり、プロセシングバソーの配分を最適化するこ
とができる。このためチャネルのオーバーラン噌・の現
象が年する確部るｒ、減少できる。またチャネル内の上
記侵先瓜を決定−「る論理は簡単なものであり、さらに
上記優先度により選択をｊＣす階層構造■・０サブシス
テム内アダプターにおいても、結合するグ・ヤネルの属
ｔ４二をｉ己１．獣する必要等がないため、■・０サブ
シス′テム内′凌先順位制ｆ、ｉｌ ｉｌ路のハードウ
ェア総睦が減少できる。
さらにチャネル・オーバーランが生じにくいブこめ、グ
・ヤネル・オーバーランを生じない範囲に押さえられて
い１こ■・Ｏサブシステムのデータ転送スルーブツトも
向上させることができる。
・ヤネル・オーバーランを生じない範囲に押さえられて
い１こ■・Ｏサブシステムのデータ転送スルーブツトも
向上させることができる。
ま１．ニチャネル機並別に制御を行わない為に■・０構
成を変化させても■・０ザブシステムはこれを認識する
必要がな（、システムの股足変更も自由となる。
成を変化させても■・０ザブシステムはこれを認識する
必要がな（、システムの股足変更も自由となる。
第１図は本発明の実施例を示すためのデータ処理システ
ムの１モデル構成図、第２図は同モデルにおいて全アダ
プタに処理要求が存在する場合の従来の優先制御手法に
よる処理要求の移動状態説明図、第３図は本発明の一実
施例におけるチャネル内処理要求制御部、第４図は本発
明の一実施例罠おけるＡＤＡＰ’ｌ’ＥＲ１の選択制御
部である。 図中、４０１は主記憶装置、４０２はメモリ制御装置、
４０３は中央処理装置、５０１は曹込みレジスタ、５０
２はデータ・バッファ、５０３は読出しレジスタ、５０
４はインクリメンタ、５０６は定数レジスタ、５０７は
アドレスレジスタ、５０８は比較器、５１１は演算部、
５１２は制御回路、５１３はレジスタ、６０１〜６０３
は選択回路、６０８はラッチ、６１４は制御回路である
。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮才１ｍ Ｉ′ すｚ５！ＪＣｔａｌノ Ａ１６１１ ｔ−もａｔ−ｔｏ中２ ｔ−ｔｏ９Ｅ
ｔ−ｔａ＋８４１１
１ｆｆｉｌｔ−ｚｓｔ１２
ｅ−ｔｌｌ”／４１１） ４
２１１−１６す１８も−ｔ０中２０ ＪＪＩ ！Ｊｌｔ
４ａす２４ ｔ
−ｔａｔｌＥ ’１４１
ＪｕｌｕＬ ＋４１
２ｄｌ ４４１＋５１ ２５１ｍ
４４Ｉ１１ｆ２ＩＬ ＪｒＪｔ−ｔｓ中１０ｔ
−ｔａＧＬ ４４１ ｎ１ｔｓＩ
ｕ１． ｘｘｌ ｍｔｔｒ ｚ
ｘｔ Ｊｃｔ ｄｌｒ ｒｔｒ ２
ｊｒ Ｊｔｒ−ｚｓｔ４ スＩ＋ １２１ ４Ｎ ＋２＋ １１１１ ２！Ｉ ３２１ ４
２＋ｔｍｔ４＋＋６ ２ｆ ２２１ ４２１ ＋ｆｆ１ｌ １３１ ２３１ ３３１
４３１ｔ４ｏ”ｊＥ ＩＥｆ ｚｓｉ ＪＪＩ φ３１ １４ｆ２４１ Ｊｕｌ ４３１
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４゜１１ ２ｔ１ ４０ ＋ｑ１２９１Ｊｕ１４７１１８ を諷ｔｓす４８ 右＋
ｔ・す５０２７１ ３７１ ｒｓｒ ｚｓｔ ｓａｔ ＋″Ｆ／
１７Ｚ−ｔｏｔｓ４ｔ−ｔａｔｌＥ ４’７１ ｍ１ｍ ＋１２２１１ ３１１ ４訂 ＩＩｊ−ｔ、す
１６ ｔ−ｔａｆ
ｌｚ１ｆ ｒｒｔ ｏｔ ｌｅｔ ２１！ Ｊｆｌ ４−１！
／２を鴛ｔａ＋Ｑ ＩＥｆ ２！＋ １ＣＩ ４ＥＩ Ｉ’ｌｌ Ａ７１ Ｊ７／
４０を簡ｔ−す４Ｃ ２１１４１１ ＋７１ ４１１
７７１ Ｊｆｌ１、 ２７７ ３７７ ４
７１ １Ｓノ Ｊｆｌ ３ｊ
１ ４７／Ｃ−ｔｏ＋ｆＺ ３７Ｉ
２りｆ２デ／４７１１ＩＩ４γＩ ＋１ ２ｇ１ ３８７ 手ａｔ ｕｚ ｕ
ｔ ｓａｔ ＋１ｌｉ−ｔ−す５８ ｎｔ
５ａｔ２１７ ８１
ｍ ＋ｌ１１２ １１ｆｌ ３ｎ
４１１ Ｉｌｌ ２１ｆｆｉ
ＪＩＬ ４／Ｚムーｔｏｆｒ＋ ４１１
ｆＩ２１１２ ３Ｉ２
２１１ ３１２１ ｔｌｌ
３２１ ４１１ ｆ２ｔ ［
ツｌコ Ｊａ す１２５ 胃 手続補正書（方式） ％式％（１ １、事件の表示 昭和５７年特許願第１１３５７１号２
、発明の名称 優先順位制御方式 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地氏
名 （５２２） 富士通株式会社代表者山本卓眞 ６、補正により増加する発明の数 なし補 正 の
内 容 ）図面第２図を別紙未配のように補正する。 以上 ｔ−ら ｔ＋ｔ４ｆ２ＡＤＡ・工ＩＩ
Ｉ Ｊｌｌｔ−ｔａ’ｒ
ｔ ＋ｅ＊”８４１１
１２１ｔＩ＋ｔ＃す１２ｔ−
ｔａす１４ 圃 ４２１ ｒｓｌす２ｆＩＪ１１１！ １４＋ ２ＪＩ Ｊｌｌ ４１１ １４
イ ２ＪＩ ｍｔ−ムナｌ’
Ｃ−ｅ４ｅ２０ＪＪＩ
ｚ１１２３ｔ ４０
、 、◆ｌ ◆１ｆ１４１２４１ Ｊ４Ｊ
４４＋ ＩｓＩ ２４１ Ｊｕｌｔ−ｔ
ａす２４’ｔ−ｔｍｆ２ｇ ／４１Ｊφｆ ｕｌ 、１４Ｉ２４１ ４４＋ ＩＩＩ ２ｊｌＭＬ ４４Ｊ ＩにＩ
２１ｆＪｒｊｔ−ムナ”
ｔ−ｔａ＋Ｊ１４４１
１１１ｔ６ ｓｘｔ
ｘｒｔ ｍｊｔｊ ２１１ Ｊｔｌ ｔｌＬ
ＩＩＩ ２１１ Ｊｌｌｋｔ＊ｔ４ １２１ ４Ｈ ４ｚｌ ず１１ ｍ ３２１ ４２１ｔ
＋レナ１Ｇ １ ！！＋ ４２１ ４２１ １ＪＩ ２３１ １１１４３
１ｔＮＬｔ ＩｓＩ ２３１ ＪＪＩ ◆３１ ｔ４ｒ ２ａｌ Ｊ４＋ ４３
１ｔ５ｔａす２ｚ ３１ １Ｕ ３４ｔ ４４１ ＢＬ ２４ＩＪｊｌ ４１ｔ−ｔ
ａす４ ４１ ＩＩＩ ４４！ イｓ＋ ７１ｆ ｍ Ｊｌｌ
ｕｌｔ−ｔａｔ３４ ｆ１ ２１７ ４５Ｉ ４Ｊｔ ｔｉ１２ｉｒ １ｔ＋ チ釘
ｔ−ｔａｔｌＥ ｔ−ｔａ＋３１１−
１−す４１ ｔ−ムナ４
４・ＩＩＩ ２ｔ＋ ４ｔｌ Ｉフ１２フＩＪ？＋４ツｌ＄１１ ｔ−ｔａす４１ ｔ−
ｔ−すｆ（１ｎ ２マＩ ３７１ １１１ ｔｅｌ ＪＪｊ ＋γ／ Ｔ
Ｂｊｔ−１ｅｆｓ４ｔ−ムナ５Ｃ ４７噌 ｔｇ＋ ｚｔｔ １１ｆｆｉ ２９１ ３７２ ４訂 ０２ｔ
ムムナＥｌｌｔ−ｔｏｒＣ２ １ｆ ｔｔｚ ＋１１ １ｆｆｉ！ ＺＬ２Ｊｌ！ ４−１１
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ＦＩ４８１γｔ２テ／Ｊ７１４Ｅ１ ｔ−ムナ４Ｅ ｘｔｔ ４ｉ
ｔ１７１ ｈＥＩ
１７１ Ｊ？／２Ｙｆ ３７／
４’ｌｆ ＩＩＩ ２７１ ３＃ ４７
１を虐ｔｍ ｆｎ ２７Ｉ
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１１ ３１２Ｌ ４１１ ｍ ２
１１ ＪＪＩ ４７２ｔ−ＴＢｊｔ４
ムの１モデル構成図、第２図は同モデルにおいて全アダ
プタに処理要求が存在する場合の従来の優先制御手法に
よる処理要求の移動状態説明図、第３図は本発明の一実
施例におけるチャネル内処理要求制御部、第４図は本発
明の一実施例罠おけるＡＤＡＰ’ｌ’ＥＲ１の選択制御
部である。 図中、４０１は主記憶装置、４０２はメモリ制御装置、
４０３は中央処理装置、５０１は曹込みレジスタ、５０
２はデータ・バッファ、５０３は読出しレジスタ、５０
４はインクリメンタ、５０６は定数レジスタ、５０７は
アドレスレジスタ、５０８は比較器、５１１は演算部、
５１２は制御回路、５１３はレジスタ、６０１〜６０３
は選択回路、６０８はラッチ、６１４は制御回路である
。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮才１ｍ Ｉ′ すｚ５！ＪＣｔａｌノ Ａ１６１１ ｔ−もａｔ−ｔｏ中２ ｔ−ｔｏ９Ｅ
ｔ−ｔａ＋８４１１
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２＋ｔｍｔ４＋＋６ ２ｆ ２２１ ４２１ ＋ｆｆ１ｌ １３１ ２３１ ３３１
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ＪＩＬ ４／Ｚムーｔｏｆｒ＋ ４１１
ｆＩ２１１２ ３Ｉ２
２１１ ３１２１ ｔｌｌ
３２１ ４１１ ｆ２ｔ ［
ツｌコ Ｊａ す１２５ 胃 手続補正書（方式） ％式％（１ １、事件の表示 昭和５７年特許願第１１３５７１号２
、発明の名称 優先順位制御方式 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地氏
名 （５２２） 富士通株式会社代表者山本卓眞 ６、補正により増加する発明の数 なし補 正 の
内 容 ）図面第２図を別紙未配のように補正する。 以上 ｔ−ら ｔ＋ｔ４ｆ２ＡＤＡ・工ＩＩ
Ｉ Ｊｌｌｔ−ｔａ’ｒ
ｔ ＋ｅ＊”８４１１
１２１ｔＩ＋ｔ＃す１２ｔ−
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Ｉｌｌ ４７１２１１ ３１７ ＋１１
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５８ ｎｔ ｎｔ２１７
ｊ蓼１ ２ｊｌ ４訂２
１１ ３１２Ｌ ４１１ ｍ ２
１１ ＪＪＩ ４７２ｔ−ＴＢｊｔ４
Claims (1)
- （１）複数のチャネルを備え、チャネルからの処理要求
を実際に処理する部位と上記チャネル間には処理要求の
選択機能を持つアダプターによって階層構造が構成され
ており、チャネルよりの処理要求はこれらのアダプター
によって選択されより上位のアダプター又は上部処理部
に伝達されるような入出力サブシステム構成をとるデー
タ処理システムにおいて、上記チャネルは処理要求が上
記アダプター又は処理部において他の処理要求と競合を
生じた場合に選択されるべき処理要求を決定するときの
優先順位クラスを付与する優先順位付与手段と通常の処
理要求にこの優先順位クラスを示すデータを付加して送
出する送出手段を備え、上記アダプター又は処理部にお
いて処理要求間の競合が生す°゛ると、これらのうち最
も高い優先順位クラスを付されたものの中から選択が行
なわれるようにしたことを特徴とする優先順位制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11357182A JPS593614A (ja) | 1982-06-30 | 1982-06-30 | 優先順位制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11357182A JPS593614A (ja) | 1982-06-30 | 1982-06-30 | 優先順位制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593614A true JPS593614A (ja) | 1984-01-10 |
Family
ID=14615614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11357182A Pending JPS593614A (ja) | 1982-06-30 | 1982-06-30 | 優先順位制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593614A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109859A (ja) * | 1984-11-02 | 1986-05-28 | 清水建設株式会社 | 連続式合成メタル型枠及び型枠工法 |
| JPS62179042A (ja) * | 1986-01-31 | 1987-08-06 | Nec Corp | デ−タ処理装置 |
| JPS62253872A (ja) * | 1986-04-25 | 1987-11-05 | 岡部株式会社 | 走行移動式型枠装置 |
| JPH01121462A (ja) * | 1987-11-02 | 1989-05-15 | Hory Corp | 水路壁構築用型枠 |
| JPH05302431A (ja) * | 1992-04-27 | 1993-11-16 | Kajima Corp | 移動式型枠装置および型枠工法 |
| US5404540A (en) * | 1991-12-04 | 1995-04-04 | North America Philips Corporation | Arbiter with a uniformly partitioned architecture |
| WO2003079194A1 (fr) * | 2002-03-18 | 2003-09-25 | Matsushita Electric Industrial Co., Ltd. | Appareil de traitement de donnees |
-
1982
- 1982-06-30 JP JP11357182A patent/JPS593614A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109859A (ja) * | 1984-11-02 | 1986-05-28 | 清水建設株式会社 | 連続式合成メタル型枠及び型枠工法 |
| JPH057502B2 (ja) * | 1984-11-02 | 1993-01-28 | Shimizu Construction Co Ltd | |
| JPS62179042A (ja) * | 1986-01-31 | 1987-08-06 | Nec Corp | デ−タ処理装置 |
| JPS62253872A (ja) * | 1986-04-25 | 1987-11-05 | 岡部株式会社 | 走行移動式型枠装置 |
| JPH01121462A (ja) * | 1987-11-02 | 1989-05-15 | Hory Corp | 水路壁構築用型枠 |
| US5404540A (en) * | 1991-12-04 | 1995-04-04 | North America Philips Corporation | Arbiter with a uniformly partitioned architecture |
| JPH05302431A (ja) * | 1992-04-27 | 1993-11-16 | Kajima Corp | 移動式型枠装置および型枠工法 |
| WO2003079194A1 (fr) * | 2002-03-18 | 2003-09-25 | Matsushita Electric Industrial Co., Ltd. | Appareil de traitement de donnees |
| CN1307556C (zh) * | 2002-03-18 | 2007-03-28 | 松下电器产业株式会社 | 信息处理装置 |
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