JP2001051943A - アクセス調停回路およびアクセス調停方法、並びにアクセス調停用制御プログラムを記憶した記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 正常なプリントデータが保障できなくなるよ
うなオーバーランの発生をあらかじめ防止し、且つ効率
的なメモリバスの使用を可能とするアクセス調停回路を
提供する。 【解決手段】 アクセス調停回路１１５は、カウンタ１
０１とセレクト部３０１、３０２と調停部１０２〜１１
４を有し、ＣＰＵのリクエストをＣＰＵがどの外部メモ
リにアクセスしたかにより、またはＣＰＵの出力する転
送コードにより分割したＣＰＵリクエストのそれぞれに
対して、同時に入力されるＤＭＡのリクエストに対する
優先順位付けを行なう。カウント１０１はそれぞれのア
クセスのラスト信号により“１”ずつカウントアップし
ていき、規定値まで達したらプライオリティー信号を複
数種生成する。調停部は各ＣＰＵリクエスト毎に選択さ
れたプライオリティー信号に基づき、同時に入力するＣ
ＰＵとＤＭＡのリクエストの片方をパスし、他方をマス
クする動作を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数ソースからの
ダイレクトメモリアクセス（ＤＭＡ）へのアクセスとＣ
ＰＵアクセス及びその他の外部メモリへのアクセスを一
括して制御するアクセス調停回路およびアクセス調停方
法、並びにアクセス調停用制御プログラムを記憶した記
憶媒体に関する。

【０００２】

【従来の技術】従来、アクセス調停回路は、本回路を含
む制御装置（例えば、プリント制御装置）のＣＰＵが１
つであれば、複数ソースからのアクセスに対してＤＭＡ
同志で調停を行なった上で、メモリバスを専有する権利
を獲得したＤＭＡソースのリクエストとＣＰＵ及びその
他のリクエストを再調停するか、もしくは全てのＤＭ
Ａ，ＣＰＵ及びその他のリクエストを一律に並べてそれ
を一括で調停するように構成されていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ような従来例では、いずれの場合も、ＣＰＵリクエスト
がどの外部メモリをアクセスするものであっても、同時
に入力されるＤＭＡリクエストに対する優先度は全て同
等であり、かつＣＰＵリクエストによる転送コードが命
令のフェッチであるのか、データの転送であるのかに関
わらず、やはり同時に入力されるＤＭＡリクエストに対
する優先度は同等であるので、ホストコンピュータ等の
外部機器から複雑なデータが圧縮された形で転送される
ような場合に、そのデータを伸張，展開，ビデオ出力す
る際に頻繁にＤＭＡリクエストが発生して、正常なプリ
ントデータが保障できない現象（オーバーラン）に陥っ
たら、その回避策はなく、解像度を落として再転送する
か、もしくは圧縮されないデータの形で再転送するかし
かないという解決すべき課題があった。

【０００４】また、近年のプリント制御装置の低価格化
の波の中で一本のメモリバス上にＲＯＭやＲＡＭなどの
複数種の外部メモリが接続される傾向となり、上記ＤＭ
Ａリクエストの発生率の高さと合わせて、ＣＰＵのリク
エストの発生率も高くなり、メモリバスの使用頻度が非
常に高くなり、効率的にメモリバスを運用できないとい
う解決すべき課題があった。

【０００５】そこで、本発明の目的は、上述の課題を解
決すべく、ＣＰＵのリクエストをＣＰＵがどの領域、す
なわちどの外部メモリにアクセスしたかにより、もしく
はＣＰＵの出力する転送コードにより分割し、分割した
ＣＰＵリクエストのそれぞれに対して、同時に入力され
るＤＭＡのリクエストに対する優先順位付けを行なうこ
とで、上述のようなオーバーランするのをあらかじめ防
止し、且つ効率的なメモリバスの使用を可能とするアク
セス調停回路およびアクセス調停方法、並びにアクセス
調停用制御プログラムを記憶した記憶媒体を提供するこ
とにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、ＣＰＵの全アドレス空間を複数
の領域に分割し、分割した該領域を外部メモリへのアク
セスにそれぞれ割り付け、ＣＰＵがどの領域、すなわち
どの外部メモリにアクセスしたかによりＣＰＵリクエス
ト信号を分割するデコード手段と、該デコード手段で分
割された前記ＣＰＵリクエスト信号，該ＣＰＵリクエス
ト信号と同時に入力するＤＭＡリクエスト信号のそれぞ
れのアクセスをカウントし、該カウント値が規定回数に
なったらプライオリティーを切換えるカウント手段と、
前記デコード手段で分割されたＣＰＵリクエスト信号毎
に、前記カウント手段で発生するプライオリティー信号
の中でどれを選択するかを決定するセレクト手段と、該
セレクト手段により選択されたプライオリティー信号に
基づき、前記分割されたＣＰＵリクエスト信号及びＤＭ
Ａリクエスト信号のそれぞれのアクセスを調停する調停
手段とを有することを特徴とする。

【０００７】ここで、前記デコード手段は、現在のＣＰ
Ｕのアクセスが命令フェッチなのか、データのトランザ
クションなのか、変数のロード／ストアなのか、のいず
れであるかを示す転送コード信号により、前記ＣＰＵリ
クエスト信号を分割することを特徴とすることができ
る。

【０００８】また、前記デコード手段は、ＣＰＵの前記
転送コード信号と、アクセスサイズを現わす信号、すな
わち現在のアクセスがシングルアクセスなのかバースト
アクセスなのかを示す信号やライトスルーアクセス，キ
ャッシュミスアクセスを示す信号とを組み合わせて、こ
れらの信号により前記ＣＰＵリクエスト信号を分割する
ことを特徴とすることができる。

【０００９】また、前記デコード手段は、更にＣＰＵ内
部のキャッシュのＯＮ／ＯＦＦにより、前記ＣＰＵリク
エスト信号を分割することを特徴とすることができる。

【００１０】また、前記カウント手段は、前記分割され
たＣＰＵリクエスト信号と前記同時に入力されるＤＭＡ
リクエストのそれぞれのアクセスのラストを示す信号に
より“１”ずつカウントアップしていき、そのカウント
値が規定値まで達したら、論理を変化させるようなプラ
イオリティー信号を複数種生成することを特徴とするこ
とができる。

【００１１】また、前記セレクト手段は、前記カウント
手段で生成された前記複数のプライオリティー信号の中
で当該の転送データの処理に最適なものを、前記分割さ
れたＣＰＵリクエスト毎に選択することを特徴とするこ
とができる。

【００１２】また、前記調停手段は、前記セレクト手段
により選択された前記プライオリティー信号に基づき、
同時に入力するＣＰＵリクエスト信号とＤＭＡリクエス
ト信号の片方をパスし、他方をマスクする動作を各ＣＰ
Ｕリクエストに関して行なうことを特徴とすることがで
きる。

【００１３】上記目的を達成するため、請求項８の発明
は、ＣＰＵの全アドレス空間を複数の領域に分割し、分
割した該領域を外部メモリへのアクセスにそれぞれ割り
付け、ＣＰＵがどの領域、すなわちどの外部メモリにア
クセスしたかによりＣＰＵリクエスト信号を分割するデ
コード工程と、該デコード工程で分割された前記ＣＰＵ
リクエスト信号，該ＣＰＵリクエスト信号と同時に入力
するＤＭＡリクエスト信号のそれぞれのアクセスをカウ
ントし、該カウント値が規定回数になったらプライオリ
ティーを切換えるカウント工程と、前記デコード工程で
分割されたＣＰＵリクエスト信号毎に、前記カウント工
程で発生するプライオリティー信号の中でどれを選択す
るかを決定するセレクト工程と、該セレクト工程で選択
されたプライオリティー信号に基づき、前記分割された
ＣＰＵリクエスト信号及びＤＭＡリクエスト信号のそれ
ぞれのアクセスを調停する調停工程とを有することを特
徴とする。

【００１４】ここで、前記デコード工程は、現在のＣＰ
Ｕのアクセスが命令フェッチなのか、データのトランザ
クションなのか、変数のロード／ストアなのか、のいず
れであるかを示す転送コード信号により、前記ＣＰＵリ
クエスト信号を分割することを特徴とすることができ
る。

【００１５】また、前記カウント工程は、前記分割され
たＣＰＵリクエスト信号と前記同時に入力されるＤＭＡ
リクエストのそれぞれのアクセスのラストを示す信号に
より“１”ずつカウントアップしていき、そのカウント
値が規定値まで達したら、論理を変化させるようなプラ
イオリティー信号を複数種生成することを特徴とするこ
とができる。

【００１６】また、前記セレクト工程は、前記カウント
工程で生成された前記複数のプライオリティー信号の中
で当該の転送データの処理に最適なものを、前記分割さ
れたＣＰＵリクエスト毎に選択することを特徴とするこ
とができる。

【００１７】また、前記調停工程は、前記セレクト工程
で選択された前記プライオリティー信号に基づき、同時
に入力するＣＰＵリクエスト信号とＤＭＡリクエスト信
号の片方をパスし、他方をマスクする動作を各ＣＰＵリ
クエストに関して行なうことを特徴とすることができ
る。

【００１８】上記目的を達成するため、請求項１３の発
明は、コンピュータにより、ＣＰＵのリクエストをＣＰ
Ｕがどの外部メモリにアクセスしたかにより分割し、分
割したＣＰＵリクエストのそれぞれに対して、同時に入
力されるＤＭＡのリクエストに対する優先順位付けを行
なうための制御プログラムを記憶した記憶媒体であっ
て、該制御プログラムはコンピュータに対し、ＣＰＵの
全アドレス空間を複数の領域に分割させ、分割した該領
域を外部メモリへのアクセスにそれぞれ割り付け、ＣＰ
Ｕがどの領域、すなわちどの外部メモリにアクセスした
かによりＣＰＵリクエスト信号を分割させ、分割された
前記ＣＰＵリクエスト信号，該ＣＰＵリクエスト信号と
同時に入力するＤＭＡリクエスト信号のそれぞれのアク
セスをカウントさせ、該カウント値が規定回数になった
らプライオリティー信号を切換えさせ、分割されたＣＰ
Ｕリクエスト信号毎に、前記プライオリティー信号の中
でどれを選択するかを決定させ、選択されたプライオリ
ティー信号に基づき、前記分割されたＣＰＵリクエスト
信号及びＤＭＡリクエスト信号のそれぞれのアクセスを
調停させることを特徴とする。

【００１９】ここで、前記制御プログラムはコンピュー
タに対し、現在のＣＰＵのアクセスが命令フェッチなの
か、データのトランザクションなのか、変数のロード／
ストアなのか、のいずれであるかを示す転送コード信号
により、前記ＣＰＵリクエスト信号を分割させることを
特徴とすることができる。

【００２０】（作用）本発明では、上記構成により、Ｃ
ＰＵの持つ全アドレス空間を複数の領域に分割して、そ
れぞれに複数種の外部メモリのいずれかを割り付け、Ｃ
ＰＵがどの領域、すなわちどの外部メモリをアクセスし
たかによりＣＰＵリクエスト信号を分割するか、あるい
はＣＰＵの出力する転送コード、すなわち命令のフェッ
チであるのか、データの転送であるのかを示す信号によ
りＣＰＵリクエスト信号を分割し、分割された上記ＣＰ
Ｕリクエストと同時に入力されるＤＭＡリクエストのそ
れぞれのアクセスのラストを示す信号により“１”ずつ
カウントアップしていき、そのカウント値が規定値まで
達したら、論理を変化させるようなプライオリティー信
号を複数種生成し、この複数のプライオリティー信号の
中で当該の転送データの処理に最適なものを、分割され
た上記ＣＰＵリクエスト毎に選択し、各ＣＰＵリクエス
ト毎に選択されたプライオリティー信号に基づき、同時
に入力するＣＰＵとＤＭＡのリクエストの片方をパス
し、他方をマスクする動作を各ＣＰＵリクエストに関し
て行なう。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２２】（第１の実施形態）図１は本発明の特徴を
最もよく表す本発明の一実施形態におけるアクセス調停
回路の構成を示す。ここで、破線枠で囲った１１５は、
以下に述べる構成要素を有する本発明を適用したアクセ
ス調停回路の全体を表わす。

【００２３】まず、１０１はＣＰＵアクセスをＤＭＡア
クセスの何回終了時点で処理するかを決めるアクセス回
数測定用のカウンタである。このカウンタ１０１は、分
割されたＣＰＵリクエスト［ＣＰＵＲＥＱ（Ａ）とＣＰ
ＵＲＥＱ（Ｂ）］と同時に入力されるＤＭＡリクエスト
［ＤＭＡＲＥＱ］のそれぞれのアクセスのラストを示す
信号、すなわちＣＰＵラスト信号（ＡまたはＢ）とＤＭ
Ａラスト信号により“１”ずつカウントアップしてい
き、そのカウント値が規定値まで達したら、論理を変化
させるようなプライオリティー信号を複数種、即ちＰＲ
Ｉ（ＤＭＡ／Ａ），ＰＲＩ（ＤＭＡ／Ｂ）を出力する。
なお、このカウンタ１０１には、複数のプライオリティ
ー信号の中で当該の転送データの処理に最適なものを、
分割されたＣＰＵリクエスト毎に選択するための後述の
図３で示す様なセレクタ部を内部に含む場合がある。

【００２４】１０２，１０３，１０４はＣＰＵアクセス
（Ａ，Ｂを含む）とＤＭＡアクセスのそれぞれを起動さ
せるために調停を行なった上でパルスを発生させる論理
積ゲートであるＡＮＤ（１），ＡＮＤ（２），ＡＮＤ
（３）である。

【００２５】１０５，１０６，１０７は、ＡＮＤ（１）
１０２，ＡＮＤ（２）１０３，ＡＮＤ（３）１０４の出
力に応じて、シーケンサ１１６に対して起動用の同期パ
ルスを送るＤ型フリップフロップ回路であるＤ・Ｆ／Ｆ
（１），Ｄ・Ｆ／Ｆ（２），Ｄ・Ｆ／Ｆ（３）である。

【００２６】１０８は上記ＰＲＩ（ＤＭＡ／Ａ）信号に
よるＣＰＵＲＥＱ（Ａ）のマスクと上記ＰＲＩ（ＤＭＡ
／Ｂ）信号によるＣＰＵＲＥＱ（Ｂ）のマスクをＯＲ
（論理和演算）することで，ＤＭＡＲＥＱを処理するか
否かを決める論理積ゲートであるＡＮＤ（４）である。

【００２７】１０９，１１０，１１３はカウンタ１０１
から出力されるＰＲＩ（ＤＭＡ／Ａ）信号により、同時
に入力するＣＰＵＲＥＱ（Ａ）とＤＭＡＲＥＱの片方を
処理可能とし、もう一方を処理不可とするような否定論
理積ゲートであるＮＡＮＤ（１），ＮＡＮＤ（２）及び
インバータであるＩＮＶ（１）である。同様に、１１
１，１１２，１１４はカウンタ１０１から出力される上
記ＰＲＩ（ＤＭＡ／Ｂ）信号により、同時に入力するＣ
ＰＵＲＥＱ（Ｂ）とＤＭＡＲＥＱの片方を処理可能と
し、もう一方を処理不可とするような否定論理積ゲート
であるＮＡＮＤ（３），ＮＡＮＤ（４）及びインバータ
であるＩＮＶ（２）である。

【００２８】アクセス調停回路１１５は、上記構成要素
により、メモリ（図示しない）に対してのソースとなる
べきＤＭＡ，ＣＰＵのリクエスト要求、及びその他のリ
クエスト要求に対して、どのアクセスを許可するかを決
定する。シーケンサ１１６は、アクセス調停回路１１５
から出力される起動パルスにより、メモリ（図示しな
い）に対してリード及びライトのシーケンスを作成す
る。

【００２９】図２は図１のカウンタ１０１の詳細な内部
構成例を示す。ここで、２０１はＪＫＦ／Ｆ（ＪＫ型フ
リップ・フロップ回路）、２０２，２０３はＳＬ付Ｄ・
Ｆ／Ｆ（１），（２）、２０４，２０５はＳＬ付Ｄ・Ｆ
／Ｆ（３），（４）、２０６，２０７，２０８はＮＡＮ
Ｄ（１），（２），（３）、２０９はＯＲ（１）、２１
０はＩＮＶ（１）、２１１，２１２，２１３ は排他的
論理和ゲートであるＥＯＲ（１），（２），（３）、２
１４，２１５はＡＮＤ（１），（２）である。

【００３０】入力信号であるＳＹＳＲＳＴはシステムの
リセット信号、ＳＹＳＣＬＫはシステムのクロック信号
である。ＰＲＩ１／１，ＰＲＩ３／１，ＰＲＩ７／１，
ＰＲＩ１５／１はそれぞれこのカウンタ２０１の出力信
号であるプライオリティー信号であるが、ＰＲＩ１／１
は同時に入力するＤＭＡリクエストとＣＰＵリクエスト
を交互に優先処理することを指示し、ＰＲＩ３／１は同
時に入力するＤＭＡリクエスト３回処理につきＣＰＵリ
クエストを１回処理することを指示し、ＰＲＩ７／１は
同時に入力するＤＭＡリクエスト７回処理につきＣＰＵ
リクエストを１回処理することを指示し、ＰＲＩ１５／
１は同時に入力するＤＭＡリクエスト１５回処理につき
ＣＰＵリクエストを１回処理することを指示する。これ
らＰＲＩ１／１，ＰＲＩ３／１，ＰＲＩ７／１，ＰＲＩ
１５／１は、処理効率を考慮して、ＰＲＩ（ＤＭＡ／
Ａ），ＰＲＩ（ＤＭＡ／Ｂ）の出力に接続する（図１を
参照）。

【００３１】図３は図２のカウンタ１０１に付属するセ
レクタ部の構成を示す。ここで、３０１、３０２はそれ
ぞれセレクタ（１），（２）であり、上記複数のプライ
オリティー信号ＰＲＩ１／１，ＰＲＩ３／１，ＰＲＩ７
／１，ＰＲＩ１５／１の中で当該の転送データの処理に
最適なものを、ＰＲＩ切替信号Ａ，Ｂに基づいて、分割
されたＣＰＵリクエスト毎に選択し、選択した信号をＰ
ＲＩ（ＤＭＡ／Ａ），ＰＲＩ（ＤＭＡ／Ｂ）として出力
する。ＰＲＩ切替信号Ａ，Ｂはデータ解析部（図示しな
い）により発生する制御信号であって、転送データの例
えば種類によりレベル変化する。

【００３２】図４および図５は図１のアクセス調停回路
１１５の信号のタイミングを示し、図６はそのアクセス
調停回路１１５の処理動作の流れを示す。

【００３３】次に、図４および図５のタイミングチャー
ト及び図６のフローチャートを参照して、図１の構成に
よるアクセス調停回路１１５の本発明の第１実施形態に
おける動作を説明する。

【００３４】なお、本実施形態では、説明を簡潔にする
ため、カウンタ１０１から出力されるＰＲＩ（ＤＭＡ／
Ａ）信号を、同時に入力するＤＭＡリクエストとＣＰＵ
リクエストを交互に優先処理（図２におけるＰＲＩ１／
１を選択）するように設定し、ＰＲＩ（ＤＭＡ／Ｂ）信
号を同時に入力するＤＭＡリクエスト３回処理につきＣ
ＰＵリクエストを１回処理（図２におけるＰＲＩ３／１
を選択）するように予め設定している（ステップ５０
１）。

【００３５】まず、最初にホストコンピュータ（図示し
ない）からプリント要求が発生すると（ステップ５０
２）、アクセス調停回路１１５を含むプリント制御装置
（図示しない）内で転送データの解析を行ない、ページ
単位又はバンド単位でメモリに展開する（ステップ５０
３）。

【００３６】続いて、従来では、そのメモリに展開した
データをシリアルデータの形でプリントエンジン（図示
しない）に出力するという形をとるのであるが、近年の
複雑化した処理経路においては、転送データによって、
複数のソースから発生するＤＭＡリクエストの単位時間
あたりの発生率がかなり高くなり、高解像度でエンジン
出力する際にはメモリへの展開が間に合わず、正常な出
力保障ができないという現象（オーバーラン）が起こ
る。その一方で、プリント制御装置の低価格化も進み、
メモリバス上にプリントデータ格納用及びプログラムの
ワーク領域に使用するＲＡＭと、システムの動作を規定
するプログラム及びフォントデータが格納されているＲ
ＯＭの双方が共通に接続されるような構成となり、ＣＰ
Ｕのリクエスト発生率も高くなり、上記のＤＭＡリクエ
スト発生率の増加と合わせて、メモリバスの使用頻度が
かなり高くなってしまう。

【００３７】そこで、本発明では、ＣＰＵの持つ全アド
レス空間を複数の領域に分割し、その各々の領域に、上
記ＲＯＭなり、ＲＡＭを割り付け（ステップ５０４）、
ＣＰＵがどの領域をアクセスしたかによりＣＰＵリクエ
ストを分割し（ＣＰＵＲＥＱ（Ａ）及びＣＰＵＲＥＱ
（Ｂ））、図１のアクセス調停回路１１５に入力する構
成とした（ステップ５０５）。

【００３８】本実施形態では、説明の簡略化のために、
ＲＡＭの割り付けられた領域へのアクセスをＣＰＵＲＥ
Ｑ（Ａ）とし、ＲＯＭの割り付けられた領域へのアクセ
スをＣＰＵＲＥＱ（Ｂ）とする。このようにすると、プ
リント要求が発生し、転送データをＤＭＡ（ダイレクト
・メモリ・アクセス）で処理する際、それと同時にプロ
グラムＲＯＭのフェッチ動作（ＣＰＵＲＥＱ（Ｂ））や
ワーク領域ＲＡＭへのリード／ライトアクセス（ＣＰＵ
ＲＥＱ（Ａ））が同時に発生する場合が生じる（図４、
図５参照）。

【００３９】このような時に、ＣＰＵＲＥＱ（Ａ）とＣ
ＰＵＲＥＱ（Ｂ）のＤＭＡに対する優先度は、従来シス
テムならば同等であるが、本実施形態ではカウンタ１０
１からプライオリティー信号であるＰＲＩ（ＤＭＡ／
Ａ），ＰＲＩ（ＤＭＡ／Ｂ）を出力し、ＣＰＵＲＥＱ
（Ａ），ＣＰＵＲＥＱ（Ｂ）のそれぞれでＤＭＡに対す
る優先度を決定する（ステップ５０７）。これにより、
本実施形態によれば、従来のＣＰＵ及びＤＭＡの２つの
ソースだったものを、ＣＰＵ（Ａ），ＣＰＵ（Ｂ），Ｄ
ＭＡの３つのソースにしてアクセスの調停を行ない、そ
れぞれで順位付けを決定することができる。

【００４０】さらに具体的には、図４に示すように、ワ
ーク領域ＲＡＭへのＣＰＵのリード／ライトアクセス
（ＣＰＵＲＥＱ（Ａ））と複数のＤＭＡソース（＊ａ，
＊ｂ，＊ｃ) からのリクエストが同時に入力された時
に、ＣＰＵＲＥＱ（Ａ）は転送データのプリント処理に
直接影響を及ぼすので、ＤＭＡに対する優先度をＣＰＵ
ＲＥＱ（Ｂ）よりも高く設定するため、カウンタ１０１
はＰＲＩ（ＤＭＡ／Ａ）→ＰＲＩ１／１を選択出力す
る。

【００４１】これにより、図４に示すＴ１の時点で、Ｐ
ＲＩ（ＤＭＡ／Ａ）は“Ｈ”（ハイレベル）となるの
で、図１のＮＡＮＤ（１）１０９は“Ｌ”（ローレベ
ル）となり、ＡＮＤ（１）１０２によりＣＰＵＲＥＱ
（Ａ）はマスクされる。一方、ＮＡＮＤ（２）１１０は
“Ｈ”で、ＡＮＤ（４）１０８も“Ｈ”となるので、Ｄ
ＭＡＲＥＱはパスされる。よって、ＤＭＡソースの中で
最もプライオリティの高いＤＭＡソース＊ａのリクエス
トを処理する。

【００４２】そして、このリクエストの処理終了時に、
ＤＭＡラスト信号が図２のＪＫＦ／Ｆ２０１のＫ端子に
入力されるので、ＰＲＩ１／１は“Ｈ”→“Ｌ”とな
り、先の動作とは逆にＤＭＡＲＥＱはマスクされ、ＣＰ
ＵＲＥＱ（Ａ）がパスされる。ＣＰＵＲＥＱ（Ａ）の処
理終了時にＣＰＵラスト信号がＪＫＦ／Ｆ２０１のＪ端
子に入力されると、ＰＲＩ１／１は“Ｌ”→“Ｈ”とな
り、再びＤＭＡＲＥＱが優先される。

【００４３】一方、図５に示すように、プログラムＲＯ
ＭのＣＰＵによるフェッチ動作（ＣＰＵＲＥＱ（Ｂ））
と複数のＤＭＡソース（＊ａ，＊ｂ，＊ｃ) からのリク
エストが同時に入力された時には、ＣＰＵＲＥＱ（Ｂ）
は転送データのプリント処理に直接影響力が小さいの
で、ＤＭＡに対する優先度をＣＰＵＲＥＱ（Ａ）よりも
低く設定し、ＰＲＩ（ＤＭＡ／Ｂ）→ＰＲＩ３／１とす
る。

【００４４】すると、図５のＴ２の時点でＰＲＩ（ＤＭ
Ａ／Ｂ）は“Ｈ”であるので、図１のＮＡＮＤ（３）１
１１は“Ｌ”となり、ＡＮＤ（２）１０３により、ＣＰ
ＵＲＥＱ（Ｂ）はマスクされる。一方、ＮＡＮＤ（４）
１１２は“Ｈ”で、ＡＮＤ（４）１０８も“Ｈ”となる
ので、ＤＭＡＲＥＱはパスされ、ＤＭＡソースの中で最
もプライオリティの高いＤＭＡソース＊ａのリクエスト
を処理する。

【００４５】そして、このリクエストの処理終了時にＤ
ＭＡラスト信号が“Ｈ”となり、図２のＳＬ付Ｄ・Ｆ／
Ｆ（１〜４）２０２〜２０５のＳ入力が“Ｈ”となるの
で、これらＳＬ付Ｄ・Ｆ／Ｆはそれぞれａ入力を選択
し、“１”カウントアップする。この時、ＮＡＮＤ
（１）２０６の出力は“Ｈ”のままなので、次もＤＭＡ
ＲＥＱが優先され、ＣＰＵＲＥＱ（Ｂ）はマスクされ
る。よって、ＤＭＡソース＊ｂのリクエストを処理し、
ＳＬ付Ｄ・Ｆ／Ｆ（１〜４）２０２〜２０５を“１”カ
ウントアップする。この動作を繰り返し、３回ＤＭＡ処
理を終了した時点で、ＮＡＮＤ（１）２０６の両入力が
“Ｈ”，“Ｈ”となり、これによりＰＲＩ３／１が
“Ｈ”→“Ｌ”となる。この時に、初めてＤＭＡＲＥＱ
がマスクされ、ＣＰＵＲＥＱ（Ｂ）がパスされ、リクエ
スト処理を行い、アクセス終了後に、再びＤＭＡＲＥＱ
が優先される。

【００４６】以上説明したように、ワーク領域ＲＡＭへ
のリード／ライトアクセスのリクエスト信号であるＣＰ
ＵＲＥＱ（Ａ）は、同時に入力するＤＭＡソースへのリ
クエスト信号であるＤＭＡＲＥＱに対して対等の関係で
処理されるのに対し、プログラムＲＯＭのフェッチ動作
のリクエスト信号のＣＰＵＲＥＱ（Ｂ）は同時に入力す
るＤＭＡソースへのリクエスト信号であるＤＭＡＲＥＱ
に対して、４回中３回はＤＭＡ優先で処理される。すな
わち、ＤＭＡＲＥＱの方が優先順位としては高くなる。

【００４７】このことは、単位時間あたりのＣＰＵＲＥ
Ｑ（Ａ）とＣＰＵＲＥＱ（Ｂ）の発生率が同じだと仮定
した場合に、同時に入力するＤＭＡＲＥＱの発生率も同
じだったら、ＣＰＵＲＥＱ（Ａ）の方が処理効率は高
く、ＣＰＵＲＥＱ（Ｂ）はＤＭＡＲＥＱに対して待たさ
れる傾向となることに他ならない。

【００４８】このように、本実施形態では、転送データ
に合わせてメモリバスを効率的に使用し、且つ頻繁に発
生するＤＭＡリクエストを優先的に処理するために、Ｃ
ＰＵリクエストを分割し、それぞれのアクセスに対して
優先順位付けを行なうようにしているので、その結果と
してシステムがオーバーランするのを適切に防止するこ
とができるという効果が得られる。

【００４９】なお、ＣＰＵアクセスは予め割り付けられ
たアドレス空間領域毎にアクセスしているので、ＣＰＵ
ＲＥＱ（Ａ）とＣＰＵＲＥＱ（Ｂ）が同時に発生するこ
とはないので、ＰＲＩ（ＤＭＡ／Ａ）によるマスクとＰ
ＲＩ（ＤＭＡ／Ｂ）によるマスクをＡＮＤ（４）１０８
でＡＮＤ（論理積演算）することに問題はないことは明
白である。

【００５０】また、ホストコンピュータからの転送デー
タの解析時（図６のステップ５０３）に、ページ毎、バ
ンド毎に図３に示すようなセレクタ部をカウンタ１０１
に付随させ、データの性質や種類等によって、ＰＲＩ切
替信号Ａ，Ｂを変化させることで、プライオリティを可
変にしても同等の効果が得られるのは言うまでもない。

【００５１】また、ＣＰＵのアクセスするアドレス空間
領域を単純にＲＯＭなり、ＲＡＭに割り付けるだけでな
く、ＣＰＵ内部のキャッシュ（メモリ）のＯＮ／ＯＦＦ
により細分化しても、やはり同等の効果が得られるのは
言うまでもない。

【００５２】（第２の実施形態）上述の本発明の第１の
実施形態では、ＣＰＵの全アドレス空間を複数の領域に
分割し、分割した領域を複数の外部メモリへのアクセス
にそれぞれ割り付け、ＣＰＵがどの領域すなわちどの外
部メモリにアクセスしたかにより、ＣＰＵリクエスト信
号をデコードして、それぞれでＤＭＡに対する優先順位
付けを設定していたが、本発明の第２の実施形態では、
ＣＰＵが出力する転送コード信号によってＣＰＵリクエ
スト信号をデコードして、ＤＭＡに対する優先順位付け
を設定する。

【００５３】すなわち、近年のＣＰＵは、現在のアクセ
スに対して、命令のフェッチなのか、データのトランザ
クションなのか、変数のロード／ストアなのかを識別可
能な転送コード信号を外部に出力するような仕様となっ
ているので、図６のステップ５０６に示すように、その
転送コード信号をデコードすることで、ＣＰＵリクエス
トをＣＰＵＲＥＱ（Ａ）及びＣＰＵＲＥＱ（Ｂ）に分割
し、転送コード信号がデータのトランザクションならば
ＣＰＵリクエストをＤＭＡのリクエストと同等の関係に
し、転送コード信号が命令のフェッチならばＤＭＡのリ
クエストよりもＣＰＵリクエストの優先順位を低くする
ことで、回路は多少変更されるが、第１の実施形態と同
等の効果が期待できる。

【００５４】また、上記のＣＰＵの転送コード信号と合
わせて、アクセスサイズを現わす信号（現在のアクセス
がシングルアクセスなのかバーストアクセスなのかを示
す信号）やライトスルーアクセス，キャッシュミスアク
セスを示す信号も外部に出力するＣＰＵもあるので、そ
れら信号を適宜組み合わせてデコードすることで、ＣＰ
Ｕのリクエストを細分化しても、第１の実施形態と同等
の効果が得られるのは言うまでもない。

【００５５】（他の実施の形態）なお、上記本発明の実
施形態では本発明をプリンタに適用した場合を例示した
が、本発明はこれに限定されず、その他の情報機器にも
適用可能であるのは勿論である。また、本発明は、複数
の機器（例えば、ホストコンピュータ、インターフェー
ス機器、リーダ、プリンタなど）から構成されるシステ
ムに適用しても、１つの機器からなる装置（例えば、複
写機、ファクシミリ装置など）に適用してもよい。

【００５６】また、本発明の目的は、前述した実施の形
態の機能を実現するソフトウエアのプログラムコードを
記録した記録媒体（記憶媒体）を、システムあるいは装
置に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプロ
グラムコードを読み出し、実行することによっても、達
成されることは言うまでもない。

【００５７】この場合、記録媒体から読み出されたプロ
グラムコード自体が前述した実施の形態の機能を実現す
ることになり、そのプログラムコードを記録した記録媒
体は本発明を構成することになる。

【００５８】そのプログラムコードを記録し、またテー
ブル等の変数データを記録する記録媒体としては、例え
ばフロッピディスク（ＦＤ）、ハードディスク、光ディ
スク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気
テープ、不揮発性のメモリカード（ＩＣメモリカー
ド）、ＲＯＭなどを用いことができる。

【００５９】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述の実施の形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づいて、コンピュータ上で稼動しているＯＳ（オ
ペレーティングシステム）などが実際の処理の一部また
は全部を行ない、その処理によって前述した実施の形態
の機能が実現される場合も含まれることは言うまでもな
い。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵのリクエストをどの領域、すなわちどの外部メモ
リにアクセスしたかにより、もしくはＣＰＵの出力する
転送コードにより分割し、これら分割されたＣＰＵリク
エストのそれぞれに関して、これらＣＰＵリクエストと
同時に入力されるＤＭＡリクエストに対する優先順位付
けを行うように構成しているので、ＣＰＵリクエストと
ＤＭＡリクエストの同時発生時に正常なプリントデータ
が保障できなくなるようなオーバーランの発生を予め防
止することができ、且つメモリバスが効率的に使用でき
るという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態のアクセス調停回路の概略
構成を示すブロック図である。

【図２】図１のカウンタ１０１の詳細な構成を示すブロ
ック図である。

【図３】図２のカウンタ１０１に付属されるセレクタ部
の構成を示すブロック図である。

【図４】分割された一方のＣＰＵリクエスト：ＣＰＵＲ
ＥＱ（Ａ）に対する本発明の一実施形態における図１、
図２のアクセス調停回路で生成される信号のタイミング
を示すタイミングチャートである。

【図５】分割された他方のＣＰＵリクエスト：ＣＰＵＲ
ＥＱ（Ｂ）に対する本発明の一実施形態における図１、
図２のアクセス調停回路で生成される信号のタイミング
を示すタイミングチャートである。

【図６】本発明の第１、第２実施形態におけるアクセス
調停回路の動作を示すフローチャートである。

【符号の説明】

１０１ カウンタ １０２，１０３，１０４ ＡＮＤ １０５，１０６，１０７ Ｄ・Ｆ／Ｆ １０８ ＡＮＤ １０９，１１０，１１１ ＮＡＮＤ １１２ ＮＡＮＤ １１３，１１４ ＩＮＶ １１５ アクセス調停回路 １１６ シーケンサ ２０１ ＪＫＦ／Ｆ ２０２，２０３ ＳＬ付Ｄ・Ｆ／Ｆ ２０４，２０５ ＳＬ付Ｄ・Ｆ／Ｆ ２０６，２０７，２０８ ＮＡＮＤ ２０９ ＯＲ ２１０ ＩＮＶ ２１１，２１２，２１３ ＥＯＲ ２１４，２１５ ＡＮＤ ３０１，３０２ セレクタ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵの全アドレス空間を複数の領域に
   分割し、分割した該領域を外部メモリへのアクセスにそ
   れぞれ割り付け、ＣＰＵがどの領域、すなわちどの外部
   メモリにアクセスしたかによりＣＰＵリクエスト信号を
   分割するデコード手段と、 該デコード手段で分割された前記ＣＰＵリクエスト信
   号，該ＣＰＵリクエスト信号と同時に入力するＤＭＡリ
   クエスト信号のそれぞれのアクセスをカウントし、該カ
   ウント値が規定回数になったらプライオリティーを切換
   えるカウント手段と、 前記デコード手段で分割されたＣＰＵリクエスト信号毎
   に、前記カウント手段で発生するプライオリティー信号
   の中でどれを選択するかを決定するセレクト手段と、 該セレクト手段により選択されたプライオリティー信号
   に基づき、前記分割されたＣＰＵリクエスト信号及びＤ
   ＭＡリクエスト信号のそれぞれのアクセスを調停する調
   停手段とを有することを特徴とするアクセス調停回路。
2. 【請求項２】 前記デコード手段は、現在のＣＰＵのア
   クセスが命令フェッチなのか、データのトランザクショ
   ンなのか、変数のロード／ストアなのか、のいずれであ
   るかを示す転送コード信号により、前記ＣＰＵリクエス
   ト信号を分割することを特徴とする請求項１に記載のア
   クセス調停回路。
3. 【請求項３】 前記デコード手段は、ＣＰＵの前記転送
   コード信号と、アクセスサイズを現わす信号、すなわち
   現在のアクセスがシングルアクセスなのかバーストアク
   セスなのかを示す信号やライトスルーアクセス，キャッ
   シュミスアクセスを示す信号とを組み合わせて、これら
   の信号により前記ＣＰＵリクエスト信号を分割すること
   を特徴とする請求項１に記載のアクセス調停回路。
4. 【請求項４】 前記デコード手段は、更にＣＰＵ内部の
   キャッシュのＯＮ／ＯＦＦにより、前記ＣＰＵリクエス
   ト信号を分割することを特徴とする請求項１に記載のア
   クセス調停回路。
5. 【請求項５】 前記カウント手段は、前記分割されたＣ
   ＰＵリクエスト信号と前記同時に入力されるＤＭＡリク
   エストのそれぞれのアクセスのラストを示す信号により
   “１”ずつカウントアップしていき、そのカウント値が
   規定値まで達したら、論理を変化させるようなプライオ
   リティー信号を複数種生成することを特徴とする請求項
   １ないし４のいずれかに記載のアクセス調停回路。
6. 【請求項６】 前記セレクト手段は、前記カウント手段
   で生成された前記複数のプライオリティー信号の中で当
   該の転送データの処理に最適なものを、前記分割された
   ＣＰＵリクエスト毎に選択することを特徴とする請求項
   １ないし５のいずれかに記載のアクセス調停回路。
7. 【請求項７】 前記調停手段は、前記セレクト手段によ
   り選択された前記プライオリティー信号に基づき、同時
   に入力するＣＰＵリクエスト信号とＤＭＡリクエスト信
   号の片方をパスし、他方をマスクする動作を各ＣＰＵリ
   クエストに関して行なうことを特徴とする請求項１ない
   し６のいずれかに記載のアクセス調停回路。
8. 【請求項８】 ＣＰＵの全アドレス空間を複数の領域に
   分割し、分割した該領域を外部メモリへのアクセスにそ
   れぞれ割り付け、ＣＰＵがどの領域、すなわちどの外部
   メモリにアクセスしたかによりＣＰＵリクエスト信号を
   分割するデコード工程と、 該デコード工程で分割された前記ＣＰＵリクエスト信
   号，該ＣＰＵリクエスト信号と同時に入力するＤＭＡリ
   クエスト信号のそれぞれのアクセスをカウントし、該カ
   ウント値が規定回数になったらプライオリティーを切換
   えるカウント工程と、 前記デコード工程で分割されたＣＰＵリクエスト信号毎
   に、前記カウント工程で発生するプライオリティー信号
   の中でどれを選択するかを決定するセレクト工程と、 該セレクト工程で選択されたプライオリティー信号に基
   づき、前記分割されたＣＰＵリクエスト信号及びＤＭＡ
   リクエスト信号のそれぞれのアクセスを調停する調停工
   程とを有することを特徴とするアクセス調停方法。
9. 【請求項９】 前記デコード工程は、現在のＣＰＵのア
   クセスが命令フェッチなのか、データのトランザクショ
   ンなのか、変数のロード／ストアなのか、のいずれであ
   るかを示す転送コード信号により、前記ＣＰＵリクエス
   ト信号を分割することを特徴とする請求項８に記載のア
   クセス調停方法。
10. 【請求項１０】 前記カウント工程は、前記分割された
    ＣＰＵリクエスト信号と前記同時に入力されるＤＭＡリ
    クエストのそれぞれのアクセスのラストを示す信号によ
    り“１”ずつカウントアップしていき、そのカウント値
    が規定値まで達したら、論理を変化させるようなプライ
    オリティー信号を複数種生成することを特徴とする請求
    項８または９に記載のアクセス調停方法。
11. 【請求項１１】 前記セレクト工程は、前記カウント工
    程で生成された前記複数のプライオリティー信号の中で
    当該の転送データの処理に最適なものを、前記分割され
    たＣＰＵリクエスト毎に選択することを特徴とする請求
    項８ないし１０のいずれかに記載のアクセス調停方法。
12. 【請求項１２】 前記調停工程は、前記セレクト工程で
    選択された前記プライオリティー信号に基づき、同時に
    入力するＣＰＵリクエスト信号とＤＭＡリクエスト信号
    の片方をパスし、他方をマスクする動作を各ＣＰＵリク
    エストに関して行なうことを特徴とする請求項８ないし
    １１のいずれかに記載のアクセス調停方法。
13. 【請求項１３】 コンピュータにより、ＣＰＵのリクエ
    ストをＣＰＵがどの外部メモリにアクセスしたかにより
    分割し、分割したＣＰＵリクエストのそれぞれに対し
    て、同時に入力されるＤＭＡのリクエストに対する優先
    順位付けを行なうための制御プログラムを記憶した記憶
    媒体であって、該制御プログラムはコンピュータに対
    し、 ＣＰＵの全アドレス空間を複数の領域に分割させ、分割
    した該領域を外部メモリへのアクセスにそれぞれ割り付
    け、ＣＰＵがどの領域、すなわちどの外部メモリにアク
    セスしたかによりＣＰＵリクエスト信号を分割させ、 分割された前記ＣＰＵリクエスト信号，該ＣＰＵリクエ
    スト信号と同時に入力するＤＭＡリクエスト信号のそれ
    ぞれのアクセスをカウントさせ、該カウント値が規定回
    数になったらプライオリティー信号を切換えさせ、 分割されたＣＰＵリクエスト信号毎に、前記プライオリ
    ティー信号の中でどれを選択するかを決定させ、 選択されたプライオリティー信号に基づき、前記分割さ
    れたＣＰＵリクエスト信号及びＤＭＡリクエスト信号の
    それぞれのアクセスを調停させることを特徴とするアク
    セス調停用制御プログラムを記憶した記憶媒体。
14. 【請求項１４】 前記制御プログラムはコンピュータに
    対し、 現在のＣＰＵのアクセスが命令フェッチなのか、データ
    のトランザクションなのか、変数のロード／ストアなの
    か、のいずれであるかを示す転送コード信号により、前
    記ＣＰＵリクエスト信号を分割させることを特徴とする
    請求項１３に記載のアクセス調停用制御プログラムを記
    憶した記憶媒体。