CN1288617C - 用于液晶显示器的数据驱动装置和方法 - Google Patents

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Abstract

一种用于液晶显示器的数据驱动装置，包括：数-模转换器部分，用于将输入的像素数据转换成多个像素信号，并对所转换的像素信号进行时分处理以输出这些时分像素信号，其中所转换的像素信号的数量大于时分像素信号的数量；至少两个输出缓存器部分，用于顺序接收来自数-模转换器部分的像素信号、保持时分像素信号、然后将这些时分像素信号缓存并输出给多条数据线，多个输出缓存器部分中的至少两个与数-模转换器部分共接；定时控制器，用于控制数-模转换器部分和输出缓存器部分，并且将提供给数-模转换器部分的像素数据时分成至少两个区域以得到时分像素数据，从而将时分像素数据进行数-模转换和再次时分后顺序地提供给各数据线。

Description

用于液晶显示器的数据驱动装置和方法
本申请要求2001年10月13日在韩国提交的第P2001-63208号韩国专利申请的权益，特将其包含在此作为参考。
技术领域
本发明涉及液晶显示器，更具体来说，涉及用于液晶显示器的数据驱动装置和方法，其中分别集成有一个数-模转换器和一个输出缓存器，从而显著地降低由简陋带状载体封装而引起的损耗。此外，本发明涉及用于液晶显示器的数据驱动装置和方法，其中数-模转换器是按时分原理驱动的，以减少用于提供数-模转换功能的集成电路的数量。
背景技术
通常，液晶显示器(LCD)是通过电场来控制液晶的光透射系数以显示出图像。为此，LCD包含由排列成矩阵的液晶盒所构成的液晶显示板、以及用于驱动液晶显示板的驱动电路。
在液晶显示板中，栅线和数据线以彼此交叉的方式排布。液晶盒位于这些栅线和数据线的每一交叉点。液晶显示板设置有像素电极和公共电极，用于向每一液晶盒提供电场。通过将薄膜晶体管之源电极和漏电极用做开关装置，每一像素电极与任一条数据线相连。薄膜晶体管的栅极与任一条栅线相连，从而能够向每一条线的像素电极提供像素电压信号。
驱动电路包括用于驱动栅线的栅驱动器、用于驱动数据线的数据驱动器、以及用于驱动公共电极的公共电压发生器。栅驱动器顺序地向栅线提供扫描信号，以一次一条线的方式顺序地驱动液晶显示板上的液晶盒。无论在向任意一条栅线提供栅信号时，数据驱动器都向每一条数据线提供数据电压信号。公共电压发生器向公共电极提供公共电压。因此，LCD借助施加在像素电极与公共电极之间、与每个液晶盒的数据电压信号相对应的电场来控制光透射系数，从而显示出图象。每个数据驱动器和栅驱动器是由集成电路(IC)芯片构成的。它们固定在带状载体封装(TCP)中并主要通过带式自粘(TAB)系统与液晶显示板相连。
图1示出了传统型LCD中的数据驱动块。
参见图1所示，数据驱动块包括经TCP 6与液晶显示板2相连的数据驱动IC 4，以及经TCP 6与数据驱动IC 4相连的数据印刷电路板(PCB)8。
数据PCB 8接收来自定时控制器(未示出)的各种控制信号、来自电源(未示出)的数据信号和驱动电压信号，以将这些信号与数据驱动IC 4连接。每个TCP 6与安装在液晶显示板2上部的数据垫片以及安装在每个数据PCB 8上的输出垫片电连接。数据驱动IC 4将数字像素数据转换成模拟像素信号，并将它们提供给液晶显示板2上的数据线。
为此，如图2所示，每个数据驱动IC 4包括移位寄存器部分14，用于提供顺序的取样信号；锁存器部分16，响应取样信号顺序地锁存像素数据VD、并同时输出该像素数据VD；数-模转换器(DAC)18，用于将来自锁存器部分16的像素数据VD转换成像素信号；输出缓存器部分26，将来自DAC 18的像素信号缓存并输出。此外，每个数据驱动IC 4还包括：信号控制器10，用以形成来自定时控制器(未示出)的各种控制信号与像素数据VD的接口；伽马电压部分12，提供DAC 18所需的正、负伽马电压。每个数据驱动IC 4驱动n条数据线DL1～DLn。
信号控制器10控制各种不同的控制信号，例如SSP，SSC，SOE，REV，POL以及像素数据VD，并将它们输出给相应的元件。伽马电压部分12将来自伽马参考电压发生器(未示出)的多个伽马参考电压再细分成适于每个灰度等级的伽马参考电压，并输出这些细分的伽马参考电压。
包含在移位寄存器部分14中的移位寄存器响应电源取样时钟信号SSC而使来自信号控制器10的电源启动脉冲SSP产生顺序移位，从而将电源启动脉冲SSP做为取样信号输出。
包含在锁存器部分16中的n个锁存器，响应来自移位寄存器部分14的取样信号，对来自信号控制器10的像素数据VD进行顺序取样并将其锁存。继而，n个锁存器响应来自信号控制器10的电源输出使能信号SOE，同时将锁存的像素数据VD输出。在此情况下，锁存器部分16响应数据反转选择信号REV，存入像素数据VD，该像素数据VD被调制成具有降低的转换比特数，之后再输出该像素数据VD。这是由于：所提供的像素数据VD具有超出参考值之上的转换比特数，于是对其进行调制以达到降低的转换比特数，以使来自定时控制器的数据转换所受到的电磁干扰(EMI)降到最低。
DAC 18将来自锁存器部分16的像素数据VD同时转换成正、负像素信号并输出这些信号。为此，DAC 18包括：一正(P)解码部分20和一负(N)解码部分22，它们每个都与锁存器部分16共接；以及一多路复用器(MUX)24，用于有选择地输出正、负解码部分20和22的信号。
包含在正解码部分20中的n个正解码器，借助来自伽马电压部分12的正伽马电压，将n个从锁存器部分16同时输入的像素数据转换成正像素信号。包含在负解码部分22中的n个负解码器，借助来自伽马电压部分12的负伽马电压，将n个从锁存器部分16同时输入的像素数据转换成负像素信号。多路复用器24响应来自信号控制器10的极性控制信号，有选择地输出来自正解码部分20的正像素信号、或来自负解码部分22的负像素信号。
包含在输出缓存器部分26中的n个输出缓存器由电压跟随器构成，它们与n条排成序列的数据线DL1～DLn相连接。这些输出缓存器对来自DAC 18的像素信号进行缓存，并将这些信号提供给数据线DL1～DLn。
如上所述，每个传统型数据驱动IC 4应具有n个锁存器和2n个解码器，从而驱动n条数据线DL1～DLn。其结果是使传统型数据驱动IC 4具有以下缺点：构造复杂且制造成本相对较高。
此外，每个传统型数据驱动IC 4是与TCP 6固定成单一芯片，再如图1所示粘附在液晶显示板2和数据PCB8上。因此，TCP具有较高的例如断裂或短路的可能性。于是，当TCP 6断裂或短路时，固定在TCP 6内的数据驱动IC 4亦不能再使用，因而导致较高的成本损耗。
发明内容
因此，本发明的目的在于提供一种用于液晶显示器的数据驱动装置和方法，其能够基本上消除由相关技术领域的局限性和缺点所导致的一个或多个问题。
本发明的另一个目的在于提供一种用于液晶显示器的数据驱动装置和方法，其中分别集成有数-模转换器和输出缓存器，以显著降低由简陋带状载体封装而引起的损耗。
本发明的另一目的在于提供一种用于液晶显示器的数据驱动装置和方法，其中数-模转换器是以时分原理驱动的，以减少用于提供数-模转换功能的集成电路的数量。
本发明的又一目的在于提供一种用于液晶显示器的数据驱动装置和方法，其中减少了输出缓存IC的输入引脚数量，以充分保证印刷电路板上输出垫片的间距。
本发明的其它特征和优点将通过后续说明揭示出来，并通过说明使其局部变得更加清楚，或通过对本发明的实践而体会出来。借助在本说明书及其权利要求以及附图中所特别指出的结构，可以了解并实现本发明的目的及其它优点。
为实现这些以及其它优点，并根据本发明的目的，正如例示以及概括描述的那样，用于液晶显示器的数据驱动装置包括：数-模转换器部分，用于将输入的像素数据转换成多个像素信号、并对所转换的像素信号进行时分处理以输出这些时分像素信号，其中，所转换的像素信号的数量大于时分像素信号的数量；至少两个输出缓存器部分，用于顺序接收来自数-模转换器部分的时分像素信号、保持时分像素信号、然后对时分像素信号进行缓存并输出给多条数据线，在多个输出缓存器部分中的至少两个是与数-模转换器部分共接的；定时控制器，用于控制数-模转换器部分以及输出缓存器部分、并将提供给数-模转换器部分的像素数据时分成至少两个区域以得到时分像素数据，从而将该时分像素数据进行数-模转换和再次时分后顺序提供给数据线，其中单独集成数-模转换器和输出缓冲器。
本发明的另一方面是提供一种用于驱动数据驱动装置的方法，该装置用于驱动分布在液晶显示板上的多条数据线，其中该驱动装置包括：与多条数据线中每一条相连接的多个输出缓存器部分，以及与多个输出缓存器部分中至少两个的输入端共接的数-模转换器部分，该方法包括：将供给数-模转换器部分的像素数据时分成至少两个区域以提供时分像素数据；令数-模转换器部分将每一时分像素数据转换成模拟像素信号、并将转换后的像素信号进行时分处理以得到时分像素信号，其中所转换的像素信号的数量大于时分像素信号的数量；令至少两个输出缓存器部分顺序地接收并保持每一时分像素信号、缓存这些时分像素信号，从而向多条数据线提供时分像素信号，其中单独集成数-模转换器和输出缓冲器。
应当理解，上述概括说明以及后续详细说明都是例示和解释性质的，为的是进一步说明如权利要求所述的本发明。
附图说明
本文所包含的附图对本发明提供了更深入的理解并构成本申请书的一个有机组成部分，这些附图与本发明的图解实施例、并与说明书一同对本发明的原理进行了解释。
在附图中：
图1是一示意图，示出了传统型液晶显示器的数据驱动块；
图2是一详细的方框图，示出了图1中数据驱动集成电路的构造；
图3是一方框图，示出了根据本发明的一个实施方案的液晶显示器中数据驱动器的构造；
图4A和4B是对图2所示锁存器部分和图3所示锁存器部分之驱动信号的波形对比图；
图5是一电路图，示出了如图3所示输出缓存器部分中所包含的每个输出缓存器的构造；
图6是一示意图，示出了包含如图3所示数据驱动器的液晶显示器之数据驱动块；
图7是一方框图，示出了根据本发明另一实施方案的液晶显示器之数据驱动器的构造；以及
图8是一驱动信号的波形图，该信号用于图7所示的第一多路分配器。
具体实施方式
现具体参考本发明的图解实施例，附图中对各实例进行了图解说明。在任何可能情况下，各图中采用相同的附图标记来标识相同或相似的部件。
图3是一张方框图，示出了根据本发明一个实施例的液晶显示器所用的数据驱动装置的结构。
参照图3所示，数据驱动装置大体被分成具有数-模转换功能的DAC装置和具有输出缓存功能的缓存装置，它们被集成在独立的芯片中。换句话说，数据驱动装置具有DAC IC 30和至少两个单独构造的输出缓存IC 50。特别地，DAC IC 30根据时分原理分成至少两个区域，使得至少两个输出缓存IC 50与一个DAC IC 30共接来进行驱动，从而提供DAC功能。
在下文中，将利用两个输出缓存IC 50与一个DAC IC 30共接做为例子来加以说明。
将供给2n条数据线DL11～DL1n以及DL21～DL2n的2n个像素数据根据时分原理n个接n个(n by n)地时分成输入DAC IC 30的像素数据。DAC IC 30将n个输入像素数据转换成模拟像素信号。此外，DAC IC 30再把已转换成模拟信号的n个像素信号k个接k个(k by k)(其中k＜n)地时分，并有选择地将它们提供给第一和第二输出缓存IC 50。由于DAC IC 30要将2n个像素数据n个接n个地分开以提供数-模转换功能，所需驱动信号的频率应是传统型驱动信号频率的两倍。
为此，DAC IC 30包括：移位寄存器部分36，用于提供顺序的取样信号；锁存器部分38，响应取样信号顺序地锁存像素数据VD，并同时输出该像素数据VD；数-模转换器(DAC)40，将来自锁存器部分38的像素数据VD转换成像素信号；第一多路复用器48，将来自DAC 40的像素信号顺序地提供给两个输出缓存IC 50。此外，DAC IC 30包括：信号控制器32，用于对来自定时控制器(未示出)的各种控制信号与像素数据VD之间形成接口；伽马电压部分34，提供DAC 40中所需要的正、负伽马电压。
信号控制器32对来自定时控制器的各种控制信号，例如SSP，SSC，SOE，REV，POL以及像素数据VD加以控制，并将它们输出给相应的元件。在此情形下，定时控制器使各种控制信号和POL等以及像素数据VD的频率能够达到先有技术装置频率的两倍。特别地，定时控制器将对应于2n条数据线DL11～DL1n及DL21～DL2n的2n个像素数据VD分时成两个区域，从而n个接n个地顺序提供这些信号。
伽马电压部分34将来自伽马参考电压发生器(未示出)的多个伽马参考电压再细分成用于每一灰度级别的电压，并输出这些再细分的伽马参考电压。
包含在移位寄存器部分36中的移位寄存器，响应电源取样时钟信号SSC对来自信号控制器32的电源启动脉冲SSP顺序移位，从而将电源启动脉冲SSP做为取样信号输出。在此情况下，移位寄存器部分36响应电源启动脉冲SSP以及电源取样时钟信号SSC，这两者的频率都被加倍，以两倍于先有技术装置的速度输出取样信号。
响应来自移位寄存器部分36的取样信号，包含在锁存器部分38中的n个锁存器对来自信号控制器32的像素数据VD进行顺序取样并锁存。在此情况下，在来自信号控制器32的电源取样时钟信号SSC的上升沿或下降沿处，锁存器对像素数据VD进行取样。随后，响应来自信号控制器32的电源输出使能信号SOE，n个锁存器将已锁存的像素数据VD同时输出。在此情况下，锁存器再存入像素数据VD，该像素数据VD被调制成具有降低的转换比特数，从而响应数据反转选择信号REV，然后再输出该像素数据VD。这是因为：所提供的像素数据VD具有超出参考值之上的转换比特数，于是对其进行调制以达到降低的转换比特数，为的是使来自定时控制器的数据转换所受到的电磁干扰(EMI)降到最低。
在此，提供给移位寄存器部分36和锁存器部分38的电源取样时钟信号SSC和电源输出使能信号SOE，其频率是提供给如图2所示传统型移位寄存器部分14及锁存器部分16的“SSC”及“SOE”之频率的两倍，正如图4A和4B中“NSSC”和“NSOE”分别所示。
DAC 40将n个来自锁存器部分38的像素数据同时转换成正、负像素信号，并且响应极性控制信号POL和第一选择控制信号SEL1，将这些像素信号k个接k个地分开并输出这些信号。为此，DAC 40包括正(P)解码部分42和负(N)解码部分44，它们每个都与锁存器部分38共接，还具有多路复用器(MUX)46，用于选择正、负解码部分42和44的输出信号。
包含在正解码部分42中的n个正解码器，借助伽马电压部分34所产生的正伽马电压，将从锁存器部分38同时输入的n个像素数据转换成正像素信号。包含在负解码部分44中的n个负解码器，借助伽马电压部分34所产生的负伽马电压，将从锁存器部分38同时输入的n个像素数据转换成负像素信号。响应来自信号控制器32的极性控制信号POL，多路复用器46选择从正解码部分42输出正像素信号、或选择从负解码部分44输出负像素信号，并且响应第一选择控制信号SEL1，将n个像素信号k个接k个地分开并输出这些信号。在此情况下，第一选择控制信号SEL1的比特数是根据n个像素信号的时分频率j限定的。例如，假设n个像素信号在输出的同时被分成8份(j＝8)，则第一选择控制信号SEL1可能由3个比特构成。如上所述，为了处理2n个像素数据，DAC 40以两倍于传统型DAC 18的速度将每n个像素数据转换成像素信号，并将n个像素信号k个接k个(其中k＜n)地分开并输出这些信号。
响应从信号控制器32输入的第二选择控制信号SEL2，第一多路分配器48将来自多路复用器46的k个像素信号中的每一个输出给第一输出缓存IC 50或第二输出缓存IC 50。在此情况下，由于第二选择控制信号SEL2也是根据n个像素信号的时分频率j来限定的，因而与第一选择控制信号SEL1具有相同的比特数。
第一和第二输出缓存IC 50中的每一个对于k个接k个地从DAC IC 30输入的像素信号进行取样并保持，并将它们同时输出给n条数据线DL11～DL1k，…，DLj1～DLjk。为此，第一和第二输出缓存IC 50中的每一个均含有第二多路分配器52和第1～j个输出缓存器部分54。
响应来自定时控制器(未示出)的第三选择控制信号SEL3，第二多路分配器52将k个接k个地从第一多路分配器48输入的像素信号顺序地提供给第1～j个输出缓存器部分54。在此情况下，与第一和第二选择控制信号SEL1和SEL2相同，第三选择控制信号SEL3也具有与n个像素信号的时分频率j相对应的比特数。
第1～j个输出缓存器部分54顺序接收来自第二多路分配器52的k个像素信号中的每一个并保持该信号。然后，响应来自定时控制器的开关控制信号SWS，第1～j个输出缓存器部分54将所保持的k个像素信号中的每一个同时提供给相应的数据线DL1～DL1k，…，DLj1～DLjn。第1～j个输出缓存器部分54的每个由k个输出缓存器组成，它们与相应的数据线DL11～DL1k，…，DLj1～DLjn以一对一的关系相连接。如图5所示，k个输出缓存器中的每一个包括：电容C，用于充电并保持输入像素信号INPUT；开关装置56，能够响应来自定时控制器的开关控制信号SWS而输出电容C所保持的像素信号；电压跟随器58，与开关装置56相连，用以缓存该像素信号，从而将其作为输出像素信号OUTPUT来输出。
如图6所示，DAC IC 30安装在数据PCB 68中，而输出缓存IC 50单独安装在TCP 66中。数据PCB 68将来自定时控制器(未示出)的各种控制信号以及数据信号发送给DAC IC 30，并通过TCP 66将来自DAC IC 30的像素信号发送给输出缓存IC 50。TCP 66与安装在液晶显示板62上部的数据垫片以及安装在PCB 68上的输出垫片分别电连通。
如上所述，构造简单、只具有单一缓存功能的输出缓存IC 50安装在TCP
66中，使得当TCP 66被损坏时，只有输出缓存IC 50会被损坏。其结果是：在先有技术中由于TCP 66被损坏导致昂贵的数据驱动IC无法使用而产生的巨大成本损失被显著降低。此外，DAC IC 30是根据时分原理驱动的，用以向至少两个输出缓存IC 50顺序地提供像素信号。因此，与先有技术装置相比较，DAC IC 30的数量至少减少1/2，因而使降低制造成本成为可能。
特别地，由于DAC IC 30的DAC 40将n个像素信号时分成j个信号、并k个接k个地提供使用，每个输出缓存IC 50的输入引脚数量可以减少到k＜n，该值是与n条数据线DL11～DL1k，…，DLj1～DLjn相连接的输出引脚的数量。因而，安装在输出缓存IC 50的TCP 66的输入引脚数量也相应减少，从而易于确保与TCP 66的输入引脚相连接的数据PCB 68之输出垫片的间距。换句话说，在当前数据驱动装置经数据PCB68和TCP66将来自DAC IC 30的像素信号发送给输出缓存IC 50时，与发送数字像素数据的传统型数据PCB相比，数据PCB 68需要相对更大量的信号发送线和输出垫片。其结果是：尽管在先有技术装置中难以确保数据PCB 68之输出垫片的间距，但本数据驱动装置按照时分原理来驱动像素信号以减少输出垫片数量，从而更易于对输出垫片的间距提供保证。
图7是一张方框图，示出了根据本发明另一实施例之液晶显示器所用的数据驱动装置。
图7中所示的数据驱动装置具有与图3所示相同的元件，只有一点除外，就是还包含有第二和第三多路复用器90，用于对图3中所示的多路复用器46的n个像素信号提供时分功能。在这里，至少有两个输出缓存IC 92与一个DAC IC 70共接。
参照图7所示，根据时分原理，将供给2n条数据线DL11～DL1n以及DL21～DL2n的2n个像素数据n个接n个地分开，输入给DAC IC 70。DAC IC70将n个输入像素数据转换成模拟像素信号。此外，DAC IC 70再将n个已转换成模拟信号的像素信号k个接k个(其中k＜n)地分开，有选择地将它们提供给第一和第二输出缓存IC 92。由于DAC IC 70要将2n个像素数据n个接n个地分开以提供数-模转换功能，这样就要求驱动信号的频率达到传统型驱动信号频率的两倍。
为此，DAC IC 70包括：一移位寄存器部分76，用于提供顺序的取样信号；一锁存器部分78，响应取样信号而顺序地锁存像素数据VD、并同时输出该像素数据VD；数-模转换器(DAC)80，将来自锁存器部分78的像素数据VD转换成像素信号；第一多路分配器(DEMUX)88，将来自DAC 80的像素信号顺序地提供给第二和第三多路复用器90；第二和第三多路复用器90，按照时分原理将来自第一多路复用器88的像素信号分开，并向第一和第二输出缓存IC 92提供信号。此外，DAC IC 70包括：信号控制器72，用于在来自定时控制器(未示出)的各种控制信号与像素数据VD之间形成接口；伽马电压部分74，提供DAC 40中所需的正、负伽马电压。
信号控制器72对来自定时控制器的各种控制信号，例如SSP，SSC，SOE，REV，POL以及像素数据VD加以控制，并将它们输出给相应的元件。在此情况下，定时控制器使各种控制信号以及像素数据VD的频率能够达到两倍于先有技术装置的频率。特别地，定时控制器将对应于2n条数据线DL11～DL1n及DL21～DL2n的2n个像素数据VD分成两个区域，从而n个接n个地顺序提供这些信号。
伽马电压部分74将来自伽马参考电压发生器(未示出)的多个伽马参考电压再细分成适于每个灰度等级的伽马参考电压并输出。
包含在移位寄存器部分76中的移位寄存器，响应电源取样时钟信号SSC对来自信号控制器72的电源启动脉冲SSP顺序地移位，从而将电源启动脉冲SSP作为取样信号输出。在此情况下，响应电源启动脉冲SSP和电源取样时钟信号SSC，这两者的频率都被加倍，移位寄存器部分76以两倍于先有技术装置的速度输出取样信号。
响应来自移位寄存器部分76的取样信号，包含在锁存器部分78中的n个锁存器对来自信号控制器72的像素数据VD进行顺序取样并锁存。随后，n个锁存器响应来自信号控制器72的电源输出使能信号SOE而同时输出已锁存的像素数据VD。在此情况下，锁存器再存入像素数据VD，该像素数据VD被调制成具有降低的转换比特数，从而与数据反转选择信号REV相对应，然后再输出该像素数据VD。这是因为：所提供的像素数据VD具有超出参考值之上的转换比特数，于是对其进行调制以达到降低的转换比特数，为的是使来自定时控制器的数据转换所受到的电磁干扰(EMI)降到最低。
在此，提供给移位寄存器部分76和锁存器部分78的电源取样时钟信号SSC和电源输出使能信号SOE，它们的频率是提供给如图2所示传统型移位寄存器部分14及锁存器部分16的“SSC”及“SOE”之频率的两倍，正如图4A和4B中“NSSC”和“NSOE”分别所示。
DAC 80将来自锁存器部分78的n个像素数据同时转换成正、负像素信号、并输出这些信号。为此，DAC 80包括：一正(P)解码部分82和一负(N)解码部分84，它们每个都与锁存器部分78共接；以及一多路复用器(MUX)86，用于选择输出正、负解码部分82和84的信号。
包含在正解码部分82中的n个正解码器，借助来自伽马电压部分74的正伽马电压，将n个从锁存器部分78同时输入的像素数据转换成正像素信号。包含在负解码部分84中的n个负解码器，借助来自伽马电压部分74的负伽马电压，将n个从锁存器部分78同时输入的像素数据转换成负像素信号。响应来自信号控制器72的极性控制信号POL，第一多路复用器86选择来自正解码部分82的正像素信号、或选择来自负解码部分84的负像素信号，从而n个接n个地输出这些信号。如上所述，为了处理2n个像素数据，DAC 80以两倍于传统DAC 18的速度将每n个像素数据转换成像素信号。
如图8所示，响应从信号控制器72所输入的第一选择控制信号SEL1，第一多路分配器88将来自第一多路复用器86的n个像素信号有选择地输出给第二和第三多路复用器90。第一选择控制信号SEL1在提供给锁存器部分78的电源输出使能信号SOE的每一周期反转一个逻辑值，从而使n个像素信号中的每一个能够有选择地输出给两个第二多路复用器90。
响应来自信号控制器72的第二选择控制信号SEL2，第二和第三多路复用器90中的每一个将来自第一多路分配器88、n个接n个地提供的像素信号k个接k个地分开并输出这些像素信号。在此情况下，第二选择控制信号SEL2的比特数是由n个像素信号的时分频率j来限定的。例如，假设n个像素信号在输出的同时被分成8份(j＝8)，则第二选择控制信号SEL2可能由3个比特构成。
第一和第二输出缓存IC 92中的每一个对于k个接k个地从DAC IC 70输入的像素信号进行取样并保持，并将这些像素信号同时输出给n条数据线DL11～DL1k，…，DLj1～DLjk。为此，第一和第二输出缓存IC 92中的每一个均具有第二多路分配器94和第1～j个输出缓存器部分96。
响应来自定时控制器(未示出)的第三选择控制信号SEL3，第二多路分配器94将k个接k个地从第二和第三多路复用器90输入的像素信号顺序地提供给第1～j输出缓存器部分96。在此情况下，与第一和第二选择控制信号SEL1和SEL2相同，第三选择控制信号SEL3也具有与n个像素信号的时分频率j相对应的比特数。
第1～j个输出缓存器部分96顺序接收来自第二多路分配器94的k个像素信号中的每一个并保持该像素信号。然后，响应来自定时控制器的开关控制信号SWS，第1～j个输出缓存器部分96将所保持的k个像素信号中的每一个同时提供给相应的数据线DL11～DL1k，…，DLj1～DLjn。第1～j个输出缓存器部分96的每一个由k个输出缓存器组成，它们与相应的数据线DL11～DL1k，…，DLj1～DLjn以一对一的关系相连接。如图5所示，k个输出缓存器中的每一个具有电容C，用于充电并保持输入像素信号INPUT。开关装置56能够响应来自定时控制器的开关控制信号SWS而输出电容C所保持的像素信号。电压跟随器58与开关装置56相连，用以缓存该像素信号，从而将其做为输出像素信号OUTPUT来输出。
如图6所示，DAC IC 70安装在数据PCB 68中，而输出缓存IC 92单独安装在TCP 66中。数据PCB 68将来自定时控制器(未示出)的各种控制信号以及数据信号发送给DAC IC 70，并通过TCP 66将来自DAC IC 70的像素信号发送给输出缓存IC 92。TCP 66与安装在液晶显示板62上部的数据垫片以及安装在PCB 68上的输出垫片分别电连通。
如上所述，构造简单、只具有单一缓存功能的输出缓存IC 92固定在TCP66中，使得当TCP 66被损坏时，只有输出缓存IC 92会被损坏。其结果是：在先有技术中由于TCP 66被损坏导致昂贵的数据驱动IC无法使用而产生的巨大成本损失被显著降低。此外，DAC IC 70是根据时分原理驱动的，用以向至少两个输出缓存IC 50顺序地提供像素信号。因此，与先有技术装置相比较，DAC IC 70的数量至少减少1/2，从而有可能降低制造成本。
特别地，由于DAC IC 70将n个像素信号时分成j个信号，并将k个接k个地提供使用，每个输出缓存IC 92的输入引脚数量可以减少到k＜n，该值是与n条数据线DL11～DL1k，…，DLj1～DLjn相连接的输出引脚的数量。于是，安装在输出缓存IC 92的TCP 66的输入引脚数量也相应减少，从而易于保证与TCP 66的输入引脚相连接的数据PCB 68之输出垫片的间距。换句话说，由于当前的数据驱动装置经数据PCB 68和TCP 66将来自DAC IC 70的像素信号发送给输出缓存IC 92，与发送数字像素数据的传统型数据PCB相比，当前的数据PCB 68需要相对更大量的信号发送线和输出垫片。其结果是：尽管在先有技术装置中难以保证数据PCB 68之输出垫片的间距，但当前的数据驱动装置根据时分原理来驱动像素信号以减少输出垫片数量，从而更易于对输出垫片的间距提供保证。
如上所述，根据本发明，DAC装置和输出缓存装置被集成在独立的芯片中，因此只把构造简单的输出缓存IC固定在TCP中，TCP具有较高的的断裂或短路的可能性。因此，对于先有技术装置中由于TCP损坏致使昂贵的数据驱动IC不能使用所造成的损失，有可能被显著降低。
另外，根据本发明，DAC IC是根据时分原理并借助具有较高频率的驱动信号来驱动的，于是将一个信号DAC IC与至少两个输出缓存IC共接，使得有可能减少DAC IC的数量并因而降低制造成本。
此外，根据本发明，DAC IC对转换成模拟信号的像素信号进行时分以提供这些像素信号，从而减少每个输出缓存IC的输入引脚的数量。因此，安装在输出缓存IC的TCP的输入引脚数量亦减少，使得与TCP输入引脚相连接的数据PCB之输出垫片的间距易于得到保证。
显而易见，只要不背离本发明的实质和范围，本领域的技术人员可以对本发明之液晶显示器的数据驱动装置和方法进行各种改型和变更。因此，本发明意欲涵盖所有属于所附权利要求及其等效条件范围之内、对本发明所做的各种改型和变更。

Claims (18)

1.一种用于液晶显示器的数据驱动装置，包括：
数-模转换器部分，用于将输入的像素数据转换成多个像素信号，并对所转换的像素信号进行时分处理以输出这些时分像素信号，其中所转换的像素信号的数量大于时分像素信号的数量；
至少两个输出缓存器部分，用于顺序地接收来自数-模转换器部分的时分像素信号、保持时分像素信号、然后将这些时分像素信号缓存并输出给多条数据线，多个输出缓存器部分中的至少两个与数-模转换器部分共接；以及
定时控制器，用于控制数-模转换器部分和输出缓存器部分，并且将提供给数-模转换器部分的像素数据时分成至少两个区域以得到时分像素数据，从而将该时分像素数据进行数-模转换和再次时分后顺序地提供给各数据线，其中单独集成数-模转换器和输出缓冲器。
2.如权利要求1所述的数据驱动装置，其中数-模转换器部分安装在与定时控制器相连的印刷电路板上，输出缓存器部分安装在带状载体封装上，该带状载体封装电连接在印刷电路板和布置有数据线的液晶显示板之间。
3.如权利要求1所述的数据驱动装置，其中数-模转换器部分包含：
移位寄存器，用于在定时控制器的控制下顺序地输出取样信号；
锁存器，用于随定时控制器和取样信号的控制，顺序地锁存从定时控制器输入的时分像素数据，同时输出这些锁存的时分像素数据；
数-模转换器，用于借助输入伽马电压将时分像素数据转换成正、负像素信号，以响应来自定时控制器的极性控制信号而输出这些像素信号，并且用于响应来自定时控制器的第一选择控制信号，时分这些像素信号并输出这些时分像素信号；以及
多路分配器，用于响应来自定时控制器的第二选择控制信号，有选择地将来自数-模转换器的时分像素信号输出给至少两个输出缓存器部分。
4.如权利要求3所述的数据驱动装置，其中数-模转换器部分包括：
信号控制器，用于在来自定时控制器的控制信号和像素数据之间形成接口，以向移位寄存器、锁存器、数-模转换器、以及多路分配器提供控制信号；以及
伽马电压发生器，用于对输入伽马参考电压再细分以生成伽马电压。
5.如权利要求3所述的数据驱动装置，其中数-模转换器包括：
正解码器，用于借助伽马电压将时分像素数据转换成正像素信号；
负解码器，用于借助伽马电压将时分像素数据转换成负像素信号；以及
多路复用器，与正、负解码器共接，用以响应极性控制信号和第一选择控制信号而顺序地向多路分配器输出每一像素信号。
6.如权利要求3所述的数据驱动装置，其中第一和第二选择控制信号的比特数与像素信号被时分后的频率相对应。
7.如权利要求1所述的数据驱动装置，其中数-模转换器部分包括：
移位寄存器，用于在定时控制器的控制下顺序地输出取样信号；
锁存器，用于随定时控制器和取样信号的控制，顺序地锁存从定时控制器输入的时分像素数据，同时输出这些锁存的时分像素数据；
数-模转换器，用于借助输入伽马电压将n个时分像素数据转换成正、负像素信号，响应来自定时控制器的极性控制信号有选择地输出这些像素信号；
多路分配器，用于响应来自定时控制器的第一选择控制信号，有选择地将像素信号输出给至少两个输出端子；以及
至少两个多路复用器，与至少两个输出端子相连，用于响应来自定时控制器的第二选择控制信号，对像素信号进行时分并输出。
8.如权利要求7所述的数据驱动装置，其中数-模转换器部分包括：
信号控制器，用于在来自定时控制器的控制信号和像素数据之间形成接口，以向移位寄存器、锁存器、数-模转换器、以及多路分配器提供控制信号；以及
伽马电压发生器，用于对输入伽马参考电压再细分以生成伽马电压。
9.如权利要求3所述的数据驱动装置，其中第一选择控制信号在控制锁存器的输出的输出使能信号的每一周期有一个反转的逻辑状态，第二选择控制信号的比特数与像素信号时分后的频率相对应。
10.如权利要求1所述的数据驱动装置，其中每个输出缓存器部分包括：
多个输出缓存器，与多条数据线中的每一条相连接，用以提供时分像素信号的保持和缓存功能；以及
多路分配器，用于响应来自定时控制器的选择控制信号，顺序地将数-模转换部分输出的时分像素信号提供给输出缓存器。
11.如权利要求10所述的数据驱动装置，其中输出缓存器是由与多条数据线相连的多个输出缓存电路所组成的，每个输出缓存器包括：
保持器，用于接收并保持时分像素信号；
开关，用于响应来自定时控制器的控制信号而输出所保持的时分像素信号；以及
电压跟随器，与开关装置相连接，用于提供信号缓存功能。
12.如权利要求10所述的数据驱动装置，其中选择控制信号的比特数与像素信号时分后的频率相对应。
13.如权利要求1所述的数据驱动装置，其中由定时控制器提供给数-模转换器部分的控制信号以及像素数据的频率至少提高至传统驱动信号频率的两倍。
14.如权利要求2所述的数据驱动装置，其中安装有多个输出缓存器部分的带状载体封装具有多条输入引脚和多条输出引脚。
15.一种驱动数据驱动装置的方法，用于驱动液晶显示板上分布的多条数据线，其中：该驱动装置包括：与多条数据线中每一条相连接的多个输出缓存器部分；以及数-模转换器部分，与多个输出缓存器部分中至少两个的输入端共接，该方法包括：
将提供给数-模转换器部分的像素数据时分成至少两个区域，用以提供时分像素数据；
令数-模转换器部分将每个时分像素数据转换成模拟像素信号，并对所转换的像素信号进行时分以得到时分像素信号，其中所转换的像素信号的数量大于时分像素信号的数量；以及
令至少两个输出缓存器部分顺序地接收并保持每一时分像素信号，并对该时分像素信号进行缓存，从而将该时分像素信号提供给多条数据线，其中单独集成数-模转换器和输出缓冲器。
16.如权利要求15所述的方法，其中令数-模转换器部分将时分像素数据转换成像素信号，包括：
借助伽马电压将时分像素数据转换成正、负像素信号，并响应来自外部的极性控制信号和第一选择控制信号，顺序地提供每一像素信号；以及
响应来自外部的第二选择控制信号，有选择地将每一像素信号提供给至少两个输出缓存器部分。
17.如权利要求15所述的方法，其中令数-模转换器部分将时分像素数据转换成像素信号，包括：
借助伽马电压将时分像素数据转换成正、负像素信号，并响应来自外部的极性控制信号，顺序地提供像素信号；以及
响应来自外部的选择控制信号，将像素信号进行时分并提供这些时分像素信号。
18.如权利要求15所述的方法，其中时分像素数据的取样速度以及时分像素数据转换成像素信号的速度至少提高至传统驱动信号频率的两倍。
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