CN1274016C - 插塞的形成方法 - Google Patents
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Abstract
本发明提供一种插塞的形成方法，首先，提供一半导体基底，于半导体基底上形成一具有接触窗的介电层，介电层上形成有一多晶硅层；接着，提供一含氧化剂溶液，并使多晶硅层顶部表面接触含氧化剂溶液以形成一化学氧化层；然后，于化学氧化层及接触窗表面上依次形成一阻挡层及一金属层，及金属层填满接触窗。
Description
技术领域
本发明是有关于一种插塞的形成方法，特别是有关于一种利用多晶硅层作为蚀刻掩模来形成接触窗，并在多晶硅层表面形成一化学氧化层作为防护层的插塞的形成方法。
背景技术
随着集成电路日趋精密与复杂化，为了能够在有限的芯片表面上制作足够的金属内联机，目前大多采用多层内联机的立体架构方式，以完成各个组件的连接，并以介电层来作为隔离各金属内联机的介电材料。在多重内连导线的工艺中，除了需制作各层导线图案之外，更需借助接触窗(contact)或介层窗(via)，以作为组件接触区与导线之间，或是多层导线之间联系的信道。
在不断提高集成电路的包装密度和减少芯片尺寸的需求下，半导体工艺的控制是必须非常精准的，不同图案层之间的对准误差、各个组件之间的隔离或者电性连接是主要的关键所在，以掌握工艺设备操作状况以及产品品质。
请参考图1a-图1e，图1a-图1e是显示公知的插塞的形成方法的切面示意图。
请参考图1a，首先，提供一例如是硅(Si)基底的半导体基底101，半导体基底101上依序形成有一介电层102及一图案化光刻胶层103，图案化光刻胶层103具有一开口104，开口104露出部分介电层102的表面。
请参考图1b，接着，以图案化光刻胶层103为掩模，对介电层102进行干蚀刻等非等向性蚀刻步骤至露出半导体基底101的部分表面为止，以在介电层102中形成接触窗105；然后，将图案化光刻胶层103去除。
请参考图1c，依序于介电层102及接触窗105的表面上依次形成一作为阻挡层的钛(Ti)层及氮化钛(TiN)层的组合层；接着，于半导体基底101上形成一钨金属层107，同时，钨金属层107会将接触窗105填满。
请参考图1d，对半导体基底101进行退火步骤。
请参考图1e，进行退火步骤之后，钛/氮化钛层中所含的钛成分会与半导体基底101的硅成分反应，而在接触窗105底部的半导体基底101形成硅化钛(TiSi2)层；然后，对半导体基底101进行化学机械研磨(chemicalmechanical polishing，CMP)步骤至露出介电层102的表面为止，以留下接触窗105内的阻挡层106a及钨金属层107a，钨金属层107a即为金属插塞。接触窗105底部的硅化钛层是一种金属硅化物，可降低半导体基底101的阻值，使金属插塞与半导体基底101间较易导通。
当集成电路持续缩减尺寸如0.11μm以下以提高积集度时，形成接触窗时所使用的光刻胶层即需被控制至一既定厚度之下，然而，厚度不足的光刻胶层无法有效阻隔蚀刻源；厚度太过的光刻胶层则接触窗尺寸不易控制，同时须避免光刻胶层倾倒，且因为光源及光刻胶层特性的限制，一定尺寸以下的开口将无法经由微影步骤形成于光刻胶层上。
发明内容
有鉴于此，本发明的目的在于提供一种插塞的形成方法，主要是利用多晶硅层的选择蚀刻比较大的特点，利用多晶硅层取代部分的光刻胶层来作为蚀刻的掩模层。
根据上述目的，本发明提供一种插塞的形成方法，包括下列步骤：提供一半导体基底，于半导体基底上形成一具有接触窗的介电层，介电层上形成有一多晶硅层；提供一含氧化剂溶液；使多晶硅层顶部表面接触含氧化剂溶液以形成一化学氧化层；于化学氧化层及接触窗表面上依次形成一阻挡层及一金属层，及金属层填满接触窗。
根据上述目的，本发明再提供一种插塞的形成方法，包括下列步骤：提供一半导体基底；于半导体基底上依序形成一介电层、一多晶硅层及一具有一第一开口的图案化光刻胶层，第一开口露出多晶硅层；以图案化光刻胶层为掩模蚀刻导电层至露出介电层，以在多晶硅层形成一第二开口；去除图案化光刻胶层；以多晶硅层为掩模蚀刻介电层至露出半导体基底，以在介电层形成一接触窗；提供一含氧化剂溶液；使多晶硅层顶部表面接触含氧化剂溶液以形成一化学氧化层；于化学氧化层及接触窗表面上依次形成一阻挡层及一金属层，金属层填满接触窗；对半导体基底进行退火步骤以在接触窗底部的半导体基底形成一金属硅化物层；及对半导体基底进行平坦化步骤至露出介电层表面为止。
附图说明
图1a-图1e是显示公知的插塞的形成方法的切面示意图；
图2a-图2g是显示本发明的插塞的形成方法的切面示意图。
图号说明：
101-半导体基底； 102-介电层；
103-图案化光刻胶层； 104-开口；
105-接触窗； 106、106a-阻挡层；
107、107a-钨金属层； 108-加热；
201-半导体基底； 202-介电层；
203、203a-多晶层； 204-图案化光刻胶层；
207-接触窗； 208-化学氧化层；
209、209a-阻挡层； 210、210a-金属层；
211-加热； 212-金属硅化物层。
具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
请参考图2a-图2g，图2a-图2g是显示本发明的插塞的形成方法的切面示意图。
请参考图2a，首先，提供一半导体基底201，半导体基底201上依序形成有一介电层202、一多晶硅(poly)层203及一图案化光刻胶层204，图案化光刻胶层204具有一开口205，开口205露出部分多晶硅层203的表面。其中，半导体基底201例如是硅(Si)基底；介电层202例如是氧化(oxide)层；多晶硅层203于本发明中用以作为硬掩模层(hard mask)，因为多晶硅层203与氧化层所构成的介电层202的选择蚀刻比约为1∶200，因此多晶硅层203可取代大部分厚度的图案化光刻胶层204，当多晶硅层203的厚度约为500至850时，图案化光刻胶层204的厚度约可减少2500至3000。
请参考图2b，接着，以图案化光刻胶层204为掩模，对开口205露出的多晶硅层203进行非等向性蚀刻步骤至露出介电层202的部分表面为止，以在多晶硅层203中形成开口206；然后，将图案化光刻胶层204去除。其中，非等向性蚀刻步骤例如是反应性离子蚀刻(reactive ion etching)或电浆蚀刻(plasma etching)。
请参考图2c，接着，以多晶硅层203a为蚀刻掩模，对开口206露出表面的介电层202进行非等向性蚀刻步骤，至露出部分半导体基底201的表面为止，以在介电层202形成接触窗207，接触窗207的尺寸可在0.17μm之下，较佳者为0.14μm。其中，非等向性蚀刻步骤例如是反应性离子蚀刻(reactiveion etching)或电浆蚀刻(plasma etching)。
在此步骤后，更可再进行一利用氧化物蚀刻缓冲液(buffer oxideetching，BOE)液体对半导体基底201进行60秒的清洗步骤，以去除在上述步骤中可能在半导体基底201表面上自然形成的品质不佳且多余的氧化层；其中，BOE液体与过氧化氢溶液的比例约为400∶1。
接下来，进行本发明的特征步骤。
请参考图2d，于液面上提供一含氧化剂溶液如过氧化氢溶液(H2O2)或硝酸溶液(HNO3)，并将半导体基底201上下翻转，使形成于半导体基底201顶部的多晶硅层203a朝向液面的方向。
接着，使半导体基底201接近含氧化剂溶液，以使多晶硅层203a与含氧化剂溶液接触约40至60秒，并可借由离心力与重力的相互影响的方法使半导体基底201以1000至4000rpm的速度快速旋转，以使多晶硅层203a的表面与含氧化剂溶液间产生一加速度，让多晶硅层203a与含氧化剂溶液间的反应加快。多晶硅层203a与含氧化剂溶液反应后，会在多晶硅层203a的顶部表面上形成一化学氧化层(chemical oxide)208，并将半导体基底201再次上下翻转，使半导体基底201回到原来的位置，如图2e图所示。同时，因为重力的缘故，含氧化剂溶液不会流至接触窗207，因此化学氧化层仅会在多晶硅层203a的顶部表面形成。
请参考图2f，依序于化学氧化层208及接触窗207的表面上依次形成一阻挡层209，接着，再形成一金属层210，金属层210会将接触窗207填满；然后，对半导体基底201进行退火步骤，温度约为摄氏450至650度左右。其中，接触窗207例如是钛(Ti)层及氮化钛(TiN)层形成的组合层，厚度约为180至200；金属层210例如是钨(W)金属层，厚度约为1800至2200。
进行退火步骤之后，阻挡层209a中所含的钛成分会与半导体基底201的硅成分反应，而在接触窗207底部的半导体基底201形成金属硅化物层212；其中，金属硅化物层例如是硅化钛(TiSi2)层。
因为阻挡层209a所含的钛成分会与硅反应而形成金属硅化物，因此阻挡层209a亦会与作为硬掩模层的多晶硅层203a反应。金属硅化物如硅化钛等对钨金属层及多晶硅层来说可作为功效极佳的停止层(stop layer)，在后续的平坦化工艺中会影响钨金属层及多晶硅层的平坦化效果。
而本发明的特征步骤所形成的化学氧化层208是一绝缘物质，化学氧化层208的位置在于多晶硅层203a与阻挡层209之间，化学氧化层208可在退火步骤中防止多晶硅层203a与阻挡层209反应而形成金属硅化物，避免影响平坦化工艺的效果。
请参考图2g，接着，对半导体基底201进行平坦化步骤至露出介电层202的表面为止，以留下接触窗207内的阻挡层209a及金属层210a，金属层210a即为金属插塞。接触窗207底部的硅化钛层212是一种金属硅化物，可降低半导体基底201的阻值，使金属插塞与半导体基底201间较易导通。其中，平坦化步骤例如是化学机械研磨(chemical mechanical polishing，CMP)步骤。
本发明所提供的利用多晶硅层来作为硬掩模层的方法，光刻胶层的厚度可大幅减少，可使非等向性蚀刻步骤中因为光刻胶层所造成的残渣减少，而不影响蚀刻品质；并且，化学氧化层可有效防止退火步骤中钛/氮化钛层与多晶硅层反应生成的金属硅化物，避免平坦化步骤的效果被影响。
本发明的特征步骤的所形成的化学氧化层仅会形成在多晶硅层的顶部表面，不会影响接触插塞与基底间的导通。
同时，因为作为硬掩模层的多晶硅层的厚度减少，因此接触窗的尺寸较容易控制；并且，因为光刻胶特性影响变小的缘故，作为硬掩模层的多晶硅层上的开口尺寸可以降低，可适合制作尺寸较小的集成电路。
Claims (25)
1.一种插塞的形成方法，包括下列步骤：
提供一半导体基底，于该半导体基底上形成一具有接触窗的介电层，该介电层上表面上形成有一多晶硅层；
提供一含氧化剂溶液；
将其半导体基底翻转，使该多晶硅层顶部表面接触该含氧化剂溶液以形成一化学氧化层；及
于该化学氧化层及该接触窗表面上依次形成一阻挡层及一金属层，该金属层填满该接触窗。
2.根据权利要求1所述的插塞的形成方法，其中更包括下列步骤：
形成该阻挡层后对该半导体基底进行退火步骤；及
形成该金属层后对该半导体基底进行平坦化步骤至露出该介电层表面为止的步骤。
3.根据权利要求2所述的插塞的形成方法，其中该平坦化步骤为化学机械研磨。
4.根据权利要求1所述的插塞的形成方法，其中该介电层为氧化层。
5.根据权利要求1所述的插塞的形成方法，其中该多晶硅层的厚度为500至850。
6.根据权利要求1所述的插塞的形成方法，其中形成该化学氧化层的步骤还包括：
翻转该半导体基底；及
使该多晶硅层接触该含氧化剂溶液。
7.根据权利要求1所述的插塞的形成方法，其中该含氧化剂溶液为过氧化氢溶液或硝酸溶液。
8.根据权利要求1所述的插塞的形成方法，其中该阻挡层为氮化钛/钛的组合层。
9.根据权利要求1所述的插塞的形成方法，其中该金属层为钨金属层。
10.一种插塞的形成方法，包括下列步骤：
提供一半导体基底；
于该半导体基底上依序形成一介电层、一多晶硅层及一具有一第一开口的图案化光刻胶层，该第一开口露出该多晶硅层；
以该图案化光刻胶层为掩模蚀刻该导电层至露出该介电层，以在该多晶硅层形成一第二开口；
去除该图案化光刻胶层；
以该多晶硅层为掩模蚀刻该介电层至露出该半导体基底，以在该介电层形成一接触窗；
提供一含氧化剂溶液；
使该多晶硅层顶部表面接触该含氧化剂溶液以形成一化学氧化层；
于该化学氧化层及该接触窗表面上依次形成一阻挡层及一金属层，该金属层填满该接触窗；
对该半导体基底进行退火步骤以在该接触窗底部的该半导体基底形成一金属硅化物层；及
对该半导体基底进行平坦化步骤至露出该介电层表面为止。
11.根据权利要求10所述的插塞的形成方法，其中该介电层为氧化层。
12.根据权利要求10所述的插塞的形成方法，其中该多晶硅层的厚度为500至850。
13.根据权利要求10所述的插塞的形成方法，其中该含氧化剂溶液为过氧化氢溶液或硝酸溶液。
14.根据权利要求10所述的插塞的形成方法，其中该多晶硅层顶部表面接触该含氧化剂溶液的方法还包括翻转该半导体基底的步骤。
15.根据权利要求10所述的插塞的形成方法，其中该多晶硅层顶部表面接触该含氧化剂溶液的时间为40至60秒。
16.根据权利要求10所述的插塞的形成方法，其中该多晶硅层顶部表面接触该含氧化剂溶液时还包括一快速旋转该半导体基底的步骤。
17.根据权利要求16所述的插塞的形成方法，其中该选转速度为1000至4000rpm。
18.根据权利要求10所述的插塞的形成方法，其中该阻挡层为氮化钛/钛的组合层。
19.根据权利要求10所述的插塞的形成方法，其中该金属层为钨金属层。
20.根据权利要求10所述的插塞的形成方法，其中该金属硅化物层为硅化钛层。
21.根据权利要求10所述的插塞的形成方法，其中该平坦化步骤为化学机械研磨。
22.一种反应膜的形成方法，包括下列步骤：
提供一基底；
提供一液面；及将该基底翻转，使该基底表面朝向该液面的方向，以形成一反应膜。
23.根据权利要求22所述的反应膜的形成方法，其中该基底为一半导体基底。
24、根据权利要求22所述的反应膜的形成方法，其中该液体为一含氧化剂溶液。
25、根据权利要求22所述的反应膜的形成方法，其中该反应膜为一化学氧化层。
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