CN1271718C - 可电擦只读存储器及减少栅极氧化物的损坏的方法 - Google Patents

Abstract

本发明涉及一种译码器，其是在可电擦只读存储器的行译码器中，加上一偏压或者浮接选择晶体管的栅极在擦去操作的期间，利用减少栅极和相关的高擦去电压的差异，会降低栅极氧化物损坏的电压，这样将允许在晶体管中使用一较薄的栅极氧化物，致使晶体管布局在给定的位线尺寸内较为容易。

Description

可电擦只读存储器及减少栅极氧化物的损坏的方法

技术领域

本发明涉及一种可电擦只读存储器，特别涉及用来改善电阻以限制氧化物损坏的一种行译码器。

背景技术

图1是现有可电擦只读存储器50的电路图。位线52(行)呈现垂直分布，而字符线54(列)呈现水平分布，位线52和字符线54利用单元晶体管56连接，单元晶体管56在可电擦只读存储器50中被当做内存，用以储存希望留住的数据位，一共同源极端58连接到单元晶体管56，在图中省略的部分(三个点)代表没有在图中的其它行和列，在实施例中，可电擦只读存储器50包括16条位线。

每一个位线放电晶体管60用来对一条选择的位线放电，每个位线放电晶体管60的栅极耦接到一个对应的行译码器电路70(参考图2)。

位线选择晶体管62用来选择一条位线，每个位线选择晶体管60的栅极耦接到一个对应的行译码器电路70(参考图2)。一般来说，位线放电晶体管60a和位线选择晶体管62a利用给定的位线52a连接，再接到一行译码器电路，而其它的位线则连到其它的行译码器电路。

选择晶体管64可用来选择不只一个想要的位线。举例来说，两个位线选择晶体管62可能被同一个行译码器电路70所控制，在这种情形下，该选择晶体管64或许可以选择更多想要的晶体管，在实施例中，每一个选择晶体管64和8条位线52相连。

图2是现有行译码器电路70的电路图，输入(A0，A1，A2)74连到一个NAND门72再经由NOT门76到NAND门78，且芯片致能信号(CEB)82和擦除信号(ERASE)84连到NOR门80再到NAND门78。该NAND门78的输出连到晶体管86a且经由一NOT门88连到晶体管86b，剩下晶体管90由NAND门78的输出信号决定是连到电压Vpp，还是经由一条接地线再到行译码器的输出92，而该行译码器的输出92恰当的耦接晶体管60和62的栅极。

在实施例中，16条位线被分成两组8条位线，连到晶体管60和62的行译码器电路70有三个输入74(为了在8条位线中选择一个)，而连到晶体管64的行译码器电路70有一个输入74(为了在两组中选择一个)。

在读取的操作中，由字符线54将相对应的单元晶体管56充电到2至5伏特，以选择适当的列。一个想要的位线52使用位线选择晶体管62(由行译码器电路70所控制)和选择晶体管64来选择，如此已选出适当的行。该共同源极端58在0伏特而该被选择的位线大约在0.8到1伏特之间，增益放大器测出大约3到4伏特的输出电压(未在图中呈现)。

在写入的操作中，适合的字符线64电压变得较高，大约在7到9伏特之间，被选择的位线52大约在3到5伏特而共同来源端58在0伏特，且连到被选择的位线52的晶体管60、62、64大约在7到9伏特。

当然，一个可电擦只读存储器重要的特点为它的可擦除性，下面将讨论牵涉到此操作特性的问题。

图3是一个可电擦只读存储器50(参考图1)在P基底上94形成的部分的横切面图。每一个单元晶体管56由一个较深的N型井96和一个P型井98所形成，在擦除操作期间，该单元晶体管56的栅极借着字符线54被设成-Vpp的电压(大约为-10伏)，该单元晶体管56的源极被浮接到源极线58，该单元晶体管56的漏极被浮接到位线52，通常浮接的电位由于一个二极管的压降，所以在9.3到9.5伏特之间，而该晶体管的其它区域被设成+Vpp的电压(通常为+10伏特，比0.7伏特的接面内建电压小)如图3所示。而该位线放电晶体管60的栅极和位选择晶体管62的栅极借着行译码器70(如图2)的输出92被设成0伏特电压。

在晶体管60和62的栅极在零伏特且位线52浮接晶体管的漏极大约在9.5伏特的情况下，因为此电压差异会有一栅极氧化物损坏电压存在。为了克服这个问题，传统上高电压晶体管被用在晶体管60和62上，这些高电压的晶体管有一个厚的栅极氧化物而相对也有一个较大的信道长度，这些高电压晶体管60和62如图1中所示，其栅极比较厚，也因为此厚的栅极氧化物，在指定位线尺寸下，晶体管的布线(lay out)变得较为困难。

发明内容

本发明的目的在于，提供一可电擦只读存储器及减少栅极氧化物的损坏的方法，用来改善电阻以限制氧化物损坏。

本发明的另一目的在于，提供一种行译码器，用来改善电阻以限制氧化物损坏。

为了实现上述目的，本发明提供了两个可供选择的方法。第一个，在擦除操作期间，加一偏压在位线选择晶体管和位线放电晶体管的栅极；第二个，在擦除操作期间，浮接位线选择晶体管和位线放电晶体管的栅极。

具体地讲，本发明提供一种可电擦只读存储器，包括：

数个位线；

数个源极线；

数个单元晶体管，连接位线和源极线；

数个位线放电晶体管，选择性连到上述位线以进行放电；

数个位线选择晶体管，耦接上述位线以进行选择；

数个行译码器，连接到数个位线放电晶体管和数个位线选择晶体管的栅极，用以将一输入信号译码以从数个位线中选择一个位线；以及

其中上述数个行译码器在擦去操作期间还提供一个偏压加到至少一个上述位线放电晶体管和上述位线选择晶体管。

所述的可电擦只读存储器，还包括：一短路防止电路，连接位线放电晶体管，以防止在上述擦去操作期间内上述位线短路到地。

所述的可电擦只读存储器，每一个上述行译码器包括数个晶体管，其耦接以依据擦去信号来提供上述偏压。

所述的可电擦只读存储器，上述偏压被加到上述位线放电晶体管的栅极和上述位线选择晶体管的栅极。

所述的可电擦只读存储器，上述偏压为一正向电压，大约为一擦去电压的一半。

所述的可电擦只读存储器，上述擦去电压大约为10伏特而上述偏压大约在3到5伏特之间。

本发明还提供一种可电擦只读存储器，包括：

数个位线；

数个源极线；

数个单元晶体管，连接位线和源极线；

数个位线放电晶体管，选择性连到上述位线以进行放电；

数个位线选择晶体管，耦接上述位线以进行选择；

数个行译码器，连接到数个位线放电晶体管和数个位线选择晶体管的栅极，用以将一输入信号译码以从数个位线中选择一个位线；以及

其中上述数个行译码器在擦去操作期间还包括至少一个上述位线放电晶体管和上述位线选择晶体管连到浮接。

所述的可电擦只读存储器，还包括一短路防止电路，连接位线放电晶体管，以防止在上述擦去操作期间内上述位线短路到地。

所述的可电擦只读存储器，每一个上述行译码器包括数个晶体管，其耦接以依据擦去信号来提供偏压。

所述的可电擦只读存储器，上述浮接的电压被加到上述位线放电晶体管的栅极和上述位线选择晶体管的栅极。

本发明还公开一种在可电擦只读存储器的至少一个位线放电晶体管和一位线选择晶体管中减少栅极氧化物的损坏的方法，包括下列步骤：

接收一擦去信号；以及

依据该擦去信号以提供一偏压到上述至少一晶体管的栅极。

本发明还提供一种在可电擦只读存储器的至少一个位线放电晶体管和一位线选择晶体管中减少栅极氧化物的损坏的方法，包括下列步骤：

接收一擦去信号；以及

依据该擦去信号浮接上述至少一晶体管的栅极。

附图说明

图1是现有的可电擦只读存储器的电路图；

图2是现有行译码器电路的电路图；

图3是图一中现有可电擦只读存储器的部分横切面图；

图4是本发明实施例的可电擦只读存储器的电路图；

图5是本发明行译码器电路的第一个实施例的电路图；

图6是本发明行译码器电路的第二个实施例的电路图；

图7是图4中可电擦只读存储器的部分横切面图且依据本发明行译码器电路的第二个实施例。

符号说明：

50、100--可电擦只读存储器；

52--位线；54--字符线；

58--共同源极端；

使用较厚的栅极氧化物的晶体管群：60--位线放电晶体管；62--位线选择晶体管；64--选择晶体管；90a--90f、138a--138f、162a--162f、164a--164b、146c--146f--晶体管

使用较薄的栅极氧物的晶体管群：102--位线放电晶体管；104--位线选择晶体管；106--选择晶体管；

普通晶体管群：56--单元晶体管；110、86a--86b、136a--136b、146a--146b、160a--160b--晶体管；

70、120、140--行译码器电路；

74--输入(A0，A1，A2)；

72、78、128、130、132、150、156--NAND门；

76、88、108、124、126、134、144、152、154、158--NOT门；

80--NOR门；

82--芯片致能信号(CEB)；

84--擦除信号(ERASE)；

92、122、166--行译码器的输出；

148a、148b--浮接控制子电路的输出；

94--P基底；96、170--N型井；98、72--P型井；

142--浮接控制子电路；

Vpp--擦去电压；

VPX--偏压。

具体实施方式

图4是本发明实施的可电擦只读存储器100的电路图。和现有的可电擦只读存储器50(参考图1)不变的构成组件有同样的编号和功能，在此不再多作讨论。位线放电晶体管在图中被表示成具有较薄的栅极氧化物，该位线放电晶体管经由晶体管110接地，而该晶体管110利用擦除信号84(如图5所示)经过NOT门108所控制，该晶体管110防止位线52在通路擦除期间内短路到地。

位线选择晶体管104在图中也被表示成具有较薄的栅极氧化物，选择晶体管106也同样。该较薄的栅极氧化物供给晶体管102、104和106一个较小的信道长度，使其在选取的位线撷取时更容易配合，而只有晶体管110有一个较厚的栅极氧化物。

图5是本发明行译码器电路120的第一个实施例的电路图。它使得较薄的栅极氧化物的晶体管102、104和106成为可用。借着在擦除操作期间内加入一个偏压VPX(大约可能在3到5伏特之间)在行译码器电路120的输出122上，行译码器电路120可以使得上述使用较薄的栅极氧化物的晶体管成为可能。如果擦去电压Vpp大约为10伏特，则该偏压VPX大约为此值的一半。在擦除操作期间内，在输出122上加入一个偏压VPX到晶体管102、104和106的栅极，此较小的电压差异不会引起栅极氧化物的损坏，虽然该栅极氧化物较薄。

在行译码器电路120中，输入(A0，A1，A2)74连到一个NAND门128，擦去信号(ERASES)84连到一个NOT门126，两者再一起连到一个NAND门130。芯片致能信号(CEB)82连到一NOT门124再和上述NAND门130的输出连到一NAND门132。该NAND门132的输出连到晶体管136a且经由一NOT门134连到晶体管136b。其它的晶体管138a-138f，由NAND门132的输出信号决定是连到加入的偏压VPX，还是经由一条接地线再到行译码器的输出122。

图6是本发明行译码器电路140的第二个实施例的电路图，它可以使得较薄的栅极氧化物的晶体管102、104和106成为可用。该行译码器包括一浮接控制子电路142，浮接控制子电路142包括一个NOT门144和六个晶体管146a到146f，浮接控制子电路142接收擦去信号(ERASES)84并将其当成输入，该NOT门144和晶体管146群在擦去信号(ERASES)84为基础下连接以产生输出148a和148b。

输出148a和148b连到行译码器电路140中的晶体管164a和164b。在行译码器电路140中，输入(A0，A1，A2)连到一个NAND门150再到一NOT门152，擦去信号(ERASES)84连到一个NOT门154，两者再一起连到一个NAND门156，该NAND门156的输出连到晶体管160a且经由一NOT门158连到晶体管160b。晶体管162a-162f，由NAND门156的输出信号决定是连到加入的偏压VPX，还是经由一条接地线再到行译码器的输出166。晶体管164a和164b可以被从浮接控制电路142来的信号148a和148b关上，这会让行译码器的输出166在擦去操作期间被浮接，该浮接电压大约会在9.3到9.5伏特之间(Vpp经由一个二极管下降约0.7伏特)，擦去电压Vpp大约会在10伏特(在其它不同的实施例中，该浮接电压大约会在7-8伏特之间)，接着，当输出166连到晶体管102、104和106(参考图4)的栅极时，此较小的电压差异不会引起栅极氧化物的损坏，虽然该栅极氧化物较薄。

图7是图4中可电擦只读存储器的部分横切面图且依据本发明行译码器电路的第二个实施例。单元晶体管56和图3中的单元晶体管相同，在图中显示的相同特征在此不再多作讨论，而重要的不同点包括一个增加的较深的N型井170和一个相关的P型井172到位线放电晶体管102(对比图3中的位线放电晶体管60)，该较深的N型井170和其相关的P型井172也会被加到位线选择晶体管104和选择晶体管106。在擦除操作期间，相关的P型井172会被充上+Vpp的电压(例如：大约10伏特)，位线52和位线放电晶体管的输出102会被充上大约9.5伏特的电压(即Vpp经过一个二极管)。在现有的技术中，栅极电压为0伏特，晶体管102(104或106)的栅极氧化物必须呈现大约9.5伏特的相对高电压，所以需要较厚的栅极氧化物的高电压晶体管。

但是，假设位线放电晶体管102的栅极被浮接，那么该级会有一个正向电压(例如：大约在2-4伏特之间)，在栅极和源极或漏极之间的电压差异会减小。同样的，假设位线放电晶体管102被加入一正向电压(例如：大约在3-5伏特之间)，在栅极和源极或漏极之间的电压差异也会减小。在二个例子中都可以被允许使用一较薄的栅极氧化物，为了使晶体管102(104或106)于指定位线撷取的设计限制变小。

虽然本发明已以较佳实施例公开，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，可作些等效更动与修改，因此本发明的保护范围以权利要求为准。

Claims (12)

1.一种可电擦只读存储器，其特征在于，包括：

数个位线；

数个源极线；

数个单元晶体管，连接位线和源极线；

数个位线放电晶体管，选择性连到上述位线以进行放电；

数个位线选择晶体管，耦接上述位线以进行选择；

数个行译码器，连接到数个位线放电晶体管和数个位线选择晶体管的栅极，用以将一输入信号译码以从数个位线中选择一个位线；以及

其中上述数个行译码器在擦去操作期间还提供一个偏压加到至少一个上述位线放电晶体管和上述位线选择晶体管。

2，如权利要求1所述的可电擦只读存储器，其特征在于，还包括：

一短路防止电路，连接位线放电晶体管，以防止在上述擦去操作期间内上述位线短路到地。

3.如权利要求1所述的可电擦只读存储器，其特征在于，每一个上述行译码器包括数个晶体管，其耦接以依据擦去信号来提供上述偏压。

4.如权利要求1所述的可电擦只读存储器，其特征在于，上述偏压被加到上述位线放电晶体管的栅极和上述位线选择晶体管的栅极。

5.如权利要求1所述的可电擦只读存储器，其特征在于，上述偏压为一正向电压，为一擦去电压的一半。

6.如权利要求5所述的可电擦只读存储器，其特征在于，上述擦去电压为10伏特而上述偏压在3到5伏特之间。

7.一种可电擦只读存储器，其特征在于，包括：

数个位线；

数个源极线；

数个单元晶体管，连接位线和源极线；

数个位线放电晶体管，选择性连到上述位线以进行放电；

数个位线选择晶体管，耦接上述位线以进行选择；

数个行译码器，连接到数个位线放电晶体管和数个位线选择晶体管的栅极，用以将一输入信号译码以从数个位线中选择一个位线；以及

其中上述数个行译码器在擦去操作期间还包括将至少一个上述位线放电晶体管和上述位线选择晶体管连到浮接。

8.如权利要求7所述的可电擦只读存储器，其特征在于，还包括：

一短路防止电路，连接位线放电晶体管，以防止在上述擦去操作期间内上述位线短路到地。

9.如权利要求7所述的可电擦只读存储器，其特征在于，每一个上述行译码器包括数个晶体管，其耦接以依据擦去信号来提供偏压。

10.如权利要求7所述的可电擦只读存储器，其特征在于，上述浮接的电压被加到上述位线放电晶体管的栅极和上述位线选择晶体管的栅极。

11.一种在可电擦只读存储器的至少一个位线放电晶体管和一位线选择晶体管中减少栅极氧化物的损坏的方法，其特征在于，包括下列步骤：

接收一擦去信号；以及

依据该擦去信号以提供一偏压到上述至少一晶体管的栅极。

12.一种在可电擦只读存储器的至少一个位线放电晶体管和一位线选择晶体管中减少栅极氧化物的损坏的方法，其特征在于，包括下列步骤：

接收一擦去信号；以及

依据该擦去信号浮接上述至少一晶体管的栅极。

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