CN1248409C - 差动输出驱动装置 - Google Patents

Abstract

一种差动输出驱动装置，用以输出可匹配的差动输出电压，包括一较高电压的第一部份及一较低电压的第二部份，可使第一部份及第二部份的输出电压获得相同的电压变化率，其包含：一降压电路，用以接收较高电压的第一部份，并将较高电压调降成一第一输出电压；一升压电路，用以接收较低电压的第二部份，并将较低电压调降成一第二输出电压；一第一补偿电路，其是电连接降压电路，并提供一第一偏压使第一输出电压转换成一第一补偿电压；以及一第二补偿电路，其是电连接升压电路，并提供一第二偏压使第二输出电压转换成一第二补偿电压，其中第二补偿电压与第一补偿电压具有相同的电压变化率，以使装置能产生一具有实质上规律波形的周期性输出电压。

Description

差动输出驱动装置

(1)技术领域

本发明有关一种输出驱动装置，尤指一种适用于通用序列总线(UniversalSerial Bus，USB)界面传输端的的差动输出驱动装置。

(2)背景技术

一般传统渐变式缓冲器(Taper Buffer)，如图1(a)所示，由于是单纯数字设计因此没有对制程参数(process)作任何的补偿，因此，该电路构造对于制程参数(process)的变化(variation)影响很大。例如：当使用模拟软件(如H-SPICE)模拟时可发现，当PTNT(PMOS输入为Typical，NMOS输入为Typical)的电压为3.3伏特(v)时，若将交越电压(crossover voltage)及上升/下降时间(Tr/Tf，Tr＝Tf)分别调整到1.65伏特(v)及6n秒(s)，但在具有相同的输出负载(output loading)和输出电压(output voltage)的情况下，如PFNS(PMOS输入为Fast，NMOS输入为Slow)、PSNF(PMOS输入为Slow，NMOS输入为Fast)，交越电压(crossover voltage)可能会变在1.2伏特(v)～2.05伏特(v)之间，而上升/下降时间(Tr/Tf)的比值也会在＞1.1或＜0.9之间，比如说Tr＝7ns、Tf＝5ns，并且交越电压亦会介于1.2σ～2.05σ之间。而如图1(b)所示，即使我们将输入控制信号Din+/Din-的上升及下降时间都设定为相同时，如图1(c)即显示当利用模拟软件(如H-spice)设定制程参数(process)为PTNT时，可以得到Tr＝Tf，且交越电压(cross voltage)＝V_DD/2，又图1(d)、(e)则显示当设定制程参数(process)为PFNS或PSNF时(为了模拟制程的飘移所造成误差)，即会发现Tr≠Tf，且交越电压(cross voltage)也不再是V_DD/2。

为解决上述问题，于是发展出一种互补式差动输出驱动器，如图2所示，该电路结构具有一电流源，一第一电流镜组、一第二电流镜组、一第一输出缓冲器及一第二输出缓冲器，其中该第一电流镜组由晶体管MP1及MP2所组成，该第二电流镜组由晶体管MN1及MN2所组成，该第一输出缓冲器由晶体管MP3及MN3所组成及该第二输出缓冲器由晶体管MP4及MN4所组成。该第一电流镜组的晶体管MP1及MP2具有同一大小的电流I且通过MP1和MN1所组成的路径1(path1)，可使得第一电流镜和第二电流镜所流的电流相等，而达到V_out和 V_out的Tr＝Tf，如图1(b)所示，且不会因制程参数(process)改变而有图1(c)(d)的状况发生。但这种作法仍有下列缺失：

1.由于晶体管MP2及MN2是分别由第一及第二电流镜组所提供，因此对其基极电压有一定的限制，如果输出上升/下降时间(Tr/Tf)有一定要求时，此法会比传统渐变式缓冲器(Taper Buffer)的尺寸大上许多，且由于基极电压不再是0和V_DD，因此需要有较大的电流，所以相对尺寸也会大得多，一般来说会大3～4倍或甚至更多。

2.在不影响第一和第二电流镜情况下晶体管MP3、4及MN3、4为了支配电流则相对亦很大，通常往往会是MP2、MN2的2倍或甚至更大。

3.由于流经晶体管MP2的电流镜的电流较大，相对来说，通常流经晶体管MP1路径的电流亦来得大。因此运用此法所需较大的面积及功率。

(3)发明内容

本发明的主要目的为提供一种差动输出驱动装置，藉由补偿电路的控制使该差动输出驱动装置的输出端的上升/下降时间(Tr/Tf，Tr＝Tf)能匹配(match)得相当好，不受制程偏移的影响。

本发明次一目的为提供一种差动输出驱动装置，用以接收具有一特定范围的一种差动输入电压，其中该特定范围是指一较高电压的第一部份及一较低电压的第二部份，可使该第一部份及第二部份的输出电压获得相同的电压变化率。

根据本发明一方面的差动输出驱动装置，其包括：一降压电路，用以接收该较高电压的该第一部份，并将该较高电压调降成一第一输出电压；一升压电路，用以接收该较低电压的该第二部份，并将该较低电压调降成一第二输出电压；一第一补偿电路，其是电连接该降压电路，并提供一第一偏压使该第一输出电压转换成一第一补偿电压；以及一第二补偿电路，其是电连接该升压电路，并提供一第二偏压使该第二输出电压转换成一第二补偿电压，其中该第二补偿电压与该第一补偿电压具有相同的电压变化率，以使该装置能产生一具有实质上规律波形的周期性输出电压。

根据上述构想，该差动输出驱动装置是适用于一通用序列总线(USB)界面的传输端。

根据上述构想，该较高电压的该第一部份及该较低电压的该第二部份分别为为3～5及0～3伏特。

根据上述构想，该降压电路是由一第一P型金属氧化物半导体晶体管(PMOS)、一第一及一第二N型金属氧化物半导体晶体管(NMOS)所组成，又该第二N型金属氧化物半导体晶体管(NMOS)是作为一开关。

根据上述构想，该第一P型金属氧化物半导体晶体管(PMOS)是提供一第三偏压，且该第三偏压与该较高电压会藉由分压作用而使该第一N型金属氧化物半导体晶体管(NMOS)产生该第一输出电压，又该第三偏压是等效于该第二偏压。

根据上述构想，该第一补偿电路是由一第二P型金属氧化物半导体晶体管(PMOS)、一第三及一第四N型金属氧化物半导体晶体管(NMOS)所组成，且该第二P型金属氧化物半导体晶体管(PMOS)是用作一开关。

根据上述构想，该第四P型金属氧化物半导体晶体管(PMOS)是提供该第一偏压，且该第一偏压与该第一输出电压会藉由分压作用而使该第三N型金属氧化物半导体晶体管(NMOS)产生该第一补偿电压。

根据上述构想，该升压电路是由一第三、第四P型金属氧化物半导体晶体管(PMOS)及一第五N型金属氧化物半导体晶体管(NMOS)所组成，且该第三P型金属氧化物半导体晶体管(PMOS)是用作一开关。

根据上述构想，该第五N型金属氧化物半导体晶体管(NMOS)是提供一第四偏压，且该第四偏压与该较低电压会藉由分压作用而使该第四P型金属氧化物半导体晶体管(PMOS)产生该第二输出电压，又该第四偏压是等效于该第一偏压。

根据上述构想，该第二补偿电路是由一第五、第六P型金属氧化物半导体晶体管(PMOS)及一第六N型金属氧化物半导体晶体管(NMOS)所组成，且该第二P型金属氧化物半导体晶体管(PMOS)是用作一开关。

根据上述构想，该第五P型金属氧化物半导体晶体管(PMOS)是提供该第二偏压，且该第二偏压与该第二输出电压会藉由分压作用而使该第六P型金属氧化物半导体晶体管(PMOS)产生该第二补偿电压，又该第四偏压是相等于该第一偏压。

根据上述构想，该第一偏压是等效于该第二偏压。

根据本发明另一方面提供一种差动输出驱动系统，是由一第一差动输出驱动装置及一第二差动输出驱动装置并联所组成，用以分别接收一较高电压的第一部份及一较低电压的第二部份，可使该第一部份及第二部份的输出电压获得相同的电压变化率，其中该第一差动输出驱动装置是包括有：一第一分压器，用以接收该较高电压的该第一部份，并将该较高电压调降成一第一输出电压；一第一补偿器，其是电连接该分压器，并提供一第一偏压使该第一输出电压转换成一第一补偿电压；又该第二差动输出驱动装置是包括有：一第二分压器，用以接收该较低电压的该第二部份，并将该较低电压调降成一第二输出电压；以及一第二补偿器，其是电连接该第二分压器，并提供一第二偏压使该第二输出电压转换成一第二补偿电压，其中该第二补偿电压与该第一补偿电压具有相同的电压变化率，以使该系统能产生一具有实质上规律波形的周期性输出电压组。

根据上述构想，该差动输出驱动系统是适用于一通用序列总线(USB)界面的传输端。

根据上述构想，该较高电压该第一部份及该较低电压的该第二部份分别为为3～5及0～3伏特。

根据上述构想，该第一分压器等效于该第二分压器。

根据上述构想，该第一补偿器等效于该第二补偿器。

根据上述构想，该第一偏压是等效于该第二偏压。

根据上述构想，该输出电压组具有一交越输出电压，且该交越输出电压是为该较电压的该第一部份及较低电压的第二部份的平均值。

为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。

(4)附图说明

图1(a)是一般渐变式缓冲器(Taper Buffer)的电路示意图。

图1(b)和(b’)是其PMOS未作补偿的电压-时间关系图。

图1(c)是其在PTNT时，使用模拟软件模拟的电压-时间关系图。

图1(d)是其在PSNF时，使用模拟软件模拟的电压-时间关系图。

图1(e)是其在PFNS时，使用模拟软件模拟的电压-时间关系图。

图2是习用的输出驱动器的电路示意图。

图3是本发明较佳实施例的差动输出驱动装置的详细电路结构示意图。

图4(a)是本发明较佳实施例的PMOS输出电压与时间关系图。

图4(b)是本发明较佳实施例的NMOS输出电压与时间关系图。图5(a)是本发明较佳实施例的差动输出驱动系统的电路方块示意图。

图5(b)是本发明较佳实施例的差动输出驱动系统的详细电路结构示意图。

图5(c)是本发明较佳实施例的差动输出电压波形图。

图6是本发明较佳实施例利用模拟软件所测的数据表格。

(5)具体实施方式

本发明的差动输出驱动装置，将可由以下的实施例说明而得到充份的了解，使得熟习本技书的人士可据以完成，然而本发明的实施并非由下列实施例而被限制其实施型态。

请参阅图3，其是本发明较佳实施例的详细电路结构示意图。

本发明较佳实施例的差动输出驱动装置1可适用于通用序列总线(USB)界面的传输端用以接收一输入电压，其中该输出电压具有一较高电压的第一部份(约3～5伏特)及一较低电压的第二部份(约0～3伏特)，可使该第一部份及第二部份的输出电压获得相同的电压变化率，该装置包括：一降压电路31、一升压电路32、一第一补偿电路33及一第二补偿电路34。其中该降压电路31是由一组P型金属氧化物半导体晶体管(PMOS)Q_P1及二组N型金属氧化物半导体晶体管(NMOS)Q_N1、Q_N2所组成，该第一补偿电路是由一组P型金属氧化物半导体晶体管(PMOS)Q_P2、二组N型金属氧化物半导体晶体管(NMOS)Q_N3、Q_N4所组成，该升压电路是由二组P型金属氧化物半导体晶体管(PMOS)Q_P3、Q_P4及一组N型金属氧化物半导体晶体管(NMOS)Q_N5所组成，该第二补偿电路是由二组P型金属氧化物半导体晶体管(PMOS)Q_P5、Q_P6及一组N型金属氧化物半导体晶体管(NMOS)Q_N6所组成。又晶体管Q_N2、Q_P2、Q_P3及Q_N6是提供作为一开关。

为能更详细说明本发明的实际电路动作，同时参阅图4(a)(b)，其是本发明较佳实施例的输出电压与时间关系图。

1.A区动作：(如何达到下降时间(Tf)＝上升时间(Tr))

首先当输入电压Vin＝V_DD时，晶体管Q_N2为开启状态，此时晶体管Q_N1亦同时被导通，并由一偏压电流IbiasP1提供晶体管QP1一负载电流使得电容C1可以迅速放电，可将该降压电路的该第一输出电压V_P(即检测图4所示的a点处)向下拉，并由该晶体管Q_P1与该晶体管Q_N1间的分压作用可得到V_p＝V_A的电压，而足以将晶体管P1打开。

同时，晶体管Q_P3为关闭状态，因此该升压电路的该第二输出电压V_N(即检测第四图所示的b点处)为0。

当输入电压Vin＝0时，晶体管Q_N2为关闭状态，因此该降压电路的该第一输出电压V_P(即检测第四图所示的a点处)为V_DD。

于同时，晶体管Q_P3为开启状态，此时晶体管Q_P4亦同时被导通，并由另一偏压电流I_biasN1提供晶体管Q_P1一负载电流使得电容C2可以迅速充电，可将该升压电路的该第二输出电压V_N(即检测第四图所示的b点处)向上拉，并由该晶体管Q_N5与该晶体管Q_P4间的分压作用可得到V_p＝V_B的电压，而足以将晶体管N1打开。

2.B区动作：(使得V_p与V_N能继续动作，且V_p与V_N电压变化率相同)

当V_p向下拉至V_A时，或V_N上拉至V_B时，为使V_p向下拉与V_N上拉程度相当，则V_A必须相应V_N上拉程度而产生变化，因此，可藉由下式 $V_A=V_{\mathrm{tn}}+\sqrt{\mathrm{Ibias}/\mathrm{Kn}},$ 可获得VA值

其中V_tn：NMOS的临界电压值

I_bias：此处所指为偏压电流I_biasN1

同理可知， $V_B=V_{\mathrm{tp}}+\sqrt{\mathrm{Ibias}/\mathrm{Kp}},$ 可获得V_B值

其中V_tp：PMOS的临界电压值

I_bias：此处所指为偏压电流I_biasP1

本发明较佳处在于可藉由调整I_biasP2及I_biasN2使得V_p与V_N具有相同电压变化率，因V/t＝I/c(C*V＝I*t)，是以只要控I_biasN/C1及I_biasP/C2的比值相同，即可获得相同V_p与V_N电压变化率。

请参阅图5(a)(b)，其分别是本发明较佳实施例的差动输出驱动系统的电路方块图及详细电路结构示意图。本发明的差动输出驱动系统是由一第一差动输出驱动装置21及一第二差动输出驱动装置22并联所组成，且该第一差动输出驱动装置21是包括有一第一分压器211及一第一补偿器212，该第二差动输出驱动装置22则包括一第一分压器221及一第一补偿器222。

藉由该第一差动输出装置中的该第一分压器211接收较高输入电压D_in ⁺，并将该较高输入电压D_in ⁺调降成一第一输出电压，再由该第一补偿器212提供一第一偏压使该第一输出电压转换成一第一补偿电压，并由晶体管P1及N1输出一较高输出电压D_out ⁺。

并于同时由该第二差动输出驱动装置中的第二分压器221，接收较低输入电压D_in ^-，并将该较低输入电压D_in ^-调降成一第二输出电压，再由该第二补偿器222提供一第二偏压使该第二输出电压转换成一第二补偿电压，并由晶体管P1及N1输出一较高输出电压D_out ⁺，其中该第二补偿电压与该第一补偿电压具有相同的电压变化率。

再请参阅图5(c)，其是本发明较佳实施例的差动输出电压波形图，当较高输入电压D_in ⁺为V_DD，较低输入电压D_in ^-为0时若下降时间(Tf)＝上升时间(Tr)时，则较高输出电压D_out ⁺与较低输出电压D_out ^-将互为反相，且其交越电压(crossover voltage)相当为V_DD/2(即如图所示的c点处)。又较高输入电压D_in ⁺与较低输入电压D_in ^-互为反相，因此若当D_in ⁺＝V_DD，D_in ^-＝0；反之，D_in ⁺＝0，D_in ^-＝V_DD。

请参阅图6，其是本发明较佳实施例利用模拟软件所测的数据表格。其中设定为PTNT(PMOS输入为Typical，NMOS输入为Typical)，表一输入电压为3V，表二输入电压为3.3V，表三输入电压为3.6V。由表一～三可见其平均值(即上升时间与下降时间的百分比)相当于1，此即表示利用本装置可使上升时间与下降时间匹配(Match)的相当好。

综合上面所述，本发明的差动输出驱动装置是藉由调整所输入的偏压电流值，以达到上升时间与下降时间匹配的目的，并且经由上述的实际模拟结果更验证了本发明的技术成效，因此具产业价值，进而达到发展本发明的发明目的。

Claims (36)

1.一种差动输出驱动装置，用以接收具有一特定范围的一种差动输入电压，其中该特定范围是指一较高电压的第一部份及一较低电压的第二部份，可使该第一部份及第二部份的输出电压获得相同的电压变化率，其特征在于，包括：

一降压电路，用以接收该较高电压的该第一部份，并将该较高电压调降成一第一输出电压；

一升压电路，用以接收该较低电压的该第二部份，并将该较低电压调降成一第二输出电压；

一第一补偿电路，其是电连接该降压电路，并提供一第一偏压使该第一输出电压转换成一第一补偿电压；以及

一第二补偿电路，其是电连接该升压电路，并提供一第二偏压使该第二输出电压转换成一第二补偿电压，其中该第二补偿电压与该第一补偿电压具有相同的电压变化率，俾使该装置能产生一具有规律波形的周期性输出电压。

2.如权利要求1所述的装置，其特征在于，该差动输出驱动装置是适用于一通用序列总线界面的传输端。

3.如权利要求1所述的装置，其特征在于，该较高电压的该第一部份为3～5伏特。

4.如权利要求1所述的装置，其特征在于，该较低电压的该第二部份为0～3伏特。

5.如权利要求1所述的装置，其特征在于，该降压电路是由一第一P型金属氧化物半导体晶体管、一第一及一第二N型金属氧化物半导体晶体管所组成。

6.如权利要求5所述的装置，其特征在于，该第二N型金属氧化物半导体晶体管是作为一开关。

7.如权利要求5所述的装置，其特征在于，该第一N型金属氧化物半导体晶体管是可由一组N型金属氧化物半导体晶体管。

8.如权利要求5所述的装置，其特征在于，该第二N型金属氧化物半导体晶体管是可由一组N型金属氧化物半导体晶体管。

9.如权利要求5所述的装置，其特征在于，该第一P型金属氧化物半导体晶体管是提供一第三偏压，且该第三偏压与该较高电压会藉由分压作用而使该第一N型金属氧化物半导体晶体管产生该第一输出电压。

10.如权利要求9所述的装置，其特征在于，该第三偏压是等效于该第二偏压。

11.如权利要求1所述的装置，其特征在于，该第一补偿电路是由一第二P型金属氧化物半导体晶体管、一第三及一第四N型金属氧化物半导体晶体管所组成。

12.如权利要求11所述的装置，其特征在于，该第二P型金属氧化物半导体晶体管是用作一开关。

13.如权利要求11所述的装置，其特征在于，该第二P型金属氧化物半导体晶体管是可由一组P型金属氧化物半导体晶体管。

14.如权利要求11所述的装置，其特征在于，该第三N型金属氧化物半导体晶体管可由一组N型金属氧化物半导体晶体管。

15.如权利要求11所述的装置，其特征在于，该第四P型金属氧化物半导体晶体管是提供该第一偏压，且该第一偏压与该第一输出电压藉由分压作用而使该第三N型金属氧化物半导体晶体管产生该第一补偿电压。

16.如权利要求1所述的装置，其特征在于，该升压电路是由一第三、第四P型金属氧化物半导体晶体管及一第五N型金属氧化物半导体晶体管所组成。

17.如权利要求16所述的装置，其特征在于，该第三P型金属氧化物半导体晶体管是用作一开关。

18.如权利要求16所述的装置，其特征在于，该第三P型金属氧化物半导体晶体管是一组P型金属氧化物半导体晶体管。

19.如权利要求16所述的装置，其特征在于，该第四P型金属氧化物半导体晶体管是一组P型金属氧化物半导体晶体管。

20.如权利要求16所述的装置，其特征在于，该第五N型金属氧化物半导体晶体管是提供一第四偏压，且该第四偏压与该较低电压藉由分压作用而使该第四P型金属氧化物半导体晶体管产生该第二输出电压。

21.如权利要求20所述的装置，其特征在于，该第四偏压是等效于该第一偏压。

22.如权利要求1所述的装置，其特征在于，该第二补偿电路是由一第五、第六P型金属氧化物半导体晶体管及一第六N型金属氧化物半导体晶体管所组成。

23.如权利要求22所述的装置，其特征在于，该第六N型金属氧化物半导体晶体管是用作一开关。

24.如权利要求22所述的装置，其特征在于，该第五P型金属氧化物半导体晶体管是一组P型金属氧化物半导体晶体管。

25.如权利要求22所述的装置，其特征在于，该第六P型金属氧化物半导体晶体管是一组P型金属氧化物半导体晶体管。

26.如权利要求25所述的装置，其特征在于，该第五P型金属氧化物半导体晶体管是提供该第二偏压，且该第二偏压与该第二输出电压会藉由分压作用而使该第六P型金属氧化物半导体晶体管产生该第二补偿电压。

27.如权利要求1所述的装置，其特征在于，该第一偏压是等效于该第二偏压。

28.一种差动输出驱动系统，是包括一第一差动输出驱动装置及一第二差动输出驱动装置并联，用以分别接收一较高电压的第一部份及一较低电压的第二部份，可使该第一部份及第二部份的输出电压获得相同的电压变化率，其特征在于，该第一差动输出驱动装置包括有：

一第一分压器，用以接收该较高电压的该第一部份，并将该较高电压调降成一第一输出电压；

一第一补偿器，其是电连接该分压器，并提供一第一偏压使该第一输出电压转换成一第一补偿电压；

又该第二差动输出驱动装置包括有：

一第二分压器，用以接收该较低电压的该第二部份，并将该较低电压调降成一第二输出电压；以及

一第二补偿器，其是电连接该第二分压器，并提供一第二偏压使该第二输出电压转换成一第二补偿电压，其中该第二补偿电压与该第一补偿电压具有相同的电压变化率，以使该系统能产生一具有规律波形的周期性输出电压组。

29.如权利要求28所述的系统，其特征在于，该差动输出驱动系统是适用于一通用序列总线界面的传输端。

30.如权利要求28所述的系统，其特征在于，该较高电压的该第一部份为3～5伏特。

31.如权利要求28所述的系统，其特征在于，该较低电压的该第二部份为0～3伏特。

32.如权利要求28所述的系统，其特征在于，该第一分压器等效于该第二分压器。

33.如权利要求28所述的系统，其特征在于，该第一补偿器等效于该第二补偿器。

34.如权利要求28所述的系统，其特征在于，该第一偏压是等效于该第二偏压。

35.如权利要求28所述的系统，其特征在于，该输出电压组具有一交越输出电压。

36.如权利要求35所述的系统，其特征在于，该交越输出电压是为该较高电压的该第一部份及较低电压的第二部份的平均值。

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