CN1238099A

CN1238099A - 延时校正电路

Info

Publication number: CN1238099A
Application number: CN97199937A
Authority: CN
Inventors: G·A·克拉奥韦特尔
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1996-09-20
Filing date: 1997-09-08
Publication date: 1999-12-08
Anticipated expiration: 2017-09-08
Also published as: EP0927492A1; CN1137577C; DE69709879D1; KR100466553B1; WO1998012873A1; EP0927492B1; JP4541452B2; AU4258597A; ES2166560T3; JP2001501054A; US5963267A; KR20000036202A; DE69709879T2

Abstract

延时校正电路包括产生时钟信号的源(15)和产生与该时钟信号异步的定时信号的源(5)。定时信号检测器(10)响应该时钟信号和定时信号，只有当该定时信号在该时钟信号附近的一段预定时间内是稳定的，该检测器才能够正常工作。控制电路(70)控制应用电路(80)使之在检测到该定时信号起延时一段时间后才工作。如果该定时信号在该段预定时间内不是稳定的，调整电路(10，20，30，40，50，60)就控制该控制电路来调整该段延时。

Description

延时校正电路

发明领域

本发明涉及一种在检测到定时信号后经过预定延时期间之后工作的处理电路，特别涉及一种用于在定时信号可能被错误地检测时校正该延时期间的电路。

发明背景

数字视频信号处理电路通常根据与视频信号的分量同步的时钟信号对该视频信号进行取样。例如，在标准NTSC视频信号中，该视频信号的取样可以利用与色同步信号同步的、其频率为色同步信号频率(称为色同步时钟)四倍的时钟信号来进行。在标准NTSC视频信号中，这种取样时钟信号在一个水平行中有910个脉冲。虽然这种取样时钟信号的相位与行(例如水平)同步分量的相位无关，但它们之间的相位差是恒定的。

然而，数字视频信号处理电路经常必须处理非标准视频信号。在这些信号中，色同步时钟和行同步分量之间的相位差是逐行变化的。这种情况会在其记录介质受到放像时的机械抖动影响的盒式录像机和/或视盘播放机中出现。这种情况在存储数字视频数据帧来实现例如消噪和帧梳状亮度/色度分量分离这样的功能以及例如静止帧和画中画这样的性能的处理电路中更加严重。

为了实现这些功能和性能，需要处理来自相邻帧空间对齐光栅位置的取样值。即，这两个取样值必须来自各自帧的相同行，并相对于该行的水平同步信号有相同的延时。但是，如上所述，因为色同步信号和水平同步信号之间的相位差逐行和逐帧变化，所以某帧某一行的取样值将不是必然与前一帧同一行的取样值空间对齐的。

如何计算各行色同步信号和水平同步信号之间的相位差(称为偏移)是公知的。1994年5月3日授权给McNeely等人的名称为“测量偏移定时误差的设备”的美国专利5,309,111号描述了把这种偏移作为几分之一时钟周期进行测量的设备，测量结果不太受设备参数的影响。取样时钟信号输入给串联连接的若干个模拟延时元件，这些元件的个数足以获得一个整时钟周期的延时。各模拟延时元件的输出连线与各自存储元件的数据输入端连接。代表水平同步信号的信号输入给这些存储元件，以便同时把信号锁存入相应存储元件，由此捕获在这些存储元件内的取样时钟信号的典型周期。译码电路与这些存储元件连接，用来检测就在水平脉冲下降沿之前的取样时钟脉冲的例如上升沿的相对位置。计算表示偏移误差的比值，该比值是以延时为单位的第一个转折点位置除以以延时为单位的取样时钟周期持续时间。

把两行之间偏移的差作为内插参数在某一帧某一行的两个取样值之间进行内插，以产生与前一帧同一行的一取样值空间对齐(即相对水平同步信号有相同延时)的一内插取样值也是公知的。然后把该内插取样值与前一帧的该取样值一道进行处理，以便提供上述功能和性能。这方面的描述见1987年5月19日授权给Willis等人的名称为“作为电视信号递归滤波器的定时校正电路”的美国专利第4,667,240号，该专利公开了在基于存储器的视频信号处理系统中把非标准视频信号相邻帧的相应信号取样值进行暂时对齐的设备。该设备包括一延时元件和处理输入信号以及延时信号的视频信号处理电路。该设备可用来检测和改变输入信号的偏移，以便在每一行该输入信号和该延时信号都将具有基本上相同的偏移值。或者，该偏移检测和校正设备可以与该延时元件的输出端连接，使该延时信号的偏移与该输入信号的偏移相等。

只把可见取样值(即非消隐取样值)存储在帧存储器内以便把所需的帧存储器容量减至最小也是公知的。因此，在这种系统中，视频取样值的提取和存储相对水平同步信号被延时了基本上等于水平消隐间隔的时间。

这种系统用响应水平同步信号并被色同步时钟同步的逻辑门或触发器来检测水平同步信号。图1、2和3是说明在这种系统中如何会出现不确定状态的波形图。在图1中，最上面波形CLOCK(时钟)表示接近水平行开头的色同步时钟。第二个波形H SYNC(水平同步)表示水平行的水平同步信号。可以看到水平同步信号的前沿201(负向)几乎在色同步时钟信号CLOCK周期0的中间(即在负向转换附近)出现。第三个波形SYNC DETECTED(同步检测)表示水平同步信号检测器的输出，该检测器例如可以是一触发器。在水平同步信号H SYNC的前沿201之后，SYNC DETECTED信号在色同步时钟CLOCK周期1的前沿处变为高电平202。第四个波形SAMPLE(取样)表示取样时钟。取样时钟在水平同步信号H SYNC被检测到202之后的色同步时钟CLOCK的第四个周期出现，在所示实施例中，假定可见取样值在此时出现。在一实际实施例中，从检测到水平同步信号起至出现第一个可见视频取样值为止这段时间内，色同步时钟周期的个数可以不同。本领域普通技术人员懂得如何恰当地调整延时。

一般来说，只有正在被取样的信号(此时为水平同步信号)在从时钟信号(此时为色同步时钟信号)转换前一段预定时间(称为建立时间)起至时钟信号转换后一段预定时间(称为保持时间)为止的这段时间内是稳定的，才能够保证构成水平同步信号检测器的诸如触发器这样的逻辑电路正常操作。否则该逻辑电路的操作就是不稳定的。但是，如上所述，水平同步信号的相位与色同步时钟信号的相位无关，所以不能够保证水平同步信号在建立及保持时间内保持稳定。

如果水平同步信号在建立及保持时间内不是稳定的，则逻辑门或触发器可能可以、也可能不可以正确地检测水平同步信号。于是在这种情况下，在检测水平同步信号时会有一个时钟周期的不确定度。这样在确定要被提取和存储的第一个可见取样值时会有一个时钟周期的不确定度。这意味着可能要对空间偏移了光栅中的一个象素的相继帧的取样值进行处理，这就严重降低了这种处理的精度。

图2表示色同步时钟信号和会造成上述不确定状态的水平同步信号定时的一种组合。在图2中，水平同步信号H SYNC的前沿301紧接在色同步时钟CLOCK的周期0的前沿之后出现。水平同步信号H SYNC应当在该色同步时钟的周期1的前沿被检测到，周期1是在水平同步信号H SYNC的前沿301之后的下一个时钟周期，如SYNC DETECTED信号的上升沿302所示。同样，如第四个波形SAMPLE(正确)所示，取样时钟应在从该上升沿起经过了四个时钟周期之后、即在时钟脉冲5处才出现。

但是，在目前情况下，水平同步信号H SYNC在时钟脉冲0期间触发器的保持时间内不是稳定的。因此，作为对色同步时钟信号CLOCK的周期0的响应，该触发器会在其输出端产生不是“高电平”就是“低电平”的信号SYNC DETECTED。这在图2中用在SYNC DETECTED信号前沿处的一系列斜线来说明。如果该触发器响应于时钟脉冲0而在SYNC DETECTED输出端错误地产生了“高电平”信号，就会出现前沿303，于是取样时钟SAMPLE将错误地在四个周期之后、即在色同步时钟周期4出现。这在图2中用第五个波形SAMPLE(错误)来表示。

图3表示色同步时钟信号和会造成上述不确定状态的水平同步信号定时的另一种组合。在图3中，水平同步信号H SYNC的前沿401就在色同步时钟CLOCK的周期1的前沿之前出现。在这种情况下，水平同步信号H SYNC同样应当在时钟脉冲1被检测到，如SYNC DETECTED信号的上升沿402所示。同样，如第五个波形SAMPLE(正确)所示，取样时钟应在从该上升沿起过了四个时钟周期之后、即在时钟脉冲5处才出现。

但是，在目前情况下，水平同步信号H SYNC在时钟脉冲1期间的触发器的建立时间内不是稳定的。因此，响应于色同步时钟信号CLOCK的周期1，该触发器会在其输出端产生不是“高电平”就是“低电平”的信号SYNC DETECTED。这在图3中用在SYNC DETECTED信号前沿处的一系列斜线来说明。如果该触发器响应于色同步时钟信号CLOCK的周期1而没有在SYNC DETECTED输出端产生“高电平”信号，即没有产生前沿402，则水平同步信号H SYNC将在色同步时钟信号CLOCK的周期2才被检测到，如SYNC DETECTED信号的前沿403所示。在这种情况下，取样时钟SAMPLE将错误地在四个周期之后、即在色同步时钟信号CLOCK的周期6出现。这在图3中用第四个波形SAMPLE(错误)来表示。

因此需要准确地检测水平同步信号的位置，以便能够准确地确定相对于其所提取的各取样值相对于该信号的空间位置。这样一来，在帧处理过程中将处理相应的取样值并保持了所需的处理精度。

发明概述

根据本发明原理，延时校正电路包括一个时钟信号源和与该时钟信号异步的一个定时信号源。一个定时信号检测器响应于该时钟信号和定时信号，并且只有当该定时信号在该时钟信号附近的一段预定时间内是稳定的，该检测器才正常工作。一个控制电路控制应用电路使之在检测到该定时信号起延时一段时间后才工作。如果该定时信号在该段预定时间内不是稳定的，调整电路就调节该控制电路来调整该段延时。

附图概述

附图中：

图1、2和3都是说明如何会产生不确定状态的波形图；

图4是校正图1、2和3所示不确定状态的电路的方框图；

图5、6和7是说明图4所示校正电路操作的波形图；

图8是图4所示校正电路一最佳实施例更详细的方框图。

详细说明

图4是校正图1、2和3所示不确定状态的电路的方框图。该图只示出理解本发明操作必不可少的那些元件。本领域普通技术人员懂得还需要哪些其它元件、如何设计和制造这些元件以及如何把这些元件与图4所示的元件互连。

在图4中，水平同步分量信号H SYNC的源(未示出)与第一输入端5连接，而色同步时钟信号CLOCK的源(也未示出)与第二输入端15连接。输入端5与第一D触发器10和第二D触发器20各自的反相D输入端连接，还与偏移测量电路30的第一输入端连接。输入端15与第一D触发器10的时钟输入端C、第二D触发器20的反相时钟输入端C、偏移测量电路30的第二输入端以及存储器控制电路70的时钟信号输入端连接。第一D触发器10的Q输出端产生SYNC DETECTED信号，并与“与”门40的反相输入端和存储器控制电路70的相应输入端连接。第二D触发器20的Q输出端与“与”门40的非反相输入端连接。

“与”门40的输出端与S-R触发器50的置位输入端S连接。S-R触发器50的Q输出端产生表示色同步时钟信号CLOCK的哪一个边沿(上升或下降)首先检测到水平同步信号H SYNC的信号，并与校正逻辑电路60的第一输入端连接。偏移测量电路30的输出端与该校正逻辑电路60的第二输入端连接。校正逻辑电路60的第一和第二输出端产生各自表示应当增大还是减小从被检测水平同步信号起到第一个可见取样值为止的色同步时钟周期计数值的信号，并与存储器控制电路70的相应输入端连接。存储器控制电路70的双向端子与帧存储器80连接。存储器控制电路70的控制输出端与S-R触发器50的复位输入端连接。

图5是有助于理解在以下的讨论中将要提到的图4所示校正电路的操作的波形图。在操作时，第一和第二触发器10和20两者以及S-R触发器50都开始于复位状态，即各Q输出端输出逻辑“0”信号。第一D触发器10按照已知方式在色同步时钟信号CLOCK的前沿处检测水平同步信号H SYNC并产生SYNC DETECTED信号。第一触发器10产生的SYNC DETECTED信号受图1、2和3所示不确定状态的支配。第二D触发器在色同步时钟信号CLOCK的后沿处检测水平同步信号HSYNC。

如果前沿检测器触发器10首先检测到水平同步信号H SYNC的前沿，它就在其Q输出端产生逻辑“1”的SYNC DETECTED信号，该信号禁止了“与”门40。SYNC DETECTED信号使存储器控制器电路70开始对色同步时钟信号CLOCK的周期进行计数，直到要提取第一个可见取样值为止。S-R触发器50的Q输出端再继续产生逻辑“0”信号，该信号表示水平同步信号H SYNC在色同步时钟信号CLOCK的前沿处被检测到。如果后沿检测器触发器20首先检测到水平同步信号H SYNC，它就在其Q输出端产生逻辑“1”的信号。“与”门40把该逻辑“1”的信号传送给S-R触发器50的置位输入端S。作为响应，S-R触发器50进入置位状态，其Q输出端输出逻辑“1”的信号，表示水平同步信号H SYNC在色同步时钟信号CLOCKL的后沿处被检测到。

偏移测量电路30按照在美国专利5,309,111中描述并在前面进行了讨论的已知方式产生表示水平同步信号H SYNC和色同步时钟信号CLOCK之间的偏移量的信号，该偏移量用色同步时钟信号CLOCK周期的一小部份来表示。如上所述，当水平同步信号H SYNC的前沿在色同步时钟信号CLOCK的前沿的建立和保持时间内出现时，就会出现不确定状态。如图2和3所示，这种状态的偏移t_skew(用周期的几分之一来表示)不是接近零就是接近1。相反地，如果水平同步信号H SYNC的前沿不接近色同步时钟信号CLOCK的前沿，就不会出现不确定状态。如图5所示，规定了偏移t_skew的最小值MIN和最大值MAX。如果偏移t_skew大于规定的最小值MIN，但小于规定的最大值MAX，就可以在色同步时钟信号CLOCK的下一个前沿处按通常方式检测水平同步信号H SYNC。

参看图4，偏移测量电路30产生代表用周期的几分之一来表示的被测偏移的信号。在一最佳实施例中，偏移用周期的十六分之几来表示。分别规定最小偏移值MIN和最大偏移值MAX为色同步时钟信号CLOCK周期的十六分之二和十六分之十四。如果偏移大于周期的十六分之二而小于十六分之十四，则校正逻辑电路60就在+1输出端和-1输出端都产生逻辑“0”信号。作为响应，存储器控制器70在把第一个可见取样值存入帧存储器80之前，按通常方式计数在SYNCDETECTED信号后的色同步时钟信号的四个周期。

图6是表示在一种不确定状态下图4所示校正电路的操作的波形图。在图6中，偏移t_skew小于最小偏移MIN。这意味着水平同步信号HSYNC在前沿检测器触发器10的保持时间内可能不是稳定的。这还意味着应首先在色同步时钟信号CLOCK下降沿处检测到水平同步信号HSYNC，并应在色同步时钟信号CLOCK的周期1正确地检测到SYNCDETECTED信号。

图6的上半部表示前沿检测器触发器10在色同步时钟信号CLOCK的周期0处不恰当地产生了SYNC DETECTED信号的情形。参看图4，这样就禁止了“与”门40，并且S-R触发器50输出端的EDGE(边缘)信号保持逻辑“0”，表示水平同步信号H SYNC首先被前沿检测器触发器10检测到。校正逻辑电路60接收来自偏移测量电路30的偏移信号，并确定了偏移t_skew小于规定的最小值MIN。它还接收来自S-R触发器50的表示水平同步信号H SYNC已首先被前沿检测器触发器10检测到的逻辑“0”EDGE信号。这种组合表明必须增大在第一个可见取样值出现之前的色同步时钟信号的周期数。在该所示实施例中，必须计数5个而不是4个时钟周期。校正逻辑电路60在+1输出端产生逻辑“1”信号，在-1输出端产生的逻辑“0”信号。作为对此的响应，存储器控制器电路70在存储第一个可见取样值之前计数5个周期的色同步时钟信号CLOCK。

图6的下半部表示前沿检测器触发器10在色同步时钟信号CLOCK的周期1正确地产生了SYNC DETECTED信号的情形。参看图4，此时后沿检测器触发器20首先在色同步时钟信号CLOCK的周期0的后沿处检测到水平同步信号H SYNC。作为响应，后沿检测器触发器20在其Q输出端产生逻辑“1”信号。该信号通过“与”门40，并控制S-R触发器使之进入置位状态，在置位状态EDGE信号变成逻辑“1”信号。校正逻辑电路60接收来自偏移测量电路30的偏移信号，确定了偏移t_skew小于规定的最小值MIN。它还接收来自S-R触发器50的表示水平同步信号H SYNC已首先被后沿检测器触发器20检测到的逻辑“1”EDGE信号。这种组合表明不必调整在第一个可见取样值出现之前的色同步时钟信号CLOCK周期的计数值，并且正常的4个周期是正确的。于是校正逻辑电路60在+1和-1输出端都产生逻辑“0”信号。作为响应，存储器控制器电路70在存储第一个可见取样值之前计数4个周期的色同步时钟信号CLOCK。在任何情况下，一旦存储器控制器电路70从校正电路60接收到了+1和-1输出信号，它就产生控制信号来把S-R触发器50恢复为复位状态，以便其做好准备正确地检测下一个水平同步信号H SYNC。

图7是表示在另一种不确定状态下图4所示校正电路的操作的波形图。在图7中，偏移T_ske大于最大偏移MAX。这意味着水平同步信号H SYNC在前沿检测器触发器10的建立时间内可能不是稳定的。这还意味着应首先在色同步时钟信号CLOCK前沿处检测到水平同步信号HSYNC，并应在时钟周期1正确地检测到SYNC DETECTED信号。

图7的上半部表示前沿检测器触发器10在色同步时钟信号CLOCK的周期1正确地产生了SYNC DETECTED信号的情形。参看图4，这样就禁止了“与”门40，并且S-R触发器50输出端的EDGE信号保持逻辑“0”，表示水平同步信号H SYNC已首先被前沿检测器触发器10检测到。校正逻辑电路60接收来自偏移测量电路30的偏移信号，确定了偏移t_skew大于规定的最大值MAX。它还接收来自S-R触发器50的表示水平同步信号H SYNC首先被前沿检测器触发器10检测到的逻辑“0”EDGE信号。这种组合表明不必调整在第一个可见取样值出现之前的色同步时钟信号CLOCK的周期计数值，正常的4个周期是正确的。因此，校正逻辑电路60在+1和-1输出端都产生逻辑“0”信号。作为响应，存储器控制器电路70在存储第一个可见取样值之前计数4个周期的色同步时钟信号CLOCK。

图7的下半部表示前沿检测器触发器10在色同步时钟信号CLOCK的周期2处不恰当地产生了SYNC DETECTED信号的情形。参看图4，此时后沿检测器触发器20首先在色同步时钟信号CLOCK周期1的后沿处检测到水平同步信号H SYNC。该信号通过“与”门40，并控制S-R触发器使之进入置位状态，在置位状态EDGE信号变成逻辑“1”信号。校正逻辑电路60接收来自偏移测量电路30的偏移信号，确定了偏移信号大于规定的最大值MAX。它还接收来自S-R触发器50的表示水平同步信号H SYNC已首先被后沿检测器触发器20检测到的逻辑“1”EDGE信号。这种组合表明必须减小在第一个可见取样值出现之前的色同步时钟信号CLOCK周期的计数值，在该所示实施例中，必须计数3个而不是4个时钟周期。校正逻辑电路60在-1输出端产生逻辑“1”信号，在+1输出端产生逻辑“0”信号。作为对此的响应，存储器控制器电路70在存储第一个可见取样值之前计数3个周期的色同步时钟信号CLOCK。

图8是图4所示校正电路一最佳实施例更详细的方框图。在图8中，水平同步信号源(未示出)与输入端5连接。色同步时钟信号源(也未示出)产生色同步时钟信号CLOCK和用在其上有一横线的CLOCK表示的反相色同步时钟信号。色同步时钟信号与输入端15连接，反相色同步时钟信号与输入端25连接。输入端5与第一D触发器110的D输入端连接。第一D触发器110的Q输出端与第二D触发器112的D输入端连接。第二D触发器112的Q输出端与第三D触发器114的D输入端、第一“与门”116的第一输入端以及第一反相器118的输入端连接。第三D触发器114的Q输出端与第二反相器120的输入端连接，第二反相器120的输出端与第一“与”门116的第二输入端连接。

输入端5还与第四D触发器122的D输入端连接。第四D触发器122的Q输出端与第五D触发器124的D输入端连接，第五D触发器124的Q输出端与第二“与”门126的第一输入端连接。第一反相器118的输出端与第二“与”门126的第二输入端连接。第一“与”门116的输出端产生SYNC DETECTED’信号，并与S-R触发器128的复位输入端R连接。第二“与”门126的输出端与S-R触发器128的置位输入端S连接。S-R触发器128的Q输出端与第六D触发器130的D输入端连接，第六D触发器130的Q输出端与第七D触发器132的D输入端连接。第七D触发器132的Q输出端产生EDGE‘信号。第一“与”门116的输出端还与第六和第七D触发器130和132的允许输入端连接。SYNC DETECTED’和EDGD‘信号传送给图4所示的接收SYNCDETECTED和EDGE信号的其它元件。

输入端15与第一D触发器110、第二D触发器112、第三D触发器114、S-R触发器128、第六D触发器130和第七D触发器132相应的时钟输入端连接。输入端25与第四D触发器122和第五D触发器124相应的时钟输入端连接。

在操作期间，第一D触发器110受上述不确定状态支配。第一和第二D触发器110和112的组合消除了抖动状态，并完成图4中第一D触发器10的功能。即，第一和第二D触发器110和112的组合产生相应于图1、2、3、5、6和7中SYNC DETECTED信号的信号。在该所示实施例中，SYNC DETECTED’信号的持续时间最好是一个色同步时钟信号CLOCK周期。第三D触发器114、第二反相器120和第一“与”门116的组合按照公知的方式产生持续时间是一个色同步时钟信号CLOCK周期的SYNC DETECTED’脉冲。该SYNC DETECTED’脉冲传送给图8中S-R触发器128的复位输入端R。

第四和第五D触发器122和124的组合按同样方式消除了抖动状态，并完成图4中第二D触发器20的功能。即，第四和第五D触发器122和124的组合通过利用输入端25的反相时钟信号作为它们的时钟输入信号，在色同步时钟信号CLOCK的后沿处检测水平同步信号HSYNC。第一反相器118和第二“与”门126的组合完成图4中“与”门40的功能，S-R触发器128完成与图4中S-R触发器50相同的功能。第六和第七D触发器130和132使EDGE‘信号与色同步时钟信号CLOCK同步并对其进行延时。SYNC DETECTED’和EDGE‘信号如上所述地控制图4的校正逻辑电路60和存储器控制电路70。

Claims

1．延时校正电路，包括：

产生时钟信号的源(15)；

产生与该时钟信号异步的定时信号的源(5)；

定时信号检测器(10)，响应于该时钟信号和该定时信号，并仅当该定时信号在该时钟信号附近的一段预定时间内是稳定的时才能够正常工作；

控制电路(70)，控制应用电路(80)在检测到该定时信号起延时一段时间之后才进行操作；以及

调整电路(10,20,30,40,50,60)，当该定时信号在该段预定时间内不是稳定的时就调节该控制电路来调整该段延时。

2．权利要求1的电路，其特征在于在该电路中：

时钟信号源(15)产生具有连续周期的时钟信号，每一周期具有前沿和后沿；

定时信号源(5)产生具有前沿的定时信号；而

调整电路(10,20,30,40,50,60)包括：

测量定时信号的前沿和邻近时钟信号周期的前沿之间的偏移的电路(30)；

在时钟信号前沿处检测定时信号的电路(10)；

在时钟信号后沿处检测定时信号的电路(20)；和

当偏移小于预定最小值和定时信号在时钟信号前沿处被检测到时调节控制电路(70)使之增大延时、以及当偏移大于预定最大值和定时信号在时钟信号后沿处被检测到时调节控制电路使之减小延时的电路(40,50,60)。

3．权利要求2的电路，其特征在于其中的控制电路(70)响应于时钟信号而控制应用电路(80)，使之在检测到定时信号起选定个数的时钟信号周期之后才进行操作。

4．权利要求3的电路，其特征在于在该电路中，调整电路(10,20,30,40,50,60)内的调节电路(40,50,60)在偏移小于预定最小值和定时信号在时钟信号前沿处被检测到时调节控制电路(70)，使之增加选定个数的时钟周期，而在偏移大于预定最大值和定时信号在时钟信号后沿处被检测到时调节控制电路(70)，使之减少选定个数的时钟周期。

5．权利要求2的电路，其特征在于其中的偏移测量电路(30)产生以时钟信号周期几分之一为单位表示偏移的信号。

6．权利要求5的电路，其特征在于在该电路中：

在时钟信号前沿处检测定时信号的电路(10)包括一前沿触发器，该触发器的输入端与定时信号源(5)连接，而其时钟信号输入端与时钟信号源(15)连接；

在时钟信号后沿处检测定时信号的电路(20)包括一后沿触发器，该触发器的输入端与定时信号源(5)连接，而其反相时钟信号输入端与时钟信号源(15)连接；以及

调整电路(10,20,30,40,50,60)内的调节电路(40,50,60)包括一个电路(60)，该电路(60)响应于前沿触发器(10)、后沿触发器(20)和偏移测量电路(30)，当偏移小于预定最小值和前沿触发器(10)检测到定时信号时，该电路(60)调节控制电路(70)使之增大延时，而当偏移大于预定最大值和后沿触发器(20)检测到定时信号时，该电路(60)调节控制电路(70)使之减小延时。

7．权利要求2的电路，其特征在于其中的在时钟信号前沿处检测定时信号的电路(10)包括一前沿触发器，该触发器的输入端与定时信号源(5)连接，而其时钟信号输入端与时钟信号源(15)连接。

8．权利要求2的电路，其特征在于其中的在时钟信号后沿处检测定时信号的电路(20)包括一个触发器，该触发器的输入端与定时信号源(5)连接，而其反相时钟信号输入端与时钟信号源(15)连接。

9．权利要求1的电路，其特征在于在该电路中：

时钟信号源(15)产生具有连续周期的时钟信号；而

控制电路(70)响应于该时钟信号，并控制应用电路(80)使之在检测到定时信号起选定个数的时钟周期之后才进行操作。

10．权利要求1的电路，其特征在于其中的定时信号检测器(10)包括一个触发器，该触发器的输入端与定时信号源(5)连接，其时钟输入端与时钟信号源(15)连接，其输出端在定时信号被检测到时产生信号。

11．延时较正电路，包括：

产生包括水平同步信号分量的复合视频信号的源(5)；

产生与复合视频信号同步的、具有连续周期的色同步时钟的源(15)，其中每一周期具有前沿和后沿；

在色同步时钟信号前沿处检测水平同步信号的电路(10)；

在色同步时钟信号后沿处检测水平同步信号的电路(20)；

测量水平同步信号和色同步时钟的邻近周期的前沿之间的偏移的电路(30)；

校正逻辑电路(60)，在偏移小于预定最小值和水平同步信号在色同步时钟信号前沿处被检测到时产生一个递增信号，而在偏移大于预定最大值和水平同步信号在色同步时钟信号后沿处被检测到时产生一个递减信号；以及

存储器控制电路(70)，用于：

响应于该递增信号而延时比预定个数色同步时钟信号周期多一个周期；

响应该递减信号而延时比预定个数色同步时钟信号周期少一个周期；

在其它情况下延时预定个数时钟周期，

然后将代表复合视频信号的各相继取样值存储在帧存储器(80)内。