CN1234153C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，包括半导体层和形成在半导体层表面上的一个或多个半导体元件，其中：所述半导体层没有半导体元件的区域划分成多个块，其中被划分的半导体层的各个块包括柔性区，所述柔性区由粘附各个块的侧面的绝缘层制成，以使所述多个块集成在一起，以及被划分的半导体层的各个块还具有刚性区，其利用粘附到绝缘层并从半导体层的顶表面伸展到底表面的连通电极通过所述绝缘层被集成。另外，本发明还公开了一种制造上述半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是，涉及一种柔性半导体器件及其制造方法。
背景技术
象蜂窝电话这类装置的小型化和更加轻便的趋势正在增长。另外可以“佩带在人体上的个人计算机”，即可佩带的计算机已经出现。
另外，已经提出直接感觉图象和声音的接口，例如3DMD(透明的头戴显示器)、具有内置HD的CCD相机、头戴受话器型的单片眼镜和头戴受话器型话筒。可以佩带的装置的市场预期将来会扩大。
其中AMLCD(有源矩阵显示)的TFT芯片可以形成在薄膜里的方法，已经提出作为一个满足这种需求的必要的量度标准(例如，美国专利USP5,256,562)。
根据这种方法，首先，如图5(a)所示，一个SOI结构衬底是以下列次序分层制作：硅缓冲层41、根据CVD方法的硅氧化物膜42、氮氧化硅膜形成的释放层43和上部硅层44。上部硅层44成为硅衬底40上的元件形成层，如图5(b)所示，形成象素区44b以及AMLCD的TFT区44a。
其次，如图5(c)所示，绝缘体区45和氧化膜46形成在象素区44b和TFT区44a上。
而且，如图5(d)所示，栅电极48和源/漏区49形成在得到的衬底上。另外，这些部分由绝缘膜50覆盖，然后在绝缘膜50的需求的区域内产生接触孔和引线51，这样得到了TFT。
然后，如图5(e)所示，在包括象素区44b和TFT区44a的区域外的释放层43里产生开口52a，在氧化硅膜42里产生比开口52a大的开口52b。
然后，如图5(f)所示，填充氧化硅膜42和释放层43的开口部分的支撑柱53由氧化硅膜形成；蚀刻剂引入开口54形成于释放层43内产生在除了象素区44b和TFT区44a之外位于支撑柱53之间的区域，这样通过蚀刻剂引入开口54引入蚀刻剂，从而蚀刻并去除氧化硅膜42，以产生一个空腔55，如图5(g)所示。因此，象素区44b和TFT区47处在由支撑柱53支撑的释放层43上面。
然后，如图5(h)所示，环氧树脂56和非光敏透明树脂膜57形成在得到的衬底的整个表面上，然后，在象素区44b和TFT区44a上方的环氧树脂56通过紫外线照射而固化，并去掉没有固化的环氧树脂，使得薄膜形式的芯片由支撑柱53的解理作用而释放。
然而，用上述的方法制作的薄膜形式的芯片缺乏柔性，也缺乏可延展性并且易碎。另外，难于将这样的叠层结构芯片应用用于多功能系统中。
发明内容
考虑到上述问题，本发明的目的是提供一种半导体器件及其制造方法，其中芯片本身以薄膜形式制造以具有柔性。
根据本发明的一个方面，其提供一种半导体器件，包括半导体层和形成在半导体层表面上的一个或多个半导体元件，其中：所述半导体层没有半导体元件的区域划分成多个块，其中被划分的半导体层的各个块包括柔性区，所述柔性区由粘附各个块的侧面的绝缘层制成，以使所述多个块集成在一起，以及被划分的半导体层的各个块还具有刚性区，其利用粘附到绝缘层并从半导体层的顶表面伸展到底表面的连通电极通过所述绝缘层被集成。
优选地，半导体层的各个块包括相对于所述半导体层的底表面倾斜的侧面。
优选地，绝缘层在其表面具有凹槽。
优选地，半导体层由(110)晶面方向的单晶体制成。
根据本发明的另一方面，其提供一种半导体器件，包括：一个或多个半导体元件形成在半导体层表面上的刚性区；以及半导体元件没有设置在半导体层表面上的柔性区，其特征在于：柔性区设置有以交替方式互相粘附的半导体层和绝缘层；以及从柔性区的顶表面沿向下方向和/或从柔性区的底表面沿向上方向形成有缝隙。
优选地，从半导体层的顶表面伸展到底表面并与半导体层电隔离的连通电极设置在刚性区内。
优选地，绝缘层在其表面具有凹槽。
优选地，半导体层由(110)晶面方向的单晶体制成。
根据本发明的再一方面，其提供一种半导体器件的制造方法，包括步骤：(a)一个或多个半导体元件形成在表面有半导体层的衬底表面上；(b)一个或多个槽形成于半导体层没有形成半导体元件的区域中；(c)将绝缘层填充所述槽中，以使绝缘层粘附到半导体层的侧面；以及(d)所述衬底上从所述衬底的其上不形成半导体元件的底表面到所述步骤(b)中形成的所述槽的底部的部分被去除；这样，半导体层划分成多个块，在半导体层内形成柔性区，以使半导体层的各个块通过绝缘层集成在一起，其中导电层与绝缘层一起填充在用作连通电极的槽中，以使绝缘层做成粘附到半导体层的侧面，同时导电层做成粘附到绝缘层，因而在步骤(c)中，通过利用从半导体层的顶表面伸展到底表面的连通电极而集成的刚性区附加地形成在所述半导体层内。
优选地，导电层通过高熔点金属的选择生长方式填充到所述用于连通电极的槽中。
优选地，在步骤(a)中在表面上具有半导体层的衬底是SOI衬底。
优选地，衬底是具有(110)晶面方向的半导体衬底，其中抗蚀剂图案以预定形状形成在衬底的底表面，衬底的底表面在步骤(d)中通过抗蚀剂图案作为掩膜采用碱溶液方法以使所述衬底的所述部分被去除。
附图说明
图1(a)到1(g)是根据本发明第一实施方式的半导体器件制造方法的步骤相应的半导体器件的主要部分的截面示意图；
图2(a)到2(g)是根据本发明第二实施方式的半导体器件制造方法的步骤相应的半导体器件的主要部分的截面示意图；
图3是根据本发明的半导体器件制造方法描述使衬底衬底底表面向后倾斜的方法的主要部分示意图；
图4(a)到4(f)是根据本发明第三实施方式的半导体器件制造方法的步骤相应的半导体器件的主要部分的截面示意图；以及
图5(a)到5(h)是根据现有技术的半导体器件制造方法的步骤相应的半导体器件的主要部分的截面示意图。
具体实施方式
根据本发明的半导体器件主要设置有半导体层和形成在半导体层上的半导体元件。另外，这种半导体器件至少有柔性区，优选地，既具有柔性区又具有刚性区。
至于半导体层：可以使用半导体衬底本身；可以使用在半导体衬底上形成的半导体层(例如，在n型或p型硅衬底即所谓外延衬底上形成近似1μm的p型或n型硅外延层)；或可以使用在不同于半导体衬底的衬底(例如，一个SOI衬底)上形成的半导体层。至于半导体衬底，可以使用多种衬底，例如，如硅、锗等元素半导体衬底，以及如GaAs，InGaAs等化合物衬底。其中，单晶硅衬底或多晶硅衬底是优选的，特别是优选单晶硅衬底。另外，对半导体层，优选为具体具有(110)晶面方向。对半导体衬底，在掺杂如磷、砷等N型杂质，或掺杂如硼等P型杂质后，优选比较低阻的衬底(例如，近似20Ωcm或更小，优选近似10Ωcm左右)。
另外，至于用于形成SOI衬底的衬底，可以采用玻璃衬底、晶体玻璃衬底、蓝宝石衬底、塑料衬底等，以及上述半导体衬底。至于SOI衬底可以采用：SIMOX(氧离子注入隔离)-型衬底，其中通过氧离子注入到半导体衬底并进行热处理，在半导体衬底里形成埋层氧化物薄膜；把两个半导体衬底粘贴到一起得到的(BESOI)衬底，其中通过热氧化在表面上形成氧化物薄膜；所谓的粘附型SOI衬底，其中通过热氧化或外延生长形成的氧化物膜表面上的半导体衬底粘贴到SOI衬底，其中第一绝缘层和第一半导体层通过外延生长形成在半导体衬底上；衬底可以采用绝缘膜和第一半导体层通过外延生长形成在半导体衬底上形成的衬底等。此处，半导体层是半导体薄膜，其功能是作为形成晶体管的有源层，并可以由上述的任何半导体形成。至于在这种情况的薄膜厚度，例如可以采用从50nm到1000nm的范围。至于埋层绝缘膜，除了氧化硅膜外，还可以采用氮化硅膜、氮氧化硅膜或它们和氧化硅膜的多层膜。至于薄膜厚度，例如可以采用从近似50nm到200nm的范围。
在半导体层上形成的半导体元件用来形成多种电路，例如存贮器、外围电路、逻辑电路等，通常包括多种元件，例如晶体管、电容器、电阻器等。另外，多种薄膜，例如元件隔离膜、夹层绝缘膜和引线层等可以依次形成互相隔离，或从这些元件引出或引至这些元件的互相连接。
柔性区是这样一个区，其中半导体层的划分块通过粘附到划分块的侧面的绝缘层互相连接，以此使半导体层形成一体互相连接。换句话说，柔性区是一个区，其中半导体层的划分块和绝缘层是以交替方式放置并使其互相接触，这样由于绝缘层具有可塑性和柔性等，使得衬底(半导体层)在区域的一个或多个方向上具有柔性。柔性区的大小不受特别限制，可以依照得到的半导体器件的尺寸、功能和应用等进行适当调整。
半导体层的划分块的大小和形状不受特别限制，而且但是可以采用多种平面形状，如正方形、长方形、菱形和三角形等。例如，在长方形(条形)情况，它的宽度从近似10nm到1000nm范围是适当的；在正方形情况，它的一条边从近似10nm到1000nm范围是适当的。另外，优选地，半导体的划分块的所有边近似垂直于表面，某些边可以倾斜，使得成为一个梯形，或在底表面的侧面或顶表面的侧面形成为一个倒梯形。
此处，柔性区的半导体层必须处于不影响表面上形成的半导体元件的特性的一个区，一般地，该半导体层适宜处于其中不形成半导体元件的区，例如可以采用只形成绝缘膜的场区。
只要到半导体层的划分块的侧面粘附有保证，整体连接半导体层的划分块的绝缘层类型、或以交替方式面对着半导体层的划分块放置的绝缘层的类型不受特别限制，例如可以采用，氧化硅膜(热氧化膜、低温氧化膜：LTO膜或其类似物，高温氧化膜：HTO膜)、氮化硅膜、氮氧化硅膜、SOG膜、PSG膜、BSG膜、BPSG膜、PZT、PLZT、铁电膜、反铁电膜等的单层膜或多层膜。膜的厚度不受特别限制，可以根据半导体层的划分块的厚度、半导体器件的大小和要得到的柔性程度而进行适当调整。例如，可以采用从近似50nm到2000nm的范围。另外，对绝缘层，优选在半导体层的划分块之间的表面里形成凹进区域的那种，凹进区域愈深，也即绝缘膜的厚度愈薄，能得到的柔性愈大。
绝缘层粘附到半导体层的侧面必须达到一定程度，足以使得半导体层的多块可以整体组合在一起，但绝缘层没有必要粘附到半导体层的多块的侧面的整个表面。也就是说，在半导体层的多块的侧面近似垂直于顶表面和底表面的情况，绝缘层优选粘到侧面的整个表面，同时，例如在侧面的顶部或底部相对于上平面和下平面倾斜的情况，绝缘层不需要粘附到侧面的倾斜部分。此处，块半导体层的多块的侧面倾斜可以是梯形形状或倒梯形形状，侧面部分优选的是倾斜，如图2(f)和2(g)所示，这样半导体层不同块之间的缝隙大小的增加量越大，离底表面边的位置愈近。也就是说，设置柔性区的半导体层和绝缘层的表面可以是不平坦的。
另外，除了上述的柔性区之外，优选在半导体层之内形成刚性区。刚性区是不弯曲的、硬质和没有柔性的一个区，其中包括从半导体层的顶表面伸展到半导体层的底表面形成连通电极的一个区。绝缘层以梯形、倒梯形或直角形状粘附到每个半导体划分块的侧面，另外，从半导体顶表面穿透到底表面的连通电极设置成粘附此绝缘层。此处，绝缘层可以采用与上面描述的相同类型的绝缘层。
连通电极可以任何材料形成，只要它是以能够粘附绝缘层的导电层形成。例如，连通电极可以由下列材料的单层膜或多层膜形成：N型、或P型、无定形、单晶或多晶元素半导体(如硅或锗)或化合物半导体(如GaAs、InP、ZnSe或CsS)、金属如金、铂、银、铜、铝和钌等、高熔点金属如钛、钽和钨等、包含高熔点金属的硅化物或多晶硅化物、氮化物如TiN和氮化钨等、透明导电材料如CuI、ITO、SnO2和ZnO等。特别优选高熔点金属。
根据本发明的半导体器件的制造方法，首先在步骤(a)中，一个或多个半导体元件形成在表面具有半导体层的衬底表面。此处，具有半导体层的衬底，如上所述，可以简单地是一个半导体衬底，或可以是一个SOI衬底。半导体元件可以通过在此领域众所周知的许多方法的组合形成。此处，在半导体元件形成后，优选用夹层绝缘膜或用保护膜覆盖半导体元件。
在步骤(b)中，在没有形成半导体元件的半导体层内形成一个或多个槽。采用光刻和腐蚀工序形成预定形状的掩膜图案，使用此掩膜图案实施各向异性腐蚀(例如反应离子腐蚀(RIE))。此处，虽然这些槽的尺寸、形状和深度不受特别限制，但槽深度确定了最终产品的柔性半导体器件的厚度，深度大于器件总厚度是适当的，例如，从近似1μm到10μm，至少半导体元件(在夹层绝缘膜或保护膜覆盖半导体元件的情况，其包括夹层绝缘膜或保护膜)和半导体层，要有足够厚度形成元件部分和支撑元件部分。此处，在SOI衬底用作衬底的情况，对这些槽优选具有足够的深度，使得槽穿透SOI衬底表面上的半导体层。另外，至于半导体层的宽度和槽的宽度，形成宽度从近似1μm到100μm的半导体层宽度/从近似1μm到100μm的槽宽度是合适的。另外，在后续步骤中，虽然这些槽可以只在柔性区设置绝缘层的区域内产生，对这些槽也优选在刚性区设置连通电极的区域内形成。至于柔性区内这些槽的形状，例如条形和栅形等是适当的，在刚性区内的槽可以具有任何形状，如圆形或多边形，优选的是调整槽的尺寸，使得导电层形成的连通电极埋在槽内以具有合适的电阻值。
在步骤(c)中，绝缘层埋在槽内。绝缘层可以由上述任何材料形成，特别优选的是氮化硅膜和氧化硅膜。绝缘膜可以根据热氧化法、溅射法、多种CVD法和EB法等予以形成。因此，绝缘层可以制成粘附到半导体层的侧面。
此处，在此步骤中，在刚性区形成连通电极的情况下，刚性区的槽宜于用绝缘层填充到下述程度，其中槽边用梯形、倒梯形或直角三角形的绝缘层覆盖。另外，在绝缘层填充槽后，在刚性区的槽用导电层填充。填充导电层的方法不受特别限制，例如，可以选择性采用使导电层仅在槽内选择生长的方法、用光致抗蚀剂覆盖连通电极的槽之外的区域并使用这种光致抗蚀剂在衬底的整个表面上形成导电层，然后实现深腐蚀或剥离工艺的方法，或组合这些方法的方法。因此，可以制造绝缘层以粘附到连通电极的槽内，另外，可以制造一个电导层导电层粘附到此绝缘层，如下所述，这样可以形成与从半导体层的顶表面伸展到半导体层的底表面的连通电极相集成的刚性区。
在步骤(d)中，衬底制造成从底表面侧面向后倾斜到槽的底部。引起衬底向后倾斜的过程可以使用多种方法，包括湿法腐蚀、干法腐蚀或抛光，例如CMP方法。可以在衬底制成向后倾斜时使用覆盖预定区域的掩膜。例如，在衬底制成向后倾斜的时候，优选使用与上述形成槽时的掩膜同样形状的掩膜。特别地，在使用具有(110)晶面方向的衬底时，当用碱溶液实现湿法腐蚀时，(100)表面和(110)表面具有不同的腐蚀速率，因此，利用这种现象进行腐蚀，从而可以形成需求的形状。此处，至于碱溶液，例如可以采用KOH、TMAH(四甲基氢氧化铵(Tetramethyl ammoniumhydroxide))溶液等。因此，作为最终产品的柔性衬底的底表面中产生一些缝隙的形状。通过容易的加工工艺，可以获得一种不平坦的形状，或底表面侧面上具有相应块的半导体层侧面部分具有倾斜的形状。这样，在保持柔性同时，可以得到容易处理的由比较厚的薄膜构成的衬底。
另外，在SOI衬底作为衬底的情况，支撑衬底和埋层绝缘膜可以容易做成向后倾斜，或可以从衬底的底表面侧面去掉，因而，槽底可以到达衬底的底表面以使半导体层可以划分。
这样，半导体层沿槽划分成多个块，同时半导体层的相应块由在上述槽里形成的绝缘层连接和集成，这样此绝缘层区形成柔性区。
下面参照附图对根据本发明的半导体器件及其制造方法进行详细描述。
实施例1
首先，如图1(a)所示，采用通常方法例如元件形成在杂质浓度为5×1015cm-3，晶面为(100)方向的p型硅衬底2上以制作元件层1。
此后，如图1(b)所示，例如根据RIE法，形成用于柔性的缝隙3和用于连通电极的缝隙4，以使其具有深度从5μm到10μm，并且使其穿透元件层1。此处，缝隙3和缝隙4的位置为不影响元件层1上形成的元件的位置，例如在芯片场区部分等。因而，柔性区F可以形成在用于柔性的缝隙3区域，刚性区R可以形成在形成元件的区域以及形成用于穿通电极的缝隙4的区域。
其后，如图1(c)所示，例如采用热氧化CVD法或等离子CVD法，SiN膜5沉积在得到的硅衬底2的整个表面上，其厚度近似为1μm，另外，热氧化膜6形成在SiN顶部，使得厚度足以填充用于柔性的缝隙3，也足以沉积在用于穿通电极的缝隙4的侧面和底部，具体地说，例如近似10μm。
接着，如图1(d)所示，热氧化膜6被反向蚀刻，以使用于连通电极的缝隙4的底部曝露出来。铝膜7埋在缝隙4中，作为连通电极。
然后，如图1(e)所示，例如采用CMP方法，对硅衬底2的顶表面和底表面抛光以使衬底转变成薄膜。此时，形成在元件层1的表面以及形成在连通电极的缝隙4里的SiN膜5起到抛光停止器的作用。这样，完成了如图1(f)所示的具有连通电极7a的柔性衬底。
连通电极7a可以用于芯片底表面的电信号的输入和输出。
另外，与这种衬底相同类型的衬底可以叠层并使用，如图1(g)所示。
实施例2
首先，如图2(a)所示，采用上述相同方式，元件层1制作在杂质浓度为5×1015cm-3、晶面为(110)方向的p型硅衬底8上。
此后，如图2(b)所示，例如采用RIE法，形成用于柔性的缝隙3和用于连通电极的缝隙4，以使其具有深度从5μm到10μm，并且穿透元件层1。此处，缝隙3和缝隙4的位置是不影响元件层1上形成的元件的位置，例如在芯片场区部分等。因而，柔性区F和刚性区R可以用上述同样的方法形成。
其后，如图2(c)所示，例如采用热氧化CVD法或等离子CVD法，将SiN膜5沉积在得到的硅衬底2的整个表面上，其厚度近似为1μm。另外，热氧化膜6形成在SiN顶部，以使其厚度足以填充用于柔性的缝隙3，也足以沉积在用于近似10μm的穿通电极的缝隙4的侧面和底部，如图2(d)所示。
因此，如图2(e)所示，反蚀刻热氧化膜6，以使用于连通电极的缝隙4的底部曝露出来。铝膜7埋在缝隙4中，作为连通电极。
下面，例如采用CMP方法，抛光硅衬底8的表面以使衬底转变为薄膜，从而形成连通电极7a。此时，形成在元件层1的表面上的SiN膜5作为抛光停止器。
下面，如图2(f)所示，光致抗蚀剂应用到硅衬底8的顶表面和底表面，例如利用用于柔性的缝隙3和用于如图2(b)所示的连通电极的缝隙4的光掩膜在底表面的光致抗蚀剂形成图案。得到的抗蚀剂图案9作为掩膜，用重量百分比浓度从33％到35％的KOH溶液在硅衬底8的底表面上实现各向异性腐蚀。此时，抗蚀剂图案9的形状对应于缝隙3和缝隙4的形状，因此，SiN膜5可以作为硅衬底8底表面腐蚀的腐蚀停止器。此时，用KOH溶液对Si的(110)表面的腐蚀选择速率，比硅的(100)表面近似大2倍，因此，通过KOH溶液腐蚀，如图3所示，晶面为(110)方向的硅衬底8被腐蚀，使得底部的(110)表面、侧面的(100)表面和(111)表面曝露，因而，可以得到如图2(f)所示形状的硅衬底8。
去掉抗蚀剂图案后，从而完成如图2(g)所示的具有连通电极的柔性衬底。
根据上述方法得到的柔性衬底，允许芯片作为厚膜处理，因为硅衬底8的底表面没有完全变换为薄膜。
实施例3
首先，如图4(a)所示，使用SOI衬底，其中埋层绝缘膜11由氧化硅膜和硅层制成并以此顺序形成在例如在硅衬底2的顶部，以采用与上述相同的方式将元件层10制作在这种SOI衬底的硅层顶部。
此后，如图4(b)所示，例如采用RIE法，形成用于柔性的缝隙3和用于连通电极的缝隙4，以使缝隙具有穿透元件层10的深度。
其后，如图4(c)所示，例如采用热氧化CVD法或等离子CVD法，将SiN膜5沉积在得到的衬底的整个表面上，厚度近似为0.2μm，另外，热氧化膜6形成在SiN顶部，以使其厚度如图4(d)所示，足以填充用于柔性的缝隙3，也足以沉积在为用于连通电极的缝隙4的侧面和底部。
因此，如图4(e)所示，反蚀刻热氧化膜6，以使用于连通电极的缝隙4的底部曝露。铝膜填充在缝隙4中以作为连通电极4。下面，例如采用CMP方法对硅衬底2的表面进行抛光，以使衬底变换为薄膜并形成连通电极7a。此时，形成在元件层1的表面上的SiN膜5用作抛光停止器。
此外，如图4(f)所示，剥离元件层，从而完成具有连通电极7a的柔性衬底。
根据本发明，半导体层和绝缘层提供了具有柔性的区域，因而一个能够弯曲的可以佩带的封装，可以实现作为与装置的小型化、轻便性相应的系统封装的解决方案。另外，这样的半导体器件可以应用到三维IC，从而可能增加这样的半导体器件安装在装置上的密度，增加采用这种装置的系统的速度。
特别是，在形成连通电极的情况，可能实现叠层芯片。
另外，在柔性区的顶表面和/或底表面产生缝隙的情况，也就是说，在顶表面和/或底表面不平坦的情况，半导体层可以作为厚膜而获得，因而，可以得到同时保持柔性的坚固的半导体器件，因而处理变得容易。
此外，根据本发明，柔性半导体器件可以按照简单方法来予以实现，因此，可以提供一种廉价的柔性半导体器件，从而允许可佩带的计算机或三维IC得以实现，而不增加制造成本。

Claims (12)

1.一种半导体器件，包括半导体层和形成在半导体层表面上的一个或多个半导体元件，其中：
所述半导体层没有半导体元件的区域划分成多个块，其中被划分的半导体层的各个块包括柔性区，所述柔性区由粘附各个块的侧面的绝缘层制成，以使所述多个块集成在一起，以及
被划分的半导体层的各个块还具有刚性区，其利用粘附到绝缘层并从半导体层的顶表面伸展到底表面的连通电极通过所述绝缘层被集成。
2.根据权利要求1所述的半导体器件，其中：
半导体层的各个块包括相对于所述半导体层的底表面倾斜的侧面。
3.根据权利要求1所述的半导体器件，其中，绝缘层在其表面具有凹槽。
4.根据权利要求1所述的半导体器件，其中半导体层由(110)晶面方向的单晶体制成。
5.一种半导体器件，包括：一个或多个半导体元件形成在半导体层表面上的刚性区；以及半导体元件没有设置在半导体层表面上的柔性区，其特征在于：
柔性区设置有以交替方式互相粘附的半导体层和绝缘层；以及
从柔性区的顶表面沿向下方向和/或从柔性区的底表面沿向上方向形成有缝隙。
6.根据权利要求5所述的半导体器件，其中：
从半导体层的顶表面伸展到底表面并与半导体层电隔离的连通电极设置在刚性区内。
7.根据权利要求5所述的半导体器件，其中：
绝缘层在其表面具有凹槽。
8.根据权利要求5所述的半导体器件，其中：
半导体层由(110)晶面方向的单晶体制成。
9.一种半导体器件的制造方法，包括步骤：
(a)一个或多个半导体元件形成在表面有半导体层的衬底表面上；(b)一个或多个槽形成于半导体层没有形成半导体元件的区域中；(c)将绝缘层填充所述槽中，以使绝缘层粘附到半导体层的侧面；以及(d)所述衬底上从所述衬底的其上不形成半导体元件的底表面到所述步骤(b)中形成的所述槽的底部的部分被去除；这样，半导体层划分成多个块，在半导体层内形成柔性区，以使半导体层的各个块通过绝缘层集成在一起，
其中导电层与绝缘层一起填充在用作连通电极的槽中，以使绝缘层做成粘附到半导体层的侧面，同时导电层做成粘附到绝缘层，因而在步骤(c)中，通过利用从半导体层的顶表面伸展到底表面的连通电极而集成的刚性区附加地形成在所述半导体层内。
10.根据权利要求9所述的方法，其中：
导电层通过高熔点金属的选择生长方式填充到所述用于连通电极的槽中。
11.根据权利要求9-10中任何一项所述的方法，其中：
在步骤(a)中在表面上具有半导体层的衬底是SOI衬底。
12.根据权利要求9-10中任何一项所述的方法，其中：
衬底是具有(110)晶面方向的半导体衬底，其中抗蚀剂图案以预定形状形成在衬底的底表面，衬底的底表面在步骤(d)中通过抗蚀剂图案作为掩膜采用碱溶液方法以使所述衬底的所述部分被去除。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221125A (ja) 2003-01-09 2004-08-05 Sharp Corp 半導体装置及びその製造方法
US20050085084A1 (en) * 2003-10-16 2005-04-21 Chang Edward Y. Method of fabricating copper metallization on backside of gallium arsenide devices
KR20050077902A (ko) * 2004-01-29 2005-08-04 엘지전자 주식회사 질화물 반도체 박막의 성장 방법
US7679130B2 (en) 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
WO2007104443A1 (de) 2006-03-14 2007-09-20 Institut Für Mikroelektronik Stuttgart Verfahren zum herstellen einer integrierten schaltung
DE102006013419B4 (de) * 2006-03-14 2008-05-29 Institut Für Mikroelektronik Stuttgart Verfahren zum Herstellen einer integrierten Schaltung
JP2011102947A (ja) * 2009-11-12 2011-05-26 Seiko Epson Corp 表示装置用パネルおよび表示装置
US9403675B2 (en) * 2013-08-22 2016-08-02 Board Of Regents, The University Of Texas System Self-aligned masks and methods of use
CN109721023B (zh) * 2019-01-03 2020-08-28 北京先通康桥医药科技有限公司 一种柔性传感器阵列、触诊探头及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4904610A (en) 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US5051378A (en) 1988-11-09 1991-09-24 Sony Corporation Method of thinning a semiconductor wafer
US5256562A (en) * 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
JPH1070187A (ja) * 1996-08-28 1998-03-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP3628182B2 (ja) * 1998-08-04 2005-03-09 株式会社リコー インクジェットヘッド及びその作成方法
US6524890B2 (en) * 1999-11-17 2003-02-25 Denso Corporation Method for manufacturing semiconductor device having element isolation structure
SG101479A1 (en) * 2000-09-14 2004-01-30 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof

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