TW589704B - Semiconductor device and manufacturing method for the same - Google Patents

Semiconductor device and manufacturing method for the same Download PDF

Info

Publication number
TW589704B
TW589704B TW092107656A TW92107656A TW589704B TW 589704 B TW589704 B TW 589704B TW 092107656 A TW092107656 A TW 092107656A TW 92107656 A TW92107656 A TW 92107656A TW 589704 B TW589704 B TW 589704B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
semiconductor layer
substrate
region
Prior art date
Application number
TW092107656A
Other languages
English (en)
Other versions
TW200306641A (en
Inventor
Nobuaki Tokushige
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200306641A publication Critical patent/TW200306641A/zh
Application granted granted Critical
Publication of TW589704B publication Critical patent/TW589704B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

(1)589704 玖、發明說明 【發明所屬之技術領域】 本發明與半導體裝置及其製造方法有團 ’與可彎曲之半導體裝置及其製造方法有屢 【先前技術】 目前的趨勢是朝向設備的微型化及具窄 ’諸如行動電話的量不斷增加，此外，可驾 現，稱爲“可以穿在人身上的個人電腦”。 此外，可直接感應影像及聲音的介面， 透明的頭戴式顯示器）、具有內建HD的 耳機式單眼顯示器、耳機式麥克風都已出瑪 式設備的市場想必會不斷擴張。 其中，符合上述要求所需手段之一是現 動矩陣式顯示器（AML CD )的TFT晶片成 方法（例如 U S P 5，2 5 6，5 6 2 )。 按照此方法，如圖5 ( a )所示，首先 備S 01結構的基體，其順序是：矽緩衝層‘ 成形的砂氧化物膜42、砂氧化物氮化物膜 43、成爲矽基體40上之元件形成層的上矽 ，如圖5 ( b )所示，AMLCD的像素區44b 即成形於其上。 接下來，如圖5 ( c )所示，在像素區 4 4 a上成形隔離體區4 5及氧化物膜4 6。 ，更明確地說 ί更大的攜行性 ^式電腦也已出 諸如 3DMD ( CCD攝影機， ί，未來，可穿 〖已提出之將主 :形在薄膜中的 是經由疊層準 U、以CVD法 構成的鬆驰層 層4 4，，以及 及TFT區44a 44b及TFT區 -5- (2) (2)589704 此外，如圖5 ( d )所示，在所得到的基體上成形閘 電極48及源/汲區49，並以隔離膜50覆蓋，接著，在隔 離膜5 0中需要的區域產生接觸孔及連接線5 1，以得到 TFT 47 之後，如圖5 ( e )所示，在鬆弛層43上包括像素區 44b與TFT區44a之區域外側的區域產生開孔52a以及在 矽氧化物膜42中產生比開孔5〗a大的開孔52b。 接下來，如圖5 ( f)所示，成形塡在矽氧化物膜4 2 及鬆驰層4 3之開孔內的支撐柱5 3，並在鬆驰層43上支 撐柱53間除了像素區44b及TFT區44a以外的區域上成 形蝕劑引入孔5 4，將鈾劑從鈾劑引入孔5 4引入以鈾刻及 去除砂氧化物膜4 2，以便形成空腔5 5，如圖5 ( g )所示 。至此，像素區44b與TFT區44a被置於由支撐柱53所 支撐的鬆驰層43上。 接下來，如圖5 ( h )所示’在所得到之基體的整個 表面成形環氧樹脂5 6及對光不敏感的透明樹脂膜5 7，以 紫外線照射覆蓋在像素區44b及TFT區44a上的環氧樹 脂5 6使其硬化，未被硬化的環氧樹脂被去除，因此，經 由割開支撐柱5 3即釋放薄膜型式的晶片。 不過，以上述方法製造的薄膜式晶片缺乏撓性，延性 不佳且易碎。此外，這類晶片很難應用到疊合結構供具有 多功能的系統使用。 【發明內容】 -6 - (3) (3)589704 基於此一問題，本發明提供一種半導體裝置及製造該 半導體裝置的方法，其中，所製造的晶片是薄膜型式，其 本身即可彎曲。 按照本發明，提供一種由半導體層及成形在半導體層 表面上一或複數個半導體元件所構成的半導體裝置，其中 ，將上述半導體層中沒有半導體元件的區域分割成複數個 段，且被分割之半導體層的個別段由附著於個別段側邊的 隔離層使各段結合爲一整體以構成一可彎曲的區域。 此外，按照本發明的另一態樣，本發明提供一種半導 體裝置，具有：硬區，其中有一或複數個半導體元件成形 在半導體層的表面上；可彎曲區，其中，在上述半導體層 的表面上沒有配置半導體元件，且半導體層與隔離層以交 替的方式相互地附著在一起。 此外，本發明提供一種製造半導體裝置的方法，按照 (a)在表面上具有半導體層的基體表面上成形一或複數 個半導體元件；（b)在上述半導體層上沒有成形半導體 元件的區域中成形溝；（c )在這些溝中塡入隔離層，以 使此隔離層附著於半導體層側；以及（d )使上述基體從 背表面退縮到上述溝的底部，藉以使半導體層被分割成複 數個段，且在半導體層內成形可彎曲區域，以使半導體層 的個別段段藉由隔離層結合成爲一整體。 【實施方式】 按照本發明的半導體裝置，主要是提供半導體層及成 -7- (4) (4)589704 形在半導體層上的半導體元件。此外，此半導體裝置具有 至少一個可彎曲區，且以具有可彎曲區及硬區較佳。 至於半導體層：可以使用半導體基體本身，也可以使 用在半導體基體上成形的半導體層（例如，在n型或p型 的矽基體上成形厚度1微米的ρ型或η型磊晶矽層，該矽 基體即所謂的磊晶基體）；或者，也可以使用成形在非半 導體基體（例如SOI基體）之基體上的半導體層。至於半 導體基體’有多種類形，諸如砂、鍺等的元素型半導體基 體’或砷化鎵、砷化鎵銦等複合型半導體基體都可使用。 在這些之間，以單晶矽基體或複晶矽基體較佳。此外，特 別是具有（110)之面方向的半導體層較佳。半導體基體 在摻雜了 N型或P型雜質後具有較低的電阻較佳（例如 ，大約20 Ω cm或更低，且以大約ίο Ω cm較佳），N型 雜質諸如磷、砷等，P型雜質諸如硼等。 此外，至於用於成形S 01基體的基體，除了上述的半 導體基體之外，也可使用玻璃基體、石英玻璃基體、藍寶 石基體、塑膠基體等。至於SOI基體，包括：SIM0X (被 植入的氧分隔）式基體，其中，將氧離子植入半導體基體 並進行熱處理，以在半導體基體內形成內埋的氧化物膜； 將兩半導體基體貼在一起所得到的基體（BES0I基體）， 其中，經由熱氧化將氧化物膜成形在表面上；所謂的粘貼 式SOI基體’其中’將表面經由熱氧化或嘉晶生長有氧化 物膜的導體基體粘貼於一 SOI基體，其中第一隔離層與第 一半導體層是經由在半導體基體上磊晶生長所形成；一基 -8- (5) (5)589704 體，其中隔離層與第一半導體基體是經由在半導體基體上 磊晶生長而成形等，也都可以使用。在此，半導體層是一 半導體薄膜，其功能是做爲一活性層，以便在其上成形電 晶體以及成形上述任何半導體。至於此例中的膜厚，其範 圍例如從大約50奈米到1〇〇〇奈米都可使用。至於內埋的 隔離膜，除了矽氧化物膜，氮化矽膜、矽氧化物氮化物膜 或這些與矽氧化物膜的疊合膜也都可以使用，至於膜厚， 其範圍例如從大約50奈米到200奈米都可使用。 成形在半導體層上的半導體元件是用來成形各種電路 ，諸如記憶體、周邊電路、邏輯電路等，以及各種習知的 元件，諸如電晶體、電容器、電阻器等。此外，各種膜， 諸如元件隔離膜、層間隔離膜、接線層等都可成形，以便 使這些元件相互隔離或相互連接。 可彎曲區是一區域，其中，半導體層中被分割的段經 由隔離層相互連接，亦即，隔離層附著於被分割段的側邊 ，以使半導體層形成一整體，換言之，可彎曲區意指一區 域，其中，半導體層的被分割段與隔離層以交替的方式配 置且相互接觸，由於隔離體的柔軟性、可曲性，使基體（ 半導體層）可在一或多個方向彎曲。可彎曲區的大小並無 特定限制，但要按照半導體裝置的尺寸、功能、應用等做 適當的調整。 半導體層之被分割段的大小及形狀並無特定限制，各 種平面形狀都可援用，諸如正方形、長方形、菱形、三角 形等，若爲長方形（條形），其適當的寬度例如從大約 -9 - (6) (6)589704 1 〇奈米到1 〇 〇 〇奈米，如果是方形，適當的側邊長度大約 從1 0奈米到1 000奈米的範圍。此外，半導體層之被分割 段的所有側邊都大致垂直於表面較佳’以及，某些側邊可 以傾斜，以便在背表面側或上表面側成爲漸尖形狀，或成 爲反向漸尖形狀。 在此，半導體層中的可彎曲區必須是不會影響成形在 其表面上之半導體元件之特性的區域，一般言之，半導體 層中適當的區域是其中沒有成形半導體元件的區域，以及 ，例如其中只成形有隔離膜的場區域。 將半導體層之被分割段連成一體的隔離層，或與半導 體層之被分割段以交替方式配置之隔離層的類型並無特定 限制，只要能確保附著於半導體層之被分割段的側邊即可 ，例如，矽氧化物膜（熱氧化物膜、低溫氧化物膜：LTO 膜等，高溫氧化物膜：HTO膜）的單層膜或多層膜、矽 氮化物膜、矽氧化物氮化物膜、SOG膜、PSG膜、BSG膜 、BPSG膜、PZT、PLZT、鐵電膜、反鐵電膜等都可使用 。這些膜的厚度並無特定限制，視半導體層之被分割段的 厚度、半導體裝置的大小以及所要獲得的彎曲程度做適當 調整。例如，可使用的範圍從大約50奈米到2000奈米。 此外’在半導體層之被分割段間的隔離層表面形成凹部較 佳’且凹部愈深，亦即隔離層的厚度愈薄，可獲得的彎曲 度愈大。 隔離層附著於半導體層之段之側邊的程度需要使半導 體層的複數個段能結合成一整體，但隔離層不需要附著於 -10- (7) (7)589704 半導體層之段的整個側邊表面。易言之，如果半導體層之 段的側邊近乎垂直於頂及底表面，則隔離層附著於側邊的 整個表面較佳，然而，例如，如果側邊的頂部或底部相對 於上或下平面傾斜，則隔離層不需附著於側邊的傾斜部分 。在此，半導體層之段之側邊的傾斜可以是漸尖形狀或反 漸尖形狀，且側邊部分傾斜較佳，以使半導體層之段間的 間隙，愈靠近底表面側的尺寸愈大，如圖2 ( f)及2 ( g )所示。易言之，可彎曲區域中之區域的表面，半導體層 之段與隔離層可以不平坦。 此外，在半導體層內除了上述的可彎曲區之外，還要 成形硬區較佳。硬區意指無法彎曲的區域，其具有剛性且 不可彎曲，饋通（feedthrough)電極即成形在此區域中， 從半導體層的頂表面延伸到半導體層的底表面。隔離層除 了附著於半導體層每一個被分割段之漸尖形狀、反漸尖形 狀或直角形狀的側邊之外，從半導體層的頂表面貫穿到底 表面的饋通電極也黏附於此隔離層。在此，至於隔離層， 與上述所使用的類型相同。 饋通電極可以使用任何材料製成，只要其所形成的導 電層能附著於隔離層。例如，饋通電極可以成形自N型 或P型的單層膜或多層膜、非晶、單晶或複晶元素半導體 (諸如矽或鍺）、或複合半導體（諸如GaAs、InP、ZnSe 、或CsS等）、金屬（諸如金、鉑、銀、銅、鋁、铑等） 、高熔點金屬（諸如鈦、鉅、鎢等）、包括高熔點金屬的 矽化物或聚化物、氮化物（諸如氮化鈦、氮化鎢等）、透 -11 - (8) (8)589704 明導體材料（諸如 Cul、ITO、Sn02、ZnO等）等。特別 是，以高熔點金屬較佳。 按照本發明之半導體裝置的製造方法，在步驟（a ) ，首先在表面上具有半導體層之基體的表面上成形一或複 數個半導體元件。在此，具有半導體層的基體可以是單純 的半導體基體，也可以是SOI基體，如上所述。半導體元 件可以使用此領域中習知的各種方法成形。在此，在形成 半導體元件之後，以隔離膜或保護膜之類的中間層覆蓋半 導體元件較佳。 在步驟（b)，在半導體層中沒有成形半導體元件的 區域產生一或複數條溝。溝的產生是先以光製版及鈾刻以 形成預先決定樣式的遮罩圖案，再使用此遮罩圖案進行各 向異性的蝕刻（例如反應離子蝕刻（RIE ))。在此，雖 然溝的形狀與深度並無特定限制，但溝的深度決定最後產 品之可彎曲半導體裝置的厚度，且其適當的深度要大於總 厚度例如至少大約1微米到1 〇微米，總厚度包括半導體 元件（在本例中尙包括覆蓋半導體元件的隔離膜或保護膜 中間層）及半導體層足以形成元件部分以及用以支撐元件 應有的厚度。在此，以使用S 01基體做爲基體爲例，溝的 較佳深度要足以穿過SOI基體之表面上的半導體層。此外 ，至於寬度，適合之半導體層寬度/所要成形的溝寬度爲 大約1微米到1〇〇微米/大約1微米到100微米。此外， 雖然可以只在後續步驟要配置隔離層之可彎曲區的區域內 產生溝，不過，最好也在要配置饋通電極之硬區的區域內 -12- (9) (9)589704 產生溝。至於可彎曲區內之溝的形狀，例如條形、柵形等 都適合，此外，硬區內的溝也可以是任何形狀，諸如圓形 或多邊形，溝的尺寸要調整到導電層形成的饋通電極能埋 在溝內且具有適當的電阻値較佳。 在步驟（c )，將隔離層埋入溝中。隔離層可以使用 上述任何材料成形，特別是以氮化矽膜與氧化矽膜的疊層 膜較佳。隔離層可使用熱氧化法、濺射法、各種CVD法 、EB法等方法成形。藉以使隔離層附著於半導體層的側 邊。 在此步驟中，如果要將饋通電極成形在硬區內，在硬 區之溝中塡以隔離層的適當程度要能以漸尖形狀、反漸尖 形狀或直角形狀的隔離層覆蓋溝的側邊。此外，在將隔離 層塡入溝中之後，再在硬區的溝中塡以導電層。塡入導電 層的方法並無特定限制，但要使導電層只能選擇性地生長 在溝內，方法之一是使用光阻覆蓋除了用於饋通電極之溝 以外的區域，並使用此光阻在基體的整個表面上成形導電 層，接著進行回蝕或剝除（liftoff)法，或結合這些方法 的方法。藉以使隔離層附著於容納饋通電極之溝的內側， 再使導電層附著於隔離層，如此即可使硬區與從半導體層 頂表面延伸到背表面的饋通電極結爲一體。 在步驟（d )中，從基體的背表面側使基體退縮到溝 的底部。在此，可用來使基體退縮的處理方法很多，包括 濕蝕、乾蝕或諸如使用CMP法的拋磨。當在使基體退縮 時’要使用一遮罩覆蓋預先決定的區域。此步驟使用的遮 -13- (10) 罩要與成形溝時使用的遮罩圖案相同較佳。特別是，如果 所使用的基體具有（11 〇 )的面方向，當使用鹼性溶液進 行濕蝕時，在（1 0 0 )面與（n 0 )面的蝕刻速率不同，因 此’利用此現象進行蝕刻即可產生所要的形狀。至於鹼性 溶液，在此例如可使用KOH、TMAH等溶液。藉此得到在 可彎曲基體之背表面中產生狹縫之最終產品的形狀，經過 容易的處理藉以得到凹凸的形狀或半導體層背表面側之各 段之側邊部傾斜的形狀，並可得到容易處理之較厚膜的基 體，同時能保持彎曲性。 此外’如果使用SOI基體做爲基體，支撐基體及內埋 的隔離層可以很容易地從基體的背表面側退縮或從其去除 ，且溝的底部到達基體的背表面，因此使半導體層被分割 〇 因此，半導體層被沿著溝分割成複數個段，同時，半 導體層的個別段被成形在上述溝內的隔離層連接成一整體 結構，以使此區域的隔離層形成一可彎曲的區域。 接下來，以下將參考附圖描述按照本發明的半導體裝 置及製造該半導體裝置的方法。 實施例 1 首先，如圖1(a)所示，按照一般方法在p型基體2 上成形元件以製造出元件層1，p型砂基體2的雜質濃度 大約5xl015cm_3，且具有（100)的面方向。 之後，如圖1 ( b )所示，例如使用rie法產生用於 -14- (11) (11)589704 可彎曲性的狹縫3以及用於饋通電極的狹縫4，其深度從 5微米到1 0微米以便貫穿元件層1。在此，狹縫3與4的 位置不能影響到成形在元件層1內的元件，例如，可放在 晶片的場部分或類似部分。因此，在成形有用於可彎曲性 之狹縫3的區域形成可彎曲區F，在成形有元件及用於饋 通電極之狹縫4的區域形成硬區R。 接下來，如圖1 ( c )所示，在所得到之矽基體2的 整個表面上使用熱CVD法或電漿CVD法沈積厚度大約1 微米的氮化矽膜5，此外，在其上成形熱氧化物膜6，以 使其厚度到達足以塡入用於可彎曲性的狹縫3以及足以沈 積在用於饋通電極之狹縫4的側邊與底部，易言之，其厚 度例如大約1 〇微米。 接著，如圖1 ( d )所示，回鈾熱氧化物膜6以露出 用於饋通電極之狹縫4的底部。在狹縫4內埋入鋁膜7以 做爲饋通電極。 接下來，如圖1 ( e )所示，使用CMP法拋磨矽基體 2的正及背表面，以使基體轉變爲薄膜。此時，以成形在 元件層1表面上以及用於饋通電極之狹縫4內的氮化矽膜 5做爲拋磨停止標記。至此完成具有饋通電極7 a的可彎 曲基體，如圖1 ( f)所示。 1貝通電極7 a可用於從晶片的背表面輸入及輸出電氣 信號。 此外，與此基體相同類型的基體可以疊合使用，如圖 1 ( g )所示。 -15- (12) (12)589704 實施例 2 首先’如圖2 ( a )所示，按照上述方法在p型矽基 體8上製造元件層1，p型矽基體8的雜質濃度大約 5x10 cm3，且具有（11〇)的面方向。 之後’如圖2 ( b )所示，例如使用RIE法產生用於 可彎曲性的狹縫3及用於饋通電極的狹縫4，其深度從5 微米到1 0微米以便貫穿元件層1。在此，狹縫3與4的 位置不能影響到成形在元件層1內的元件，例如，可放在 晶片的場部分或類似部分。因此，可彎曲區F與硬區R 可按上述相同的方法形成。 接下來，如圖2 ( c )所示，在所得到之矽基體8的 整個表面上使用熱CVD法或電漿CVD法沈積厚度大約1 微米的氮化矽膜5，此外，在其上成形熱氧化物膜6，以 使其厚度到達足以塡入用於可彎曲性的狹縫3以及足以沈 積在用於饋通電極之狹縫4的側邊與底部，其厚度大約 10微米，如圖2(d)所示。 接著，如圖2 ( e )所示，回蝕熱氧化物膜6以露出 用於饋通電極之狹縫4的底部。在狹縫4內塡入鋁膜7以 做爲饋通電極。 接下來，使用CMP法拋磨矽基體8的正及背表面， 以使基體轉變爲薄膜，並因此使饋通電極7a成形。此時 ，以成形在元件層1表面上的氮化矽膜5做爲拋磨停止標 記0 16- (13) (13)589704 接下來，如圖2 ( f)所示，在矽基體8的頂及背表 面施加光阻，並例如利用用於產生圖 2 ( b )中用於可彎 曲性之狹縫3及用於饋通電極之狹縫4的光罩對背表面上 的光阻製作圖案。以所得到的光阻圖案9做爲遮罩，使用 3 3重量％到3 5重量％的KOH溶液各向異性地蝕刻矽基體 8的背表面。此時，所使用之KOH溶液的蝕刻選擇比是 對矽之（1 1 0 )面的蝕刻速率比對矽之（1 0 0 )面大約快2 倍，因此，如圖3所示，使用κ Ο Η溶液鈾刻，使具有（ 1 1 〇 )面方向的矽基體8被蝕刻成底部露出（1 1 0 )面，（ 1 〇〇 )及（1 1 1 )面成爲側邊，因此，得到圖2 ( f)所示 的矽基體8形狀。 之後，去除光阻圖案，至此完成具有饋通電極的可彎 曲基體，如圖2(g)所示。 按上述方法得到的可彎曲基體允許將晶片視爲厚膜是 因爲矽基體8的背表面並未被完全轉變成薄膜。 實施例 3 首先，如圖4(a)所示，使用SOI基體，其中，由 氧化矽膜及矽層構成的內埋隔離膜1 1按上述順序成形在 矽基體2的頂上，因此，可以使用與上述相同的方法在此 SOI基體之矽層的頂上製造元件層1〇。 之後，如圖4 ( b )所示，例如使用RIE法產生用於 可彎曲性的狹縫3及用於饋通電極的狹縫4，其深度使狹 縫貫穿元件層1 〇。 -17- (14) (14)589704 接下來’如圖4 ( c )所示，在所得到之基體的整個 表面上使用熱CVD法或電漿CVD法沈積厚度大約0.2微 米的氮化矽膜5，此外，在其上成形熱氧化物膜6，以使 其厚度到達足以塡入用於可彎曲性的狹縫3以及足以沈積 在用於饋通電極之狹縫4的側邊與底部，如圖4 ( d )所 不 ° 接著’如圖4 ( e )所示，回蝕熱氧化物膜6以露出 用於饋通電極之狹縫4的底部，並在狹縫4內塡入鋁膜7 以做爲饋通電極。接下來，使用CMP法拋磨矽基體2的 表面，以使基體轉變爲薄膜，並因此使饋通電極7 a成形 。此時，以成形在元件層1 0表面上的氮化矽膜5做爲拋 磨停止標記。 此外，如圖4 ( f)所示，揭起元件層，具有饋通電 極7 a的可彎曲基體即告完成。 按照本發明，半導體層與隔離層提供一具有可彎曲性 的區域，因此，可彎曲的可穿式封裝可以實施成系統封裝 方案，對應於微型化並轉變成可攜式的設備。此外，這類 半導體裝置可應用於3維的1C，藉以可提高這類半導體 裝置安裝在設備上的密度，以提升使用這類設備之系統的 速度。 特別是，由於其中成形有饋通電極，因此可實施疊合 的晶片。 此外，由於狹縫是成形在可彎曲的頂表面及/或背表 面上，易言之，在頂表面及/或背表面凹凸不平情況，可 -18- (15) (15)589704 以得到厚膜的半導體層，因此，可以得到強固的半導體裝 置同時保持可彎曲性，因此，處理變得容易易。 此外’按照本發明，以簡單的方法即可實施可彎曲的 半導體裝置，因此，可以提供便宜的可彎曲半導體裝置， 以便不增加製造成本即可實施穿戴式電腦或3維的1C。 【圖式簡單說明】 圖1 ( a )到1 ( g )的截面圖顯示按照本發明第一實 施例之半導體裝置製造法各步驟之半導體裝置的主要部分 圖2 ( a )到2 ( g )的截面圖顯示按照本發明第二實 施例之半導體裝置製造法各步驟之半導體裝置的主要部分 圖3顯不按照本發明之半導體裝置製造法去除基體背 表面之方法的主要部分圖； 圖4 ( a )到4 ( f)的截面圖顯示按照本發明第三實 方也例之半導體裝置製造法各步驟之半導體裝置的主要部分 圖5 ( a )到5 ( h )的截面圖顯示按照習知技術之半 導體裝置製造法各步驟之半導體_的主要部分。 元件對照表 4 1 :矽緩衝層 4 2 :矽氧化物膜 43 :鬆驰層 -19- (16)589704 4 4 :上矽層 4 0 :矽基體 4 4 b :像素區 44a : TFT 區 4 8 :閘電極 4 9 :源/汲區
5 〇 :隔離膜 5 1 :連接線 47 :薄膜電晶體 52a :鬆驰層中的開孔 5 2b :矽氧化物膜中的開孔 5 3 :支撐柱 54 :鈾劑引入孔 5 5 :空腔 5 6 :環氧樹脂
5 7 :透明樹脂膜 2 :矽基體 1 :元件層 3 :可彎曲性狹縫 4 :饋通電極狹縫 5 :氮化砂膜 6 :熱氧化物膜 7 :鋁膜 7 a :饋通電極 -20- (17) (17)589704 8 :矽基體 9 :光阻圖案 1 1 :隔離膜 1 〇 :元件層
-21 -

Claims (1)

  1. (1) (1)589704 拾、申請專利範圍 1. 一種半導體裝置，包含半導體層以及成形在半導 體層表面上的一或複數個半導體元件，其特徵爲，該半導 體層中沒有半導體元件的區域內被分割成複數個段，且被 分割之半導體層的個別段由附著於個別段側邊的隔離層使 各段結合爲一整體以構成一可彎曲的區域。 2. 如申請專利範圍第1項的半導體裝置，其中半導 體層的個別段具有面對背表面側的傾斜側邊。 3. 如申請專利範圍第1項的半導體裝置，其中被分 割之半導體層的個別段具有經由隔離層及經由附著於隔離 層並從該半導體層的頂表面延伸到背表面之饋通電極結合 爲一整體的硬區。 4. 一^種半導體裝置’包含· 一*硬區’其中，有一^或 複數個半導體元件成形在半導體層上；以及一可彎曲區， 其中，該半導體層的表面上沒有配置半導體元件，其特徵 爲，可彎曲區是半導體層與隔離層以相互交替的方式附著 在一起。 5 .如申請專利範圍第4項的半導體裝置，其中，從 半導體層之頂表面延伸到背表面且與該半導體層電氣地隔 離的饋通電極是配置在硬區。 6. 如申請專利範圍第4項的半導體裝置，其中狹縫 是產生在可彎曲區的上表面及/或背表面中。 7. 如申請專利範圍第1項的半導體裝置，其中，隔 離層的表面具有一凹部。 -22- (2) (2)589704 8 ’如申請專利範圍第1至第7項中任一項的半導體 裝置’其中半導體層是由具有（U0)面方向的單晶製成 〇 9 * 種製造半導體裝置的方法，其步驟包含：（a) 在表面上具有半導體層之基體的表面上成形一或複數個半 導體兀件；（b)在該半導體層沒有成形半導體元件的區 域內產生一或複數條溝；（c )在溝中塡入隔離層以使隔 離層附者於半導體層的側邊；以及（d )使該基體從背表 面退縮到該溝的底部，藉以， 將半導體層分割成複數個段，且在半導體層中成形可 彎曲區’以使半導體層的個別段經由隔離層結合爲一整體 〇 10. 如申請專利範圍第9項的方法，其中，導電層連 同隔離層塡入溝中，以使隔離層附著於半導體層的側邊， 同時，使導電層附著於隔離層，並藉由在步驟（C )同時 成形於半導體層中從半導體層頂表面延伸到背表面的饋通 電極使硬區合爲一整體。 11. 如申請專利範圍第1 〇項的方法，其中，導電層 是經由選擇性生長高熔點金屬以塡入溝中。 1 2.如申請專利範圍第9至第1 1項中任一項的方法 ，其中，步驟（a)中之表面上具有半導體層的基體是 SOI基體，且該基體是在步驟（d )中以剝離法（π ft 0ff) 剝離。 13.如申請專利範圍第9至第1 1項中任一項的方法 -23- (3) (3)589704 ，其中的基體是具有（110)面方向的半導體基體，且在 基體背表面成形具有預先決定樣式的光阻圖案，並在步驟 (d )使用光阻圖案做爲遮罩，以鹼性溶液使基體的背表 面退縮。
    -24-
TW092107656A 2002-04-05 2003-04-03 Semiconductor device and manufacturing method for the same TW589704B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002104374A JP4316186B2 (ja) 2002-04-05 2002-04-05 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW200306641A TW200306641A (en) 2003-11-16
TW589704B true TW589704B (en) 2004-06-01

Family

ID=28035964

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092107656A TW589704B (en) 2002-04-05 2003-04-03 Semiconductor device and manufacturing method for the same

Country Status (6)

Country Link
US (1) US6888234B2 (zh)
EP (1) EP1351292A3 (zh)
JP (1) JP4316186B2 (zh)
KR (1) KR100511731B1 (zh)
CN (1) CN1234153C (zh)
TW (1) TW589704B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221125A (ja) 2003-01-09 2004-08-05 Sharp Corp 半導体装置及びその製造方法
US20050085084A1 (en) * 2003-10-16 2005-04-21 Chang Edward Y. Method of fabricating copper metallization on backside of gallium arsenide devices
KR20050077902A (ko) * 2004-01-29 2005-08-04 엘지전자 주식회사 질화물 반도체 박막의 성장 방법
US7679130B2 (en) 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
WO2007104443A1 (de) 2006-03-14 2007-09-20 Institut Für Mikroelektronik Stuttgart Verfahren zum herstellen einer integrierten schaltung
DE102006013419B4 (de) * 2006-03-14 2008-05-29 Institut Für Mikroelektronik Stuttgart Verfahren zum Herstellen einer integrierten Schaltung
JP2011102947A (ja) * 2009-11-12 2011-05-26 Seiko Epson Corp 表示装置用パネルおよび表示装置
US9403675B2 (en) * 2013-08-22 2016-08-02 Board Of Regents, The University Of Texas System Self-aligned masks and methods of use
CN109721023B (zh) * 2019-01-03 2020-08-28 北京先通康桥医药科技有限公司 一种柔性传感器阵列、触诊探头及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4904610A (en) 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US5051378A (en) 1988-11-09 1991-09-24 Sony Corporation Method of thinning a semiconductor wafer
US5256562A (en) * 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
JPH1070187A (ja) * 1996-08-28 1998-03-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP3628182B2 (ja) * 1998-08-04 2005-03-09 株式会社リコー インクジェットヘッド及びその作成方法
US6524890B2 (en) * 1999-11-17 2003-02-25 Denso Corporation Method for manufacturing semiconductor device having element isolation structure
SG101479A1 (en) * 2000-09-14 2004-01-30 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
EP1351292A2 (en) 2003-10-08
KR20030079776A (ko) 2003-10-10
KR100511731B1 (ko) 2005-09-01
EP1351292A3 (en) 2004-04-21
US6888234B2 (en) 2005-05-03
US20030227088A1 (en) 2003-12-11
CN1234153C (zh) 2005-12-28
TW200306641A (en) 2003-11-16
JP4316186B2 (ja) 2009-08-19
JP2003297917A (ja) 2003-10-17
CN1450593A (zh) 2003-10-22

Similar Documents

Publication Publication Date Title
US10157769B2 (en) Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
JP2022502850A (ja) ３次元ｎｏｒメモリ回路の作製における基板接合
TWI715423B (zh) 具有位於記憶體串中的口袋結構的立體記憶體元件及其形成方法
TW200534479A (en) CMOS fabricated on different crystallographic orientation substrates
US9368420B2 (en) Flexible, stretchable electronic devices
TW201031029A (en) Devices and methods for ultra thin photodiode arrays on bonded supports
TW201207994A (en) Graphene channel-based devices and methods for fabrication thereof
TWI297192B (zh)
TW589704B (en) Semiconductor device and manufacturing method for the same
TW200908237A (en) Semiconductor devices and electronic systems comprising floating gate transistors and methods of forming the same
TW201135911A (en) Virtually substrate-less composite power semiconductor device and method
JPS5873156A (ja) 半導体装置
JP6328852B2 (ja) 裏側ひずみトポロジーを有するセミコンダクタオンインシュレータ
TWI277216B (en) Pixel structure and thin film transistor and fabrication methods thereof
TW201545241A (zh) 用於場效電晶體裝置之自動對準接點
TW200416836A (en) Semiconductor device and manufacturing method for the same
JP2005268662A (ja) ３次元デバイスの製造方法
TW531897B (en) Method of forming thin film transistor on plastic substrate
JPS5828731B2 (ja) ゼツエンキバンジヨウヘノ シリコンソウサクセイホウホウ
JP2004273590A (ja) 半導体装置及びその製造方法
JPH0230177A (ja) 半導体装置
TW200929444A (en) Method for simultaneously manufacturing semiconductor devices
JP2816107B2 (ja) バイポーラトランジスターの製造方法
JP2015065281A (ja) ３次元構造集積回路の製造方法
KR20010004046A (ko) 에스오아이 기판의 제조방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees