CN1228853C - 快闪存储单元的结构及其制造方法 - Google Patents

Abstract

本发明涉及一种具有平面环绕栅极(Horizontal Surrounding Gate；HSG)的快闪存储单元(Flash Memory Cell)的结构及其制造方法。本发明的快闪存储单元形成于隔离区的沟槽中，其沟道为半导体薄膜所构成，并依序由隧穿氧化层(Tunneling Oxide Layer)、浮置栅(Floating Gate)、介电层、以及控制栅(Control Gate)所包覆环绕。再加上，浮置栅以及控制栅也同时形成于沟道下方的沟槽内。因此，可减少沟道漏电流(Leakage Current)，避免短沟道效应。而且，可在不增加单元尺寸下，提高控制栅与浮置栅之间的耦合电容(Coupling Capacitor)。此外，可采用FN隧穿效应(Fowler-NordheimTunneling)法进行数据的写入(Programming)与抹除(Erasing)。

Description

快闪存储单元的结构及其制造方法

技术领域

本发明涉及一种快闪存储单元(Flash Memory Cell)的结构及其制造方法，特别是涉及一种具有源极(Source)/漏极(Drain)写入(Programming)以及抹除(Erasing)的快闪存储单元的结构及其制造方法。

背景技术

随着半导体制作技术不断增进，造就计算机、通讯、网络业、以及信息家电(IA)的蓬勃发展。由于，缩小器件尺寸除了能提高电路器件的集成度，降低成本外，更可改善器件切换速度以及器件消耗功率等性能，并强化其信息储存、逻辑运算、信号处理等功能。因此，缩小半导体器件的尺寸已成为推动半导体制作技术进步的主要原动力。尤其，在市场上占有极重要地位的半导体存储元件，对器件尺寸的要求更是严格。

随着可携式电子产品的日益普及，对于轻巧可靠的储存器件也产生了迫切需求。无论是数字照相机(Digital Camera)、笔记型计算机(Notebook)、个人数字助理(Personal Digital Assistant；PDA)、或者是行动电话(MobilePhone)等，都需要可靠且便利的方式来储存并传送数据。由于闪存属非易失性存储器(Non-Volatile Memory)，其所存入的数据不会因电源供应中断而消失。因此，广泛地应用在可携式电子产品中。

请参照图1，其绘示常见堆叠式栅极(Stacked Gate)快闪存储单元的结构剖面图。在快闪存储单元100的结构中，其隧穿氧化层(Tunneling OxideLayer)108、浮置栅(Floating Gate)110、介电层112、以及控制栅(ConuolGate)114是依序堆叠而形成于半导体的基底102上，而其源极104以及漏极106则是利用热扩散或离子注入(Ion Implantation)的方式将离子掺杂(Doping)至基底102中而形成。一般，浮置栅110以及控制栅114的材料采用多晶硅(Polysilicon)，因所述介电层112通常称为内多晶硅介电层(Inter-poly Dielectric；IPD)。介电层112通常由氧化硅/氮化硅/氧化硅(Oxide/Nitride/Oxide；ONO)三层材料堆叠而成，从而提供更好的阻绝能力，避免浮置栅110中的电荷穿过介电层112进入控制栅114中。

进行快闪存储单元100的写入操作时，通常采用沟道热电子注入(Channel Hot Electron Injection；CHEI)的方式。举例而言，沟道热电子注入的方式可将基底102以及源极104的电压设定在0伏特(V)，漏极106的电压设定在3伏特左右，而将控制栅114接高电压，例如12伏特。经导通后，源极104内的电子受到漏极106电压的驱动，而经由沟道区105往漏极106的方向移动。这些电子在行经沟道区105的同时，受到高沟道电场加速而具有较高的能量。尤其在邻近漏极106时，电子的能量将获得大幅的提高，而产生热电子效应。利用热电子效应的影响，使得部分的电子具有足以越过隧穿氧化层108的能障的能量。再加上施加在控制栅114的高电压的吸引，而驱使电子穿过隧穿氧化层108注入浮置栅110，而完成数据的写入。

另一方面，进行快闪存储单元100的抹除操作时，一般采用FN隧穿效应(Fowler-Nordheim Tunneling)的方式。利用FN隧穿效应的方式所进行的抹除操作又可分成沟道式抹除法以及源极/漏极式抹除法。其中，沟道式抹除法对控制栅114施加负电压或使其接地，并在沟道区105施加高电压，例如12伏特。从而将阻陷在浮置栅110内的电子吸引至沟道区105，而完成数据的抹除。而源极/漏极式抹除法则是对控制栅114施加负电压或使其接地，并对源极104、漏极106、或者源极104与漏极106同时施加高电压，例如12伏特。从而将阻陷于浮置栅110内的电子吸引至源极104及/或漏极106，而完成数据的抹除。

随着半导体制作技术不断提高，快闪存储单元100的写入操作以及抹除操作所需的电压虽已获得降低，然而所需的电场强度仍维持不变。在快闪存储单元100写入操作以及抹除操作的电压维持不变的情况下，难以在施加电压减少时达到写入操作以及抹除操作所需的电压要求。目前，有两种方式可降低快闪存储单元100写入操作以及抹除操作的电压，第一种为降低隧穿氧化层108的厚度，第二种则是增加控制栅114与浮置栅110之间的电容耦合比(Capacitor Coupling Ratio)。

由于隧穿氧化层108的厚度乘上用于写入/抹除快闪存储单元100的电场与写入/抹除快闪存储单元100的电压成正比。因此，减少隧穿氧化层108的厚度可降低写入/抹除快闪存储单元100的电压。然而，为了维持快闪存储单元100的可靠度(Reliability)，隧穿氧化层108的厚度较佳为大于80，更佳约为100，能缩减的空间相当有限。另一方面，增加控制栅114与浮置栅110之间的电容耦合比可以使得浮置栅110耦合自控制栅114的电压提高。因此，可以降低快闪存储单元100的写入/抹除操作所需的电压。然而，在一般的快闪存储单元100的制作方法中，提高控制栅114与浮置栅110之间的电容耦合比通常会导致快闪存储单元100的尺寸以及制作方法成本的增加。

此外，由于隧穿氧化层108的厚度下降空间有限，因此当所施加的电压减少时，无法有效控制从源极104经沟道区105往漏极106移动的电子。尤其，器件尺寸的持续微小化，导致栅极区逐渐缩小，而使得位于沟道区105下方的较为远离栅极的次沟道区(Sub-Channel Area)的漏电流(LeakageCurrent)情况更为严重。特别是当快闪存储单元100采用源极/漏极式抹除法时，源极104/漏极106需具有较大的结(Junction)深。因此，漏电流的情况会更加恶化。

鉴于上述常见快闪存储单元结构中，源极与漏极间的漏电流现象日益恶化，特别是采用FN隧穿效应的源极/漏极式写入/抹除法时。另一方面，运用常见方法制造快闪存储单元时，无法在不增加单元尺寸以及制作方法成本的情况下，有效提高控制栅与浮置栅之间的耦合电容。

发明内容

本发明的主要目的在于提供一种具有平面环绕栅极的快闪存储单元结构，形成于隔离区的沟槽中，其沟道为一片半导体薄膜横跨在部分的沟槽上，并依序由隧穿氧化层、浮置栅、介电层、以及控制栅所包覆环绕。因而，使得快闪存储单元的电流可在沟道的两侧导通。再加上，浮置栅与控制栅也同时形成于沟道与沟槽底部之间的中空区域。因此，除了可有效改善源极与漏极间的漏电流，并提高开启状态(On State)的电流外。还可利用增加沟槽的深度，来增加浮置栅与控制栅之间的叠合面积，而提高浮置栅与控制栅之间的电容耦合比。因此，在不增加器件尺寸的负担下，提高浮置栅的耦合电压，而使快闪存储单元的写入/抹除电压降低，提高器件效能。

本发明的另一目的是提供一种形成于沟槽上的快闪存储单元的制造方法，因为本发明的快闪存储单元的栅极区与源极以及漏极间仅隔着隧穿氧化层，且隔离区的沟槽深度远大于源极/漏极的结深。因此，在采用FN隧穿效应的方式来进行快闪存储单元的数据的写入与抹除时，可避免短沟道效应。而且，快闪存储单元的写入操作与抹除操作，相当容易地便可达到较佳化。

本发明的再一目的在于提供一种形成于沟槽上的快闪存储单元的制造方法，是在沟道区域形成尺寸大于沟道的沟槽，并在沟槽中填入牺牲层(Sacrificial Layer)。在所述牺牲层上形成沟道薄膜后，移除沟槽内的牺牲层，而使沟道薄膜如同独木桥(Single-plank Bridge)般跨在部分的沟槽上，并使得沟道薄膜与沟槽底部之间具构成中空区域。利用改变中空区域的深度，可调整后续形成于此中空区域的浮置栅以及控制栅的叠合面积，来改善浮置栅与控制栅间的电容耦合比。

根据以上所述的主要目的，本发明提供了一种快闪存储单元的结构，至少包括：一基底，且所述基底上至少包括一隔离区、一沟道区、以及一沟槽位于隔离区上，其中所述的隔离区的尺寸大于沟道区的尺寸，且隔离区涵盖住全部的沟道区；一源极以及一漏极分别位于所述的沟道区的两侧；一结晶半导体薄膜横跨在部分的沟槽上，且所述结晶半导体薄膜分别与源极以及漏极连接；一氧化层环绕在所述的结晶半导体薄膜旁并将所述结晶半导体薄膜包覆住；一浮置栅，其中所述浮置栅的一部分环绕在所述的氧化层旁并将氧化层包覆住，且所述浮置栅的另一部分覆盖在所述的隔离区以及沟槽上，而所述浮置栅的材料为多晶硅；一介电层，其中所述介电层的一部分环绕在结晶半导体薄膜外的浮置栅旁并将此部分的浮置栅包覆住，且所述介电层的另一部分则覆盖在另一部分的浮置栅上；以及一控制栅，其中所述控制栅环绕在结晶半导体薄膜外的介电层旁并将此部分的介电层包覆住，且所述控制栅并覆盖在介电层的另一部分以及部分的基底上，而所述控制栅的材料为多晶硅。

具体来说，所述快闪存储单元的结构至少包括：一基底，且所述基底上至少包括一隔离区，形成于所述基底中；一沟槽位于所述基底中的所述隔离区上；以及一沟道区，位于所述隔离区上，所述隔离区的尺寸与所述沟槽的尺寸都大于所述沟道区的尺寸，且所述隔离区的范围与所述沟槽的范围都涵盖住全部的所述沟道区；一源极以及一漏极分别位于所述沟道区的两侧；一结晶半导体薄膜横跨于部分的所述沟槽上，且所述结晶半导体薄膜分别与所述源极以及所述漏极连接，所述结晶半导体薄膜与所述基底之间的沟槽中具有多个狭缝，且所述结晶半导体薄膜与所述沟槽的底部以及所述沟槽的侧壁构成一中空区域；一氧化层，所述氧化层的一部分环绕着所述结晶半导体薄膜并将所述结晶半导体薄膜包覆住，且所述氧化层的另一部分覆盖在所述隔离区以及所述沟槽上；一浮置栅，所述浮置栅的一部分环绕着所述氧化层的所述部分并将所述氧化层的所述部分包覆住，且所述浮置栅的另一部分覆盖在所述氧化层的所述另一部分上；一介电层，所述介电层的一部分环绕着所述浮置栅的所述部分并将所述浮置栅的所述部分包覆住，且所述介电层的另一部分覆盖在所述浮置栅的所述另一部分上；以及

一控制栅，所述控制栅环绕并包覆住所述介电层的所述部分，且所述控制栅并覆盖在所述介电层的所述另一部分以及部分的所述基底上。

根据以上所述的再一目的，本发明提供了一种快闪存储单元的制造方法，至少包括：提供一基底，且所述基底上至少包括一隔离区以及一沟道区，其中所述的隔离区的尺寸大于沟道区的尺寸，而且所述隔离区涵盖住全部的沟道区，而所述隔离区中充填有一绝缘材料；移除位于隔离区中的绝缘材料的一部分，从而在所述隔离区上形成一沟槽位于所述的基底中；形成一牺牲层覆盖隔离区以及沟槽，且所述牺牲层填满沟槽；形成一非晶硅(Amorphous)半导体层覆盖在所述的基底以及牺牲层上；进行一再结晶(Recrystallization)步骤，从而使得位于所述的隔离区上的非晶硅半导体层形成一结晶半导体薄膜，并使得覆盖在基底上的非晶硅半导体层与基底结合在一起，其中此再结晶步骤系在温度介于约500℃至约600℃下，进行约0.5小时至约6小时；移除部分的结晶半导体薄膜，而仅留下位于沟道区上的另一部分的结晶半导体薄膜，并暴露出牺牲层的一部分；移除所述的牺牲层，并暴露出沟槽的底部，从而使得所述的结晶半导体薄膜的另一部分与沟槽的底部之间构成一中空区域，并使得结晶半导体薄膜的另一部分与沟槽之间形成多个狭缝；形成一氧化层环绕包覆结晶半导体薄膜残留的部分，其中此氧化层为隧穿氧化层；形成一浮置栅环绕包覆所述的氧化层，并覆盖中空区域的侧壁以及中空区域的底部，其中所述浮置栅的材料为多晶硅；形成一介电层覆盖浮置栅，其中所述介电层为氧化硅/氮化硅/氧化硅(ONO)所构成的堆叠结构；以及形成一控制栅覆盖介电层，而所述控制栅的材料为多晶硅。其中，本发明的快闪存储单元的源极以及漏极可在所述的非晶硅半导体层形成前，或者是在控制栅形成后，利用例如离子注入的方式，将离子置入两旁的沟道区而形成。

具体来说，所述快闪存储单元的制造方法至少包括：提供一基底，且所述基底上至少包括形成于所述基底中的一沟槽；位于所述沟槽中的所述基底上的一隔离区；以及位于所述隔离区上的一沟道区，其特征在于，所述隔离区的尺寸与所述沟槽的尺寸都大于所述沟道区的尺寸，且所述隔离区的范围与所述沟槽的范围都涵盖住全部的所述沟道区；形成一牺牲层覆盖所述隔离区以及所述沟槽，且所述牺牲层填满所述沟槽；形成一第一结晶半导体薄膜于所述沟道区上，并覆盖在部分的所述牺牲层上；移除所述牺牲层，并暴露出所述沟槽的一底部以及所述沟槽的一侧壁，从而在所述第一结晶半导体薄膜、所述沟槽的所述底部、以及所述沟槽的所述侧壁之间形成一中空区域，并使得所述第一结晶半导体薄膜与所述沟槽之间形成多个狭缝；形成一氧化层，从而使得所述氧化层的一部分环绕包覆所述第一结晶半导体薄膜，并使得所述氧化层的另一部分覆盖在所述沟槽的所述底部以及所述沟槽的所述侧壁上；形成一浮置栅，从而使得所述浮置栅的一部分环绕包覆所述氧化层的所述部分，并使得所述浮置栅的另一部分覆盖在所述氧化层的所述另一部分上；形成一介电层，从而使得所述介电层的一部分环绕包覆所述浮置栅的所述部分，并使得所述介电层的另一部分覆盖在所述浮置栅的所述另一部分上；以及形成一控制栅覆盖所述介电层，并覆盖住沟槽内的介电层以及基底。

本发明的较佳实施例将于往后的说明文字中辅以下列附图做更详细的阐述。

附图说明

图1为常见堆叠式栅极快闪存储单元的结构剖面图；

图2至图15为本发明的一较佳实施例的快闪存储单元的制造流程图，其中图3为图2的俯视图，图7为图6的俯视图，图8为图9的俯视图，图10为图11与图12的俯视图，图13为图14与图15的俯视图，

图中：

100快闪存储单元            102基底

104源极             105沟道区

106漏极             108隧穿氧化层

110浮置栅           112介电层

114控制栅           200基底

202隔离区           204沟道区

206沟槽             208源极区

210漏极区           212器件区

214牺牲层           216源极

218漏极             220结晶半导体薄膜

222中空区域         224狭缝

226氧化层           228浮置栅

230介电层           232控制栅

具体实施方式

本发明公开一种快闪存储单元的结构及其制造方法。本发明的快闪存储单元具有平面环绕栅极，且可采用FN隧穿效应进行数据的写入与抹除。除了能有效改善源极与漏极间的漏电流，提高开启状态的单元电流外，还能在不增加器件尺寸下，达到提高器件效能的目的。为了使本发明的叙述更加详尽与完备，可参照下列描述并配合图2至图15。

请参照图2以及图3，其中图3为图2的俯视图。首先，在半导体的基底200上形成多个隔离区202(仅给示位于预设的器件区212中的隔离区202)，部分的隔离区202用以隔离器件，另一部分则提供器件形成的区域。在预设的器件区212上包括有源极  208、沟道区204、以及漏极区210。目前，半导体器件的隔离区202的制作方式通常采用浅沟槽隔离(ShallowTrench Isolation；STI)制作方法，其先在基底200上形成沟槽状开口，再于此沟槽状开口中填入绝缘材料而形成。在本发明中，隔离区202的尺寸大于沟道区204的尺寸，如图3图所示。接着，利用例如蚀刻的方式去除隔离区202中的绝缘材料的一部分，从而在隔离区202上形成较浅的沟槽206，如图2所示。其中，沟槽206的尺寸约等于隔离区202的尺寸。

请参照图4，在沟槽206形成后，沉积牺牲层214覆盖在基底200、隔离区202、以及沟槽206上，并填满沟槽206。其中，牺牲层214的材料的化学机械研磨率(Chemical Mechanical Polishing Rate；CMP Rate)近似于基底200的化学机械研磨率，且牺牲层214与基底200以及隔离区202之间都具有高蚀刻选择比(Selectivity)。牺牲层214的材质为介电材料，例如氮化硅以及氧化硅等。再利用例如化学机械研磨法磨除覆盖在基底200上的牺牲层214，仅留下沟槽206中的牺牲层214，并使牺牲层214具有平坦的表面。

请参照图5，利用例如离子注入法将离子掺杂至基底200的源极区208以及漏极区210内，而在沟道区204的两旁形成源极216以及漏极218。对N型快闪存储单元而言，注入源极区208与漏极区210的离子为N⁺型，而对P型快闪存储单元而言，注入源极区208与漏极区210的离子则为P⁺型。此外，源极216与漏极218也可在快闪存储单元的控制栅极结构完成后，再利用离子注入等方式来植布。

请同时参照图6以及图7，其中图7为图6的结构的俯视图。先沉积一层非晶硅半导体薄膜(未绘示)覆盖在基底200、源极216、漏极218、以及牺牲层214上。再利用例如固相外延(Solid Phase Epitaxy)技术，并以基底200为籽晶(Seed)，对此非晶硅半导体薄膜进行再结晶步骤。利用非晶硅半导体薄膜的横向外延结晶的作用，使得此非晶硅半导体薄膜顺着基底200的晶格方向生长，形成单晶半导体薄膜与基底200结合在一起。另一方面，在沟槽206中的牺牲层214上形成结晶半导体薄膜220。其中，所述的再结晶步骤是将温度控制在介于约500℃至约600℃下，进行约0.5小时至约6小时。此时，进行结晶半导体薄膜220的掺杂，而将N型掺质(对P型快闪存储单元)或P型掺质(对N型快闪存储单元)注入结晶半导体薄膜220中。然而，此掺杂步骤也可在非晶硅半导体层沉积时，临场(In-situ)同时进行。结晶半导体薄膜220分别与源极216以及漏极218接合，而用以作为本发明的快闪存储单元的沟道。接着，去除位于器件区212外的结晶半导体薄膜220，而约暴露出部分的牺牲层214，如图7所示。

请同时参照图8以及图9，图9为沿着图8图的I-I剖面线所获得的剖面图。接着，从牺牲层214所暴露出的部分进行蚀刻，从而将其余的牺牲层214移除，而暴露出沟槽206。于是，在结晶半导体薄膜220与沟槽206之间形成中空区域222，如图9所示。而且，结晶半导体薄膜220如同独木桥般横跨在部分的沟槽206上，且结晶半导体薄膜220与沟槽206之间并形成多个狭缝224，如图8所示。

接着，请一并参照图10至图12，其中图11为沿着图10图的II-II剖面线所获得的剖面图，而图12则为沿着图10的III-III剖面线所获得的剖面图。先形成氧化层226，一部分氧化层226包覆环绕着结晶半导体薄膜220，并将另一部分氧化层226覆盖隔离区202以及沟槽206，其中，氧化层226系用以作为本发明的快闪存储单元的隧穿氧化层，且氧化层226的厚度较佳是大于80，更佳是约100，以确保器件的可靠度。再沉积浮置栅228的材料，例如多晶硅以及非晶硅，环绕包覆住结晶半导体薄膜220外的氧化层226，并覆盖沟槽206内以及基底200上的氧化层226。此时，利用例如非等向性蚀刻的方式将沟槽206外的浮置栅228材料去除，而形成如图11与图12所示的结构。为了使后续的制作方法能顺利进行，狭缝224与中空区域222不能被完全掩盖或填满，如图10与图12所示。

请同时参照图13至图15，其中图14为沿着图13的IV-IV剖面线所获得的剖面图，而图15为沿着图13的V-V剖面线所获得的剖面图。浮置栅228成型后，先沉积介电层230环绕包覆结晶半导体薄膜220外的浮置栅228，并同时覆盖在沟槽206中的浮置栅228以及基底200上。其中，介电层230可例如为内多晶硅介电层，且介电层230可例如为由氧化硅/氮化硅/氧化硅(ONO)所构成的堆叠材料层，以提供较佳的电子阻绝能力，来避免浮置栅228中的电荷经由介电层230逃脱进入控制栅232。去除基底200上的多余介电层230。再沉积控制栅232的材料，例如非晶硅以及多晶硅，环绕包覆住结晶半导体薄膜220外的介电层230，并同时覆盖住沟槽206内的介电层230以及基底200。然后，将控制栅232的图案成形，而完成本发明的快闪存储单元的结构，如图14与图15所示。

本发明的一特征是浮置栅228与控制栅232的叠合面积可利用改变结晶半导体薄膜220与沟槽206底部间的中空区域222的深度，来加以调整。因此，可改善浮置栅228与控制栅232之间的电容耦合比，而达到有效改善快闪存储单元的写入/抹除操作电压的目的。

本发明的快闪存储单元的数据写入操作可采用例如FN隧穿效应的方式以及沟道热电子注入(CHEI)的方式。以FN隧穿效应的方式进行数据写入操作时，将源极216、漏极218、或源极216与漏极218接负电压，例如约-6伏特，并将控制栅232接正电压，例如6伏特。此时，由于沟槽206内的浮置栅228与源极216以及漏极218之间仅隔着氧化层226。而且，沟槽206的深度大于源极216与漏极218的深度，并不会因源极216/漏极218的结深过大，以及源极216/漏极218掺质浓度梯度的影响，而产生短沟道效应。因此，利用控制栅232的相对高电压，可吸引源极216及/或漏极218中的电子，使其直接穿过沟槽206中的氧化层226进入浮置栅228。或者，使源极216及/或漏极218中的电子，经由结晶半导体薄膜220进入浮置栅228。另一方面，利用沟道热电子注入进行数据写入操作时，则是将源极216接地或使其电压为0伏特，且将漏极218的电压设定在约为3伏特，并同时将控制栅232接高电压，例如约12伏特。由于源极216内的电子受到源极216与漏极218的电压差的驱动，使其经由沟道，即结晶半导体薄膜220，向漏极218移动。电子在结晶半导体薄膜220中移动的同时，受到高沟道电场加速而能量升高。特别在邻近漏极218时，电子的能量将大幅提高，而产生热电子效应。利用热电子效应使得部分的电子具有足以越过氧化层226的能障的能量，再加上控制栅232的高电压的吸引，驱使电子穿过氧化层226注入浮置栅228中，而完成数据的写入。

本发明的快闪存储单元的数据抹除操作，可采用例如FN隧穿效应的源极/漏极式抹除法来进行。将控制栅232接地或对其施加负电压，并对源极216、漏极218、或者同时对源极216与漏极218施加高电压，例如约12伏特。利用源极216及/或漏极218的高电压，吸引位于浮置栅228内的电子，使这些电子穿过氧化层226进入结晶半导体薄膜220，或是直接穿过氧化层226，而进入源极216及/或漏极218，便完成了数据的抹除。

本发明的一优点就是因为本发明的快闪存储单元结构的沟道为结晶半导体薄膜，并受到浮置栅以及控制栅的包覆环绕。因此，可有效改善源极与漏极间的漏电流，且电流可同时在沟道的两侧导通，而提高存储单元的开启状态的电流。

本发明的另一优点就是可在不增加快闪存储单元的尺寸下，仅仅利用增加沟槽的深度，便可使浮置栅与控制栅的接触面积变大。因此，可提高浮置栅与控制栅之间的电容耦合比，而达到降低快闪存储单元的写入/抹除电压的目的。

本发明的再一优点就是因为沟槽中的浮置栅与源极以及漏极之间只隔着一层氧化层，且隔离区的沟槽深度远较源极/漏极深度大。因此，可避免短沟道效应，并可直接采用FN效应来进行数据的写入与抹除。而且，器件操作效能可轻易地达到较佳化。

如熟悉此技术的人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求内。

Claims (14)

1.一种快闪存储单元的结构，其特征在于，所述结构至少包括：

一基底，且所述基底上至少包括一隔离区，形成于所述基底中；一沟槽，位于所述基底中的所述隔离区上；以及一沟道区，位于所述隔离区上，所述隔离区的尺寸与所述沟槽的尺寸都大于所述沟道区的尺寸，且所述隔离区的范围与所述沟槽的范围都涵盖住全部的所述沟道区；

一源极以及一漏极分别位于所述沟道区的两侧；

一结晶半导体薄膜横跨于部分的所述沟槽上，且所述结晶半导体薄膜分别与所述源极以及所述漏极连接，所述结晶半导体薄膜与所述基底之间的沟槽中具有多个狭缝，且所述结晶半导体薄膜与所述沟槽的底部以及所述沟槽的侧壁构成一中空区域；

一氧化层，所述氧化层的一部分环绕着所述结晶半导体薄膜并将所述结晶半导体薄膜包覆住，且所述氧化层的另一部分覆盖在所述隔离区以及所述沟槽上；

一浮置栅，所述浮置栅的一部分环绕着所述氧化层的所述部分并将所述氧化层的所述部分包覆住，且所述浮置栅的另一部分覆盖在所述氧化层的所述另一部分上；

一介电层，所述介电层的一部分环绕着所述浮置栅的所述部分并将所述浮置栅的所述部分包覆住，且所述介电层的另一部分覆盖在所述浮置栅的所述另一部分上；以及

一控制栅，所述控制栅环绕并包覆住所述介电层的所述部分，且所述控制栅并覆盖在所述介电层的所述另一部分以及部分的所述基底上。

2.如权利要求1所述的快闪存储单元的结构，其特征在于，所述结晶半导体薄膜由一非晶硅半导体材料经一再结晶步骤而形成。

3.如权利要求1所述的快闪存储单元的结构，其特征在于，所述结晶半导体薄膜为所述快闪存储单元的一沟道。

4.如权利要求1所述的快闪存储单元的结构，其特征在于，所述氧化层为一隧穿氧化层。

5.如权利要求1所述的快闪存储单元的结构，其特征在于，所述浮置栅的材料以及所述控制栅的材料为多晶硅。

6.一种快闪存储单元的制造方法，其特征在于，所述方法至少包括：

提供一基底，且所述基底上至少包括形成于所述基底中的一沟槽；位于所述沟槽中的所述基底上的一隔离区；以及位于所述隔离区上的一沟道区，其特征在于，所述隔离区的尺寸与所述沟槽的尺寸都大于所述沟道区的尺寸，且所述隔离区的范围与所述沟槽的范围都涵盖住全部的所述沟道区；

形成一牺牲层覆盖所述隔离区以及所述沟槽，且所述牺牲层填满所述沟槽；

形成一第一结晶半导体薄膜于所述沟道区上，并覆盖在部分的所述牺牲层上；

移除所述牺牲层，并暴露出所述沟槽的一底部以及所述沟槽的一侧壁，从而在所述第一结晶半导体薄膜、所述沟槽的所述底部、以及所述沟槽的所述侧壁之间形成一中空区域，并使得所述第一结晶半导体薄膜与所述沟槽之间形成多个狭缝；

形成一氧化层，从而使得所述氧化层的一部分环绕包覆所述第一结晶半导体薄膜，并使得所述氧化层的另一部分覆盖在所述沟槽的所述底部以及所述沟槽的所述侧壁上；

形成一浮置栅，从而使得所述浮置栅的一部分环绕包覆所述氧化层的所述部分，并使得所述浮置栅的另一部分覆盖在所述氧化层的所述另一部分上；

形成一介电层，从而使得所述介电层的一部分环绕包覆所述浮置栅的所述部分，并使得所述介电层的另一部分覆盖在所述浮置栅的所述另一部分上；以及

形成一控制栅覆盖所述介电层，并覆盖住沟槽内的介电层以及基底。

7.如权利要求6所述的快闪存储单元的制造方法，其特征在于，形成所述第一结晶半导体薄膜的步骤前，还至少包括形成一源极以及一漏极于所述基底中，且所述源极以及所述漏极分别位于所述沟道区的两侧。

8.如权利要求6所述的快闪存储单元的制造方法，其特征在于，形成所述控制栅的步骤后，还至少包括形成一源极以及一漏极于所述基底中，且所述源极以及所述漏极分别位于所述沟道区的两侧。

9.如权利要求6所述的快闪存储单元的制造方法，其特征在于，所述牺牲层与所述基底以及所述隔离区之间具有高蚀刻选择比，且所述牺牲层的化学机械研磨率近似于所述基底的化学机械研磨率。

10.如权利要求6所述的快闪存储单元的制造方法，其特征在于，形成所述第一结晶半导体薄膜的步骤还至少包括：

形成一非晶硅半导体薄膜覆盖在所述基底以及所述牺牲层上；

进行一再结晶步骤，从而使得覆盖在所述牺牲层上的所述非晶硅半导体薄膜转变成一第二结晶半导体薄膜；以及

移除所述沟道区外的所述第二结晶半导体薄膜，其中剩余的所述第二结晶半导体薄膜即为所述第一结晶半导体薄膜。

11.如权利要求10所述的快闪存储单元的制造方法，其特征在于，进行所述再结晶步骤的一温度介于500℃至600℃之间。

12.如权利要求10所述的快闪存储单元的制造方法，其特征在于，进行所述再结晶步骤的一时间介于0.5小时至6小时之间。

13.如权利要求6所述的快闪存储单元的制造方法，其特征在于，所述第一结晶半导体薄膜为所述快闪存储单元的一沟道。

14.如权利要求6所述的快闪存储单元的制造方法，其特征在于，所述浮置栅的材料以及所述控制栅的材料为多晶硅。

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