CN1223104C - 加罗依斯线性反馈移位寄存器的零时延屏蔽 - Google Patents

加罗依斯线性反馈移位寄存器的零时延屏蔽 Download PDF

Info

Publication number
CN1223104C
CN1223104C CNB008068313A CN00806831A CN1223104C CN 1223104 C CN1223104 C CN 1223104C CN B008068313 A CNB008068313 A CN B008068313A CN 00806831 A CN00806831 A CN 00806831A CN 1223104 C CN1223104 C CN 1223104C
Authority
CN
China
Prior art keywords
register
adder
output
value
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB008068313A
Other languages
English (en)
Other versions
CN1451206A (zh
Inventor
D·J·格林霍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1451206A publication Critical patent/CN1451206A/zh
Application granted granted Critical
Publication of CN1223104C publication Critical patent/CN1223104C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/10—Code generation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/0007—Code type
    • H04J13/0022—PN, e.g. Kronecker

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Error Detection And Correction (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

m-序列是扩谱系统用于产生PN码的基本序列。当收到信号时移动单元必须能灵活的在m序列中“跳”转以便于发现所传输信号的m-序列，这样移动单元就能同步。跳转是通过为一个线性反馈移位寄存器(LFSR)附加一个屏蔽装置来完成的。一种用于产生m-序列的特别的LSFR是Galois LFSR。当把屏蔽装置附加到Galois LFSR时，会产生一个问题，这是因为当跳到一个不同的m-序列时，首先输出的序列成分可能不是一个m-序列(换句话说，跳转破坏了输出结果)。本发明提供了用于Galois LFSR的级联的屏蔽装置电路，它可以防止在跳转期间破坏m-序列。一个独立的屏蔽装置的另外一个实施方案也被揭示。

Description

加罗依斯线性反馈移位寄存器的零时延屏蔽
发明领域
本发明涉及直接序列扩谱通信系统领域，例如那些实现了CDMA-2000、UMTS、IS-95标准的通信系统以及类似的运用伪噪声序列对数据进行编解码的蜂窝电话系统。
发明背景
扩谱通信系统在双工无线通信系统中正在得到越来越多的应用。正如AM和FM系统利用正弦信号来载送信息，扩谱系统利用类噪声信号来载送信息。在发射机中，数字数据流用伪噪声序列(PNS)进行编码，以便扩展用于在传播媒体中进行传输的数据的信号频谱。在接收机方面，数据用相同的PNS由传播媒体中恢复出来，然后进行解码，以便对信号频谱解扩，从而再生原来的数字数据流。
PNS是具有确定模式的比特流，但看起来象随机比特流。产生PNS的常见装置是线性反馈移位寄存器(LFSR)。两个常见类型的LFSR是Fibonacci(费朋南西)LFSR和Galois(加罗依斯)LFSR。这两种类型都包括一个包含比特寄存器和模-2加法器的闭环路，通过它，比特流在环路中进行移位。加法器有一个作为环路的一个部分的输入端以及其另一个输入端被连接到环路的另一部分，从而形成多个环路，以便当比特流在环路中移位时对它们进行随机化。
任何LFSR的PNS值在经过大量比特后都要重复，并且希望利用有限数量的硬件来产生具有最长可能的无重复序列的PNS。这可以通过用本技术领域中公知的方法选择LFSR的加法器和寄存器的配置以及寄存器的初始值来完成。对于包含在LFSR中的给定寄存器的数目m，PNS的可能的最长的非重复部分长度等于2m-1个比特。
除了用相同的PNS之外，发射机和接收机各自必须用PNS中的相同位置的值来进行扩谱以及解扩。为了使发射机和接收机同步以便都利用PNS中的相同位置的值，一个位移屏蔽值被计算出来，并且与PNS(在发射机或接收机中)的当前位置的输出值相组合，以便用本技术领域中公知的方法产生PNS的不同位移的值。
本领域的技术人员可以去参考以下的引用文献。授予Siedenburg的美国专利5,878,076描述了一个直接序列扩谱通信系统。授予Thomas的美国专利5,754,603描述了PNS同步。授予Barron的美国专利5,926,070描述了位移屏蔽生成器。由Ishida提交的公开的欧洲专利申请0 660 541描述了发射机和接收机的PNS位置同步的方法。由Medlock提交的公开的PCT专利申请WO 99/45670描述了LFSR屏蔽装置。
图1描述了选出的带有移位屏蔽装置的Galois LFSR的部分。LFSR100包括多个在一个环路中依次相连的二进制寄存器101-108。这些二进制寄存器可以是D双稳态触发器或者其它公知的比特存储设备。以寄存器102为例，每个寄存器102有一个数值输入端110，它连接到前一个寄存器101的输出端111上，并且每个寄存器102有一个输出端112，它连接到后一个寄存器103的数值输入端113上。
LFSR 100也包括一个或多个连接到环路中的模-2加法器115-117。每个加法器插入寄存器序列的顺序的101-108寄存器的不同寄存器对之间。其间插入加法器的寄存器对的选择，取决于二进制本原多项式的选择。本原多项式概念上跟质数相似。本原多项式是不能被任何更简单的多项式整除的多项式。对于图1所示具体的LFSR例子，本原多项式是D8+D4+D3+D2+1。D8要求LFSR有8个寄存器，并且D2、D3和D4项要求加法器插入到最倒数第二、倒数第三、以及倒数第四个寄存器对之间，如图所示。本原多项式，正如质数一样，在本技术领域中是公知的。
插入的加法器115-117的每一个都有两个输入端和一个输出端并且可以简单地以XOR门来实现。作为例子，加法器115第一个输入端120连接到前一个寄存器104的输出端121上，并且输出端122连接到后一个寄存器105的输入端123上。同样，加法器115第二个端124连接在寄存器序列中最后的寄存器108的输出端125和寄存器序列的第一个寄存器101的输入端126之间。时钟信号线130连接到寄存器序列的每个寄存器的时钟输入端上，并且当时钟信号经过时钟信号线传送到时，每个寄存器开始输出那时在寄存器的输入端正在接收的值。例如，时钟信号线130连接到寄存器101的时钟输入端131上。
控制线135包括至少一条初始化线136，它连接到每个寄存器101-108以便初始化各寄存器的值。例如，初始化线136如所示连接到寄存器108的初始化输入端137上。初始化线可以把记忆值写进寄存器中，从而使任何初始值可以任意写到任何寄存器中。在那种情况下，寄存器的初始值通常预定存储在一个存储器中。或者，控制线可以简单地向寄存器发送信号以便使特定寄存器硬件中采用某一个固定的预定初始值。如果寄存器是D触发器，则初始化线连接到每个要被初始化为1的寄存器的置位输入端上和连接到每个要被初始化为0的寄存器的复位输入端上，并且当初始化线电平升高时，寄存器上的值采用他们各自的初始值。为一个特定的本原多项式选择寄存器初始值的方法是公知的，并且这儿不需要更进一步讨论。
图1显示的Galois LFSR在输出端138上输出PNS的比特值。然而，为了使接收机PNS的输出值的位置跟利用相同PNS的发射机输出值的位置同步(反之亦然)，位移屏蔽值必须跟PNS的先前输出位置相结合。
屏蔽装置140同Galois LFSR 100的输出端138相连，如图1所示。屏蔽装置包括一连串寄存器141-148，这些寄存器各自存储了LFSR的PNS输出的前8个值。寄存器142-148的输出端连接到各自后续的寄存器141-147的输入端。例如，寄存器146的输入端149连接到寄存器147的输出端150上，以及寄存器146的输出端151连接到寄存器145的输入端152上。
屏蔽装置也包括一连串模-2加法器161-167，在加法器序列中，每一个后续的加法器162-167的第一个输入端连接到各自前一个加法器161-166的一个输出端。例如，加法器165的输入端153连接到加法器164的输出端154上，并且加法器165的输出端155连接到加法器166的输入端156上。多个屏蔽开关171-178的组合包括第一个屏蔽开关171，其输出端179连接到加法器序列的第一个加法器161的第一个输入端180上。同样，后续的屏蔽开关172-178的输出端连接到加法器序列中加法器161-167各自的第二个输入端上。每个寄存器141-148的输出端连接到各个开关171-178的输入端上。
控制线135的屏蔽值线191-198各自连接到开关171-178上，以便把各个开关171-178设置到开或闭的状态，从而可以控制是否各个寄存器值经过各个开关被输送到加法器161-167的各个加法器的相应输入端上。例如，寄存器146的输出端151连接到开关175的输入端182上，并且开关175的输出端183连接到加法器165的输入端184上。因而，当开关线196设置成1时，寄存器146的值同加法器164的输出端154上的输出值进行模-2加，并且在输出端155上的结果将被输出到加法器166的输入端156上。另一方面，当开关线183设置成0时，来自加法器164输出端154的输出值简单地经由加法器165到达加法器166的输入端156。最后，输出端子199连接到加法器序列的最后面模-2加法器167上，用于输出屏蔽的PNS值。
微控制器200包括一个处理器201、时钟202、和存储器203，由总线204将它们连起来。电源205为操作处理器、存储器和时钟提供电源。时钟向处理器和存储器提供定时信号以使它们同步运行。微控制器的存储器包含着其中包含寄存器101-108初始值的数据模块206以及程序模块207，后者用于控制该处理器，以便在初始化时把这些初始值经由控制线135传送到这些寄存器上去。存储器也包括程序模块208，用于以一种本技术领域中公知的方法计算屏蔽值，以便于同步由发射机和接收机的屏蔽PNS各自提供的值。
在已知屏蔽Galois LFSR中，在LFSR初始化之后，LFSR的屏蔽装置输出一个无效的序列直到正确的PNS比特被装载入屏蔽装置的所有寄存器中为止。这在一些系统中尤其是一个问题，这些系统在发射机和接收机同步的过程中把LFSR初始化为不同的初始值。
上面的引用内容完整地列举在这里作为参考。
发明概要
在申请人的本发明中，屏蔽的Galois线性反馈移位寄存器(LFSR)一经初始化立即就能输出一个正确的屏蔽的伪噪声序列(PNS)。这可以通过使Galois LFSR的屏蔽开关通过一个组合网络与LFSR的寄存器相连接来实现。本发明还提供了一个简单的方法来确定如何仅仅依据LFSR而互连所述开关和寄存器连接，这里的LFSR则又取决于Galois LFSR实现的特定的本原多项式。
根据本发明的一方面提供了一种递归系统，其输出取决于多个先前的输出，包括：
用于处理先前的一系列输出以获取一组经处理的值的第一装置；
用于存储该组经处理的值的装置；
具有一条通往用于存储的装置的连接的、用于根据该组经处理的值确定新输出的装置，该连接还包括在用于存储的装置与至少一个加法器之间的有效连接；以及
用于对该组经处理的值进行逆处理以获取所述系列的先前输出的装置，所述用于逆处理的装置还具有被提供给至少一个开关的加法器输出端。
根据本发明的另一方面提供了一种屏蔽的Galois线性反馈移位寄存器，包括：
在电路环路中的一系列的二进制寄存器，其每一个后续寄存器的数值输入端被连接到环路中前一个寄存器的输出端，在所述系列的寄存器中前一个寄存器输出端与后续寄存器的相应数值输入端之间的连接中在各对相邻寄存器之间插入一个或多个模-2加法器，每个加法器具有连接到寄存器对的前一个相应寄存器的第一输入端以及连接到后一个相应寄存器的输出端，并且每个加法器具有连接到该系列寄存器中最后一个寄存器的输出端以及第一个寄存器的输入端以形成环路的第二输入端；时钟信号线，连接到该系列的寄存器中每个寄存器的时钟输入端上，从而当时钟信号经过时钟信号线传送时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值，并且继续输出那个值直到下一个时钟信号来到而不管该输入端值的任何后续变化；用于至少在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以提供初始值的装置；一系列模-2加法器，在该系列的加法器中的每个后续加法器的第一输入端都被连接到该系列的加法器中前一个加法器的输出端；多个屏蔽开关，包括第一屏蔽开关，它的输出端被连接到该系列的加法器中第一加法器的第一输入端，还包括各个后续屏蔽开关，它们的输出端连接到该系列的加法器中的加法器的各个第二输入端；每个屏蔽开关的屏蔽值输入线，用于根据选择的屏蔽值设置屏蔽开关的值；寄存器的输入端或输出端和每个相应屏蔽开关之间的连接网络，每个网络都是选自：在寄存器的输入端或输出端与各个屏蔽开关的输入端之间的连接、在多个寄存器的输入端或输出端与模-2加法器的输入端之间的连接以及在加法器的输出端与相应的屏蔽开关之间的连接；以及输出端子，它被连接到该系列的加法器中的最后一个模-2加法器的输出端上。
根据本发明的另一方面提供了一种发射机，包括：
信息信号的输入端；
电源；
连接到电源上的微控制器；
一个环路系列的二进制寄存器，其每一个后续寄存器的数值输入端连接到前一个寄存器的输出端上，在所述系列的寄存器中各个后续寄存器对之间有选择地连接一个或多个模-2加法器，每个加法器具有连接到寄存器对的前一个寄存器的第一输入端以及连接到后一个寄存器的输出端，每个加法器的第二输入端连接到所述系列的寄存器的最后一个寄存器和第一个寄存器之间；时钟信号线，连接到所述系列的寄存器的每个寄存器的时钟输入端上，从而当时钟信号通过时钟信号线传输时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值；用于在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以产生初始值的装置；一系列的模-2加法器，该系列加法器中每个后续加法器的第一输入端被连接到该系列加法器中前一个加法器的输出端上；多个屏蔽开关，包括第一屏蔽开关，它的输出端被连接到该系列加法器中的第一个加法器的第一输入端上，以及后续屏蔽开关，它们的输出端连接到该系列加法器中的加法器的各个相应的第二输入端上；每个屏蔽开关的相应的屏蔽值输入线，用于根据由微控制器自动挑选的屏蔽值设置屏蔽开关值；寄存器的输入端或输出端和每个相应屏蔽开关之间的连接网络，每个连接网络都选自：在寄存器的输入端或输出端与各个相应的屏蔽开关的输入端之间的连接；在多个寄存器的输入端或输出端与模-2加法器的输入端之间的连接、以及在加法器的输出端和相应的屏蔽开关之间的连接；扩展器，用于根据所述系列加法器中的最后一个模-2加法器的输出扩展信息信号；以及发射装置，用于把扩展信息信号传送到媒体。
根据本发明的另一方面提供了一种发射机，包括：接收装置，用于接收来自媒体的扩展信息信号；电源；连接到电源上的微控制器；一个环路系列的二进制寄存器，其每个后续寄存器的数值输入端连接到前一个寄存器的输出端；在所述系列的寄存器中各个后续寄存器对之间有选择地连接一个或多个模-2加法器，每个加法器具有连接到寄存器对的前一个寄存器的第一输入端以及连接到后一个寄存器的输出端，每个加法器的第二输入端连接到所述系列的寄存器的最后一个寄存器和第一个寄存器之间；时钟信号线，连接到所述系列的寄存器的每个寄存器的时钟输入端上，从而当时钟信号通过时钟信号线传送到时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值；用于在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以产生初始值的装置；一系列的模-2加法器，该系列加法器中每个后续加法器的第一输入端被连接到该系列加法器中前一个加法器的输出端上；多个屏蔽开关，包括第一屏蔽开关，它的输出端被连接到该系列加法器中的第一个加法器的第一输入端上，以及后续屏蔽开关，它们的输出端连接到该系列加法器中的加法器的各个第二输入端上；每个屏蔽开关的屏蔽值输入线，用于根据由微控制器自动挑选的屏蔽值设置屏蔽开关值；寄存器的输入端或输出端和每个相应屏蔽开关之间的连接网络，每个网络都选自：在寄存器的输入端或输出端与各个相应的屏蔽开关的输入端之间的连接；在多个寄存器的输入端或输出端与模-2加法器的输入端之间的连接、以及在加法器的输出端和相应的屏蔽开关之间的连接；解扩器，用于根据所述系列加法器中的最后一个模-2加法器的输出对扩展的信息信号进行解扩以产生恢复的信息信号；以及用于该恢复的信息信号的输出端。
根据本发明的另一方面提供了一种运行递归系统的方法，该递归系统的输出依赖于多个先前的输出，该方法包括以下步骤：处理多个先前的输出以获取处理过的值；存储处理过的值；通过设置一条通往在存储步骤中存储的处理过的值的连接，根据该处理过的值确定新输出，该连接将处理过的值作为输入提供给至少一个加法器，所述用于新输出的确定步骤还使用了至少一条网络连接，其中该网络连接被提供给加法器输入，还被提供给至少一个开关中的一个不同开关的输入；以及对所述处理过的值进行逆处理以获取先前的输出，逆处理步骤还包含将加法器的输出提供给至少一个开关。
本领域的技术人员通过参考附图阅读下面的优选实施方案的描述以及它们所显示的本发明的权利要求的特征，就会理解本发明以及本发明附加的一些发明目的和优点。
附图简述
图1示例了先前的屏蔽的Galois线性反馈移位寄存器(LFSR)的典型特征。
图2展现了本发明的LFSR。
图3示例了一个应用图2的LFSR的发射机。
图4展现了一个应用图2的LFSR的接收机。
优选实施方案的详细描述
在图示中，不同图中的相似组件具有相同的标号以便简化描述。
图2示例了本发明的屏蔽的Galois线性反馈移位寄存器(LFSR)220。包括寄存器101-108和加法器115-117的LFSR的部件和操作同上面图1描述的相同。同样，在屏蔽装置中，加法器序列161-167和连接到加法器序列的各个加法器输入端的开关171-178本质上同图1中的相同。
在图2的屏蔽的LFSR中，各个网络连接在寄存器101-108的一个或多个寄存器的输出端和每个屏蔽开关171-178的输入端之间。这些网络包括，在寄存器125，101，102，103，和104的输出端和各个屏蔽开关171，172，173，174和175的输入端之间的一对一连接221，222，223，224。这些网络包括：在寄存器101和105的输出端和模-2加法器238的输入端之阃的连接229和226；以及在模-2加法器238的输出端和屏蔽开关165的输入端之间的连接235。这些网络包括：在寄存器101、102和106的输出端和模-2加法器239的输入端之间的连接230、231和227；以及在模-2加法器239的输出端和屏蔽开关166的输入端之间的连接236。这些网络还包括：在寄存器101、102、103和107的输出端和模-2加法器233的输入端之间的连接232、233、234和228；以及在模-2加法器233的输出端和屏蔽开关167的输入端之间的连接237。
在寄存器和开关之间的网络的结构可直接由Galois LFSR的结构决定。在此情况下，因为Galois LFSR的加法器连接到第4、5和6寄存器的输出端上，那么连接应该从这些寄存器的输出端延伸跨过4，5和6个寄存器而到达开关，在那里完成连接。只有连接229、231和232能从寄存器输出端跨过4个寄存器延伸到各自的开关。只有连接230和233可以跨过5个寄存器到达各自的开关。只有连接器232可以延伸穿过6个寄存器到达一个开关。优选地，可以通过选择一个除了第一项以外仅有很少几个低阶项的本原多项式来使得连接的数目最少。也就是，如果多项式有D7项，那么一个加法器就会被插入寄存器101和102之间，并且提供延伸跨过1个寄存器的连接，所以开关173、174和175需要一些加法器，并且对于开关173、174、175、176、177和178分别需要从寄存器101、102、103、104、105和106到加法器的6个额外的连接。
图3示例了本发明的发射机300，发射机300应用图2的屏蔽Galois LSFR 220。微控制器200被连接成可以向屏蔽Galois LSFR 220提供时钟、寄存器初始化、以及屏蔽信号，如以上关于图2所描述的那样。信息信号通过输入端301送入编码器302，编码器302把信息转换成串行比特流。例如，编码器可以把模拟话音输入转换成比特流。如果通过输入端接收的信息已经是串行比特流，那么编码器可以不需要。根据本发明的屏蔽Galois LFSR 220的PNS输出，比特流由扩展器303进行扩展，以便产生扩展信息信号。发射机装置304把扩展信息信号发送到媒体205中去。例如，发射机可以是：连接到天线上的调制器，从而由天线把扩展信号信息在空中广播出去；连接到媒体驱动器的写头上的信道编码器，从而由写头把扩展信息信号写到计算机的媒体上；或者是激光器，该激光器被加以适当连接，以便可经由光纤或者其它类似的信息传输系统进行信号传送。
图4展示了一个接收机320接收由图3的发射机产生的扩展信息信号并且再生出开始时输入到发射机的信息信号。接收装置321从媒体305中接收扩展信息信号。接收机的性质取决于如上所讨论的媒体。解扩器322对扩谱信息进行解扩以便产生上面所述的编码比特流。解码器323对编码比特流进行解码以便再生出最初由发射机300收到的信息信号。如果不需要编码器，那么根据情况而不再需要解码器。PNS-生成器220等同于图3的PNS-生成器220并且优选地是图2的屏蔽的Galois LFSR 220。在PNS-生成器220中，伪噪声序列(PNS)的输出值被本发明的屏蔽装置所修改，以便提供与PNS序列的不同位置相对应的输出值，从而可以用相同的值来扩展信息信号和解扩信息信号。
本发明详细展示了优选的实施方案，以使得本领域的技术人员可实施和利用本发明，并且理解实现本发明的预期的最好的方式。本领域的技术人员可以修改或补充这些实施方案，或者提出其它实施方案而不会背离本发明的精神。
本发明的实施方案
本发明的实施方案的系统，其中输出设备把处理的值存储在存储器中，存储器可选自下面所列：寄存器、D触发器、以及字存储器。
本发明的实施方案的系统，其中逆向处理在单个操作中立即进行。
本发明的实施方案的系统，其中先前的输出与新的输出同时产生。
本发明的实施方案的移位寄存器，其中初始化装置(135)从下面所列中选取：带有预定初始值的寄存器；有选择地把置位或是复位线连接到D触发器；向每个寄存器提供数据线以便把初始值设成任何计算过的值。
本发明的实施方案的移位寄存器，其中模-2加法器(160-167)是XOR门。
本发明的实施方案的移位寄存器，其中寄存器是D触发器。
本发明的实施方案的移位寄存器，其中本原多项式的系数决定着：哪一对寄存器之间有模-2加法器，以及寄存器和屏蔽开关之间的连接网络。
本发明的实施方案的移位寄存器，其中本原多项式的系数决定着寄存器的初始值。
本发明的实施方案的发射机，其中媒体由以下所列中选取：在发射机的媒体驱动器中的计算机媒体，连接到发射机的宽带网络，以及无线电波传输经过的天线和开放空间。
本发明的实施方案的发射机，其中微控制器包括处理器(201)、存储器(203)、以及与总线(204)相连的时钟(202)。
因此，本发明的范围仅仅由以下权利要求来限定。

Claims (15)

1.一种递归系统，其输出取决于多个先前的输出，包括：
用于处理先前的一系列输出以获取一组经处理的值的第一装置；
用于存储该组经处理的值的装置；
具有一条通往用于存储的装置的连接的、用于根据该组经处理的值确定新输出的装置，该连接还包括在用于存储的装置与至少一个加法器之间的有效连接；以及
用于对该组经处理的值进行逆处理以获取所述系列的先前输出的装置，所述用于逆处理的装置还包括被提供给至少一个开关的加法器的输出端。
2.如权利要求1所述的递归系统，其中该系统进一步包括用于至少在系统起动时初始化所存储的经处理的值的装置；该系统还包括对经处理的值进行进一步处理以获得多个进一步处理的值的装置，新输出同时由经处理的值和进一步处理的值决定，逆处理包括逆处理己处理过的值和进一步处理的值来获取各个输出的初始值；用于处理的第一装置包括一个微计算机，该微计算机具有处理器、存储器和时钟，它们通过总线互连，并连到一个电源上，存储器包含计算机程序；存储器选自寄存器、D触发器以及字存储器；确定装置包含用于执行确定的第一处理装置的微计算机或用于执行确定的另一微计算机；执行确定的微计算机包含用于根据经处理的值确定新输出的计算机程序；逆处理装置可能还包含第一处理装置的微计算机或用于处理的另一微处理器，其中存储器还包含用于对经处理的值进行逆处理以获得原始输出的计算机程序；逆处理是在单个操作中立即执行的；该系统还包含：用于处理原始输出以获得不同输出的装置。
3.如权利要求1所述的递归系统，其中所述用于确定新输出的装置还包含至少一条网络连接，其中该网络连接被提供给加法器输入和至少一个开关中的一个不同开关的输入。
4.如权利要求3所述的递归系统，其中用于逆处理的装置还包含所述至少一个开关中的每一个开关，所述的每个开关都具有一个输出去往多个加法器中的一个不同的加法器。
5.如权利要求4所述的递归系统，其中用于逆处理的装置还包含数值输入端以用于选择每个开关的值。
6.一种用于操作如权利要求5所述的递归系统的方法，其中确定新输出的步骤还包含设置至少一条网络连接，其中该网络连接被提供给加法器输入和至少一个开关中的一个不同开关的输入。
7.一种用于操作如权利要求6所述的递归系统的方法，其中对经处理的值执行逆处理的步骤还包含将至少一个开关中的每一个开关的输出引到多个加法器中下一个加法器的输入。
8.一种用于操作如权利要求7所述的递归系统的方法，其中对经处理的值执行逆处理的步骤还包含将至少一个开关中的每一个开关的输出引到多个加法器中下一个加法器的输入。
9.一种用于操作如权利要求8所述的递归系统的方法，其中对经处理的值执行逆处理的步骤还包含设置一个数值输入端以用于选择每个开关的值。
10.一种屏蔽的Galois线性反馈移位寄存器，包括：
在电路环路中的一系列的二进制寄存器，其每一个后续寄存器的数值输入端被连接到环路中前一个寄存器的输出端，在所述系列的寄存器中前一个寄存器输出端与后续寄存器的相应数值输入端之间的连接中在各对相邻寄存器之间插入一个或多个模-2加法器，每个加法器具有连接到寄存器对的前一个相应寄存器的第一输入端以及连接到后一个相应寄存器的输出端，并且每个加法器具有连接到该系列寄存器中最后一个寄存器的输出端以及第一个寄存器的输入端以形成环路的第二输入端；时钟信号线，连接到该系列的寄存器中每个寄存器的时钟输入端上，从而当时钟信号经过时钟信号线传送时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值，并且继续输出那个值直到下一个时钟信号来到而不管该输入端值的任何后续变化；用于至少在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以提供初始值的装置；一系列模-2加法器，在该系列的加法器中的每个后续加法器的第一输入端都被连接到该系列的加法器中前一个加法器的输出端；多个屏蔽开关，包括第一屏蔽开关，它的输出端被连接到该系列的加法器中第一加法器的第一输入端，还包括各个后续屏蔽开关，它们的输出端连接到该系列的加法器中的加法器的各个第二输入端；每个屏蔽开关的屏蔽值输入线，用于根据选择的屏蔽值设置屏蔽开关的值；寄存器的输入端或输出端和每个相应屏蔽开关之间的连接网络，每个网络都是选自：在寄存器的输入端或输出端与各个屏蔽开关的输入端之间的连接、在多个寄存器的输入端或输出端与模-2加法器的输入端之间的连接以及在加法器的输出端与相应的屏蔽开关之间的连接；以及输出端子，它被连接到该系列的加法器中的最后一个模-2加法器的输出端上。
11.如权利要求10所述的屏蔽的Galois线性反馈移位寄存器，其中这样选择初始化装置：选择具有预定初始值的寄存器；有选择地把置位或复位线连接到D触发器；向每个寄存器提供数据线以便把初始值设成任何计算值；模-2加法器是XOR门；寄存器是D触发器；本原多项式的系数决定着哪一对寄存器之间有模-2加法器，以及寄存器和屏蔽开关之间的连接网络；本原矩阵的系数还决定寄存器的初始值。
12.一种发射机，包括：
信息信号的输入端；
电源；
连接到电源上的微控制器；
一个环路系列的二进制寄存器，其每一个后续寄存器的数值输入端连接到前一个寄存器的输出端上，在所述系列的寄存器中各个后续寄存器对之间有选择地连接一个或多个模-2加法器，每个加法器具有连接到寄存器对的前一个寄存器的第一输入端以及连接到后一个寄存器的输出端，每个加法器的第二输入端连接到所述系列的寄存器的最后一个寄存器和第一个寄存器之间；时钟信号线，连接到所述系列的寄存器的每个寄存器的时钟输入端上，从而当时钟信号通过时钟信号线传输时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值；用于在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以产生初始值的装置；一系列的模-2加法器，该系列加法器中每个后续加法器的第一输入端被连接到该系列加法器中前一个加法器的输出端上；多个屏蔽开关，包括第一屏蔽开关，它的输出端被连接到该系列加法器中的第一个加法器的第一输入端上，以及后续屏蔽开关，它们的输出端连接到该系列加法器中的加法器的各个相应的第二输入端上；每个屏蔽开关的相应的屏蔽值输入线，用于根据由微控制器自动挑选的屏蔽值设置屏蔽开关值；寄存器的输入端或输出端和每个相应屏蔽开关之间的连接网络，每个连接网络都选自：在寄存器的输入端或输出端与各个相应的屏蔽开关的输入端之间的连接；在多个寄存器的输入端或输出端与模-2加法器的输入端之间的连接、以及在加法器的输出端和相应的屏蔽开关之间的连接；扩展器，用于根据所述系列加法器中的最后一个模-2加法器的输出扩展信息信号；以及发射装置，用于把扩展信息信号传送到媒体。
13.如权利要求12所述的发射机，其中的媒体是选自：在发射机的媒体驱动器中的计算机媒体，连接到发射机的宽带网络，以及无线电波传输经过的天线和开放空间，并且微控制器包括处理器、存储器以及与总线相连的时钟。
14.一种发射机，包括：接收装置，用于接收来自媒体的扩展信息信号；电源；连接到电源上的微控制器；一个环路系列的二进制寄存器，其每个后续寄存器的数值输入端连接到前一个寄存器的输出端；在所述系列的寄存器中各个后续寄存器对之间有选择地连接一个或多个模-2加法器，每个加法器具有连接到寄存器对的前一个寄存器的第一输入端以及连接到后一个寄存器的输出端，每个加法器的第二输入端连接到所述系列的寄存器的最后一个寄存器和第一个寄存器之间；时钟信号线，连接到所述系列的寄存器的每个寄存器的时钟输入端上，从而当时钟信号通过时钟信号线传送到时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值；用于在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以产生初始值的装置；一系列的模-2加法器，该系列加法器中每个后续加法器的第一输入端被连接到该系列加法器中前一个加法器的输出端上；多个屏蔽开关，包括第一屏蔽开关，它的输出端被连接到该系列加法器中的第一个加法器的第一输入端上，以及后续屏蔽开关，它们的输出端连接到该系列加法器中的加法器的各个第二输入端上；每个屏蔽开关的屏蔽值输入线，用于根据由微控制器自动挑选的屏蔽值设置屏蔽开关值；寄存器的输入端或输出端和每个相应屏蔽开关之间的连接网络，每个网络都选自：在寄存器的输入端或输出端与各个相应的屏蔽开关的输入端之间的连接；在多个寄存器的输入端或输出端与模-2加法器的输入端之间的连接、以及在加法器的输出端和相应的屏蔽开关之间的连接；解扩器，用于根据所述系列加法器中的最后一个模-2加法器的输出对扩展的信息信号进行解扩以产生恢复的信息信号；以及用于该恢复的信息信号的输出端。
15.一种运行递归系统的方法，该递归系统的输出依赖于多个先前的输出，该方法包括以下步骤：处理多个先前的输出以获取处理过的值；存储处理过的值；通过设置一条通往在存储步骤中存储的处理过的值的连接，根据该处理过的值确定新输出，该连接将处理过的值作为输入提供给至少一个加法器，所述用于新输出的确定步骤还使用了至少一条网络连接，其中该网络连接被提供给加法器输入，还被提供给至少一个开关中的一个不同开关的输入；以及对所述处理过的值进行逆处理以获取先前的输出，逆处理步骤还包含将加法器的输出提供给至少一个开关。
CNB008068313A 1999-12-29 2000-12-22 加罗依斯线性反馈移位寄存器的零时延屏蔽 Expired - Fee Related CN1223104C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/474,303 US6647051B1 (en) 1999-12-29 1999-12-29 Zero delay mask for galois LFSR
US09/474303 1999-12-29

Publications (2)

Publication Number Publication Date
CN1451206A CN1451206A (zh) 2003-10-22
CN1223104C true CN1223104C (zh) 2005-10-12

Family

ID=23882947

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008068313A Expired - Fee Related CN1223104C (zh) 1999-12-29 2000-12-22 加罗依斯线性反馈移位寄存器的零时延屏蔽

Country Status (7)

Country Link
US (1) US6647051B1 (zh)
EP (1) EP1285500B1 (zh)
JP (1) JP4635213B2 (zh)
KR (1) KR100810785B1 (zh)
CN (1) CN1223104C (zh)
DE (1) DE60040243D1 (zh)
WO (1) WO2001048936A2 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2379140B (en) * 2001-08-22 2004-11-10 Ubinetics Ltd Code generation
KR100664497B1 (ko) 2004-12-07 2007-01-04 국방과학연구소 시각정보 적응형 주파수 도약 시퀀스 생성기
US7860145B2 (en) * 2006-05-03 2010-12-28 Navcom Technology, Inc. Adaptive code generator for satellite navigation receivers
KR100991957B1 (ko) * 2009-01-20 2010-11-04 주식회사 팬택 광대역 무선통신시스템에서의 스크램블링 코드 생성 장치 및 그 방법
CN102543182B (zh) * 2010-12-14 2014-12-31 炬力集成电路设计有限公司 随机化电路、存储器控制单元、存储器、通信系统及方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9010723D0 (en) 1990-05-12 1990-07-04 Storno As Reliability test of results from threshold decoder in linear feedback sequence detector
US5163070A (en) 1990-12-07 1992-11-10 Datatape Incorporated Digital data synchronizer
US5373291A (en) 1992-01-15 1994-12-13 Texas Instruments Incorporated Decoder circuits
US5226082A (en) 1992-07-02 1993-07-06 At&T Bell Laboratories Variable length decoder
US5574673A (en) 1993-11-29 1996-11-12 Board Of Regents, The University Of Texas System Parallel architecture for generating pseudo-random sequences
US5631913A (en) * 1994-02-09 1997-05-20 Matsushita Electric Industrial Co., Ltd. Test circuit and test method of integrated semiconductor device
US5528607A (en) * 1995-02-02 1996-06-18 Quantum Corporation Method and apparatus for protecting data from mis-synchronization errors
WO1996036137A2 (en) 1995-05-12 1996-11-14 Philips Electronics N.V. A direct-sequence spread spectrum communication system, a primary radio station, and a secondary radio station
US5754603A (en) 1995-08-03 1998-05-19 Northern Telecom Limited Pseudo random number sequence synchronization in communications systems
DE69601946T2 (de) 1995-08-03 1999-08-05 Northern Telecom Ltd., Montreal, Quebec SYNCHRONISATION ZU EINER PSEUDOZUFALLSZAHLENFOLGE MIT VORZEICHENMEHRDEUTIGKEIT IN EINEM NACHRICHTENüBERTRAGUNGSSYSTEM
KR100214593B1 (ko) 1996-03-15 1999-08-02 구자홍 캐스케이드 구조를 이용한 런랭스 코드의 코드워드 검출 방법 및 장치
JP3022439B2 (ja) * 1997-09-24 2000-03-21 日本電気株式会社 擬似乱数発生方法および装置
US5987056A (en) * 1997-11-13 1999-11-16 Lsi Logic Corporation PN sequence hopping method and system
US6038577A (en) 1998-01-09 2000-03-14 Dspc Israel Ltd. Efficient way to produce a delayed version of a maximum length sequence using a division circuit
US5926070A (en) 1998-03-04 1999-07-20 Texas Instruments Incorporated Efficient offset mask generator for pseudo-noise sequence generator
JP2001527728A (ja) 1998-03-05 2001-12-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 疑似ランダムノイズ発生器用のマスク発生多項式
JPH11340799A (ja) * 1998-05-28 1999-12-10 Oki Electric Ind Co Ltd Ｍ系列発生回路、ｍ系列の発生方法及びｐｎ系列発生回路
JP3238128B2 (ja) * 1998-06-02 2001-12-10 松下電器産業株式会社 リードソロモン符号化装置および方法
US6061417A (en) * 1998-12-03 2000-05-09 Xilinx, Inc. Programmable shift register
US6636553B1 (en) * 1998-12-29 2003-10-21 Texas Instruments Incorporated Pseudorandom noise generator for WCDMA
US6353842B1 (en) * 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines

Also Published As

Publication number Publication date
JP2003527796A (ja) 2003-09-16
EP1285500B1 (en) 2008-09-10
US6647051B1 (en) 2003-11-11
KR100810785B1 (ko) 2008-03-06
JP4635213B2 (ja) 2011-02-23
WO2001048936A2 (en) 2001-07-05
WO2001048936A3 (en) 2002-11-14
CN1451206A (zh) 2003-10-22
DE60040243D1 (de) 2008-10-23
EP1285500A2 (en) 2003-02-26
KR20010102427A (ko) 2001-11-15

Similar Documents

Publication Publication Date Title
RU2313177C2 (ru) Турбодекодер, использующий линейные конгруэнтные последовательности
US7765457B2 (en) Parallel convolutional encoder
EP0981218A2 (en) Error-correcting encoding apparatus
US6374386B1 (en) Device and method for inserting previously known bits in input stage of channel encoder
US20010048380A1 (en) Configurable code generator system for spread spectrum applications
JP2009201140A (ja) 一般的なターボコードトレリスの終端方法およびシステム
CN1450745A (zh) 混码器/解混码器及其方法
WO2000059117A1 (en) Generalized address generation for bit reversed random interleaving
CN1249090A (zh) 一种用来解扩展在通信系统中的编码序列的方法和装置
CN101517911B (zh) 下行链路接收机比特率处理器中的重新量化
CN1161918C (zh) 数据传输方法和信号编码设备
CN1223104C (zh) 加罗依斯线性反馈移位寄存器的零时延屏蔽
JP2002232391A (ja) 直交符号発生回路
RU98114984A (ru) Способ передачи данных и устройство для кодирования сигнала
EP0715416A2 (en) System and method deinterleaving digital data
US6788617B1 (en) Device for generating memory address and mobile station using the address for writing/reading data
CA2340366C (en) Memory architecture for map decoder
CN1365211A (zh) 用于在移动通信系统中搜索信号的装置和方法
EP0608848A2 (en) Cyclic coding and cyclic redundancy code check processor
KR20060121312A (ko) 컨볼루션 터보 부호 인터리버
US6647054B1 (en) Multiple mask arrangement for jumping in pseudo-noise sequences
CN1163013C (zh) 扩频接收机的路径检索器
JP3628013B2 (ja) 信号送信装置および符号化装置
CN100438345C (zh) 一种交织装置
CN1307756A (zh) 存储和读取不同码片序列的方法和装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: ROYAL PHILIPS ELECTRONICS CO., LTD.

Effective date: 20070831

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20070831

Address after: Holland Ian Deho Finn

Patentee after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Patentee before: Koninklike Philips Electronics N. V.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051012

Termination date: 20181222