CN1214311C - 具有单次写功能的控制寄存器 - Google Patents

Abstract

一种具有单次写功能的控制寄存器，它包括一动态控制寄存器电路，该动态控制寄存器电路包括至少一个触发器，至少一个二选一选择器，一个与门电路；该控制寄存器还包括一单次写控制电路，该控制电路包括：触发器(protect)，其输出端取反后与动态控制寄存器的一个与门电路的输入端相连；二选一选择器(protect_5)，其一个输入端“0”与触发器的输出端的相连，另一个输入端“1”与高电平相连，其输出端与触发器的输入端相连，当二选一选择器的输入端“1”被选通时，触发器被置于高电平，其信号输出为高电平，该信号取反后使与门的输出为低电平，数据输入被禁止，整个控制寄存器处于自锁状态。该控制寄存器可以有效避免CPU误操作对设备造成的影响。

Description

具有单次写功能的控制寄存器

技术领域

本发明涉及大规模逻辑芯片中的CPU接口电路，特别涉及逻辑芯片中央处理器接口电路中的具有单次写功能的控制寄存器。

背景技术

在大规模逻辑芯片设计中，CPU接口通常是不可缺少的模块，通过它技术人员可控制设备的工作方式、了解其运行状态。其中该控制寄存器通常是可以反复改写的，以达到动态改变设备工作方式的目的。图1为目前CPU接口控制寄存器的典型电路结构图，由图中可见，该电路为两级触发器结构，上一级的总线转换模块(未画出)把CPU送出的地址、读/写信号译码转换成寄存器选择sel、写使能write信号，同时把数据锁存送给控制寄存器的数据输入ctrldatain。当sel和write信号同时有效时(高电平)，二选一选择器ctrldata_tmp_5的数据输入端“1”被选通，这样，在时钟的上沿第一级触发器ctrldata_tmp把输入的数据锁存起来。由于第一级触发器的输出端与二选一选择器ctrldata_5的数据输入端“1”连接，而当二选一选择器ctrldata_5的控制信号write_after信号有效时(该信号比write信号晚一个时钟周期)，二选一选择器ctrldata_5的数据输入端“1”被选通，第二级触发器ctrldata锁存第一级触发器输出的数据，并提供给需要CPU设置工作模式的有关电路使用。第一级触发器的输出数据ctrldata_tmp同时又通过一个选择器ctrldataout在CPU需要读取时回送出去数据ctrldataout。

图2为典型的CPU控制寄存器电路结构的操作时序图，由图中可见，在第一个write脉冲到来时，如果输入数据为abcd，则第一级寄存器被写入数据abcd，同时输出数据abcd到第二个二选一选择器ctrldata_5另一个二选一选择器ctrldataout的输入端“1”，在write_after信号有效时，二选一选择器ctrldata_5的输入端“1”被选通，数据abcd被输入到第二触发器。这样，输出数据ctrldata和ctrldataout分别为abcd。在第二个write脉冲到来时，如果输入的数据为cdef，同上述过程一样，寄存器的内容和输出数据都被改写为cdef。

如上所述，现有的控制寄存器是动态配置的，并且可以多次改变其寄存器中的数值，但在某些特殊的场合，人们希望对控制寄存器写入一个正确的数值后不再改变，否则将引起设备运行的异常。但是，典型的控制寄存器结构无法满足“单次写”的特殊要求，因而无法避免CPU误操作对设备造成的影响，有必要对其结构进行相应的改动。

发明内容

本发明所要解决的技术问题是提供一种具有单次写功能的控制寄存器，该控制寄存器是使用写脉冲对产生写能信号的触发器进行置位的一种自锁形式的控制寄存器，其能够满足“单次写”的需求，可以有效避免CPU误操作对设备造成的影响。

为实现本发明所要解决的技术问题，我们提供一种具有单次写功能的控制寄存器，该控制寄存器包括一动态控制寄存器电路，该动态控制寄存器电路包括至少一个触发器，至少一个二选一选择器，一个与门，其中各二选一选择器的“1”输入端分别与输入数据端的各数据相连，“0”输入端分别与各触发器的输出端相连，控制端和与门的输出端相连，输出端分别与各触发器的输入端相连，其中该控制寄存器还包括一单次写控制电路，该控制电路包括：触发器，其输出端取反后与上述动态控制寄存器电路的与门的输入端相连；二选一选择器，其一个输入端“0”与触发器的输出端相连，另一个输入端“1”与高电平相连，其输出端与触发器的输入端相连，以及当二选一选择器的输入端“1”被选通时，触发器被置于高电平，其信号输出为高电平，该信号取反后使与门的输出为低电平，上述动态控制寄存器的数据输入被禁止，整个控制寄存器处于自锁状态。

所述的具有单次写功能的控制寄存器，其中所述动态控制寄存器电路为具有二级触发器结构的动态控制寄存器电路，而所述的单次写控制电路中的二选一选择器的控制端与外部的控制信号相连，动态控制寄存器电路中的与门的输入端与外部的选择信号和写使能信号相连，当该控制信号有效时，该单次写控制电路的输出为高电平，与门电路的输出为低电平，使数据输入被禁止，控制寄存器处于自锁状态。所述的具有单次写功能的控制寄存器，其中所述动态控制寄存器电路也可为一级触发器结构的动态控制寄存器电路，而所述的单次写控制电路中的二选一选择器的控制端与动态控制寄存器电路中的与门电路的输出端相连，该与门电路的一个输入端与写入信号相连，当写入信号有效时，与门电路的输出为高电平，则使单次写控制电路中的二选一选择器的控制端为高电平，输入端“1“被选通，使该单次写控制电路的输出为高电平，从而使与门的输出转为低电平，整个控制寄存器的数据输入被禁止，控制寄存器处于自锁状态。

由上可知，本发明提供的一种具有单次写功能的控制寄存器，其是使用写脉冲对产生写能信号的触发器进行置位，使它能够满足“单次写”的需求，可以有效避免CPU误操作对设备造成的影响，且该寄存器结构简单，可靠。

附图说明

图1是传统的CPU接口控制寄存器的典型电路图；

图2是传统的CPU接口控制寄存器的操作时序图；

图3是满足单次写的CPU接口控制寄存器的第一实施例的电路图；

图4是满足单次写的CPU接口控制寄存器的操作时序图；

图5是满足单次写的CPU接口控制寄存器的第二实施例的电路图。

具体实施方式

图3是满足单次写的CPU接口控制寄存器的第一实施例的电路图，从该图可以看出，与典型的控制寄存器相比较，“单次写”控制寄存器仅仅在原动态寄存器电路的基础上增加了一个单次写控制电路，该单次写控制电路包括触发器(图3中的protect)和二选一选择器protect_5，其中触发器的输入端与该二选一选择器protect_5的输出端相连，输出端Q取反后与原控制寄存器电路的“与门”相连；该二选一选择器的“0”输入端与该触发器的输出端Q相连，“1”输入端接高电平，控制端与选通控制信号write_after相连。在通常情况下(选通控制信号write_after为低电平)，由于该触发器的输出反馈回二选一选择器protect_5的输入端，这样，该选择器的输入端“0”总是被选通，所以该触发器的输出电平是保持在原来状态的；而在写操作时(write_after信号为高电平)，二选一选择器protect_5的“1”输入端的高电平被选通，触发器被置成高电平，则触发器protect输出取反后和原有的sel、write信号通过“与门”un1_write相与作为第一级触发器ctrldata_tmp的使能信号。

其工作原理为：上电或复位完成后protect被置成“0”，从上面的分析可以看出，这时的电路等效于原有的控制寄存器的典型结构，输入数据可在sel和write有效时(与门un1_write输出为“1”，选择器ctrldata_tmp_5的“1”输入端的数据ctrldatain将被选通)打入第一级触发器ctrldata_tmp；而在一次写操作后，当write_after有效时(即数据被打入第二级触发器时)，二选一选择器protect_5的控制端为高电平，输入端“1”被选通，触发器protect被置成“1”，其输出取反后为低电平，与门un1_write的输出为低电平，二选一选择器ctrldata_tmp_5的“0”输入端被选通，写入触发器的操作将被禁止，因为即使sel、write都有效，与门un1_write的输出也仍然是“0”，触发器ctrldata_tmp的输入数据始终为自身输出端从选择器ctrldata_tmp_5反馈回来的数据，同时，输入到第二级触发器的数据也仍然为第一次写入的数据，这样就达到了“单次写”的目的。

图4为ModelSim软件仿真的波形图，从图中可以看出，在第一个write脉冲到来时，寄存器被写入数据abcd，同时触发器protect被置为高电平；而当第二个write脉冲到来时，尽管输入数据已变成cdef，但寄存器内容仍保持不变，证明电路的确具有防止二次写入的功能。

以上的描述是针对使用FPGA进行逻辑设计的典型电路，另外使用CPLD进行逻辑设计时也经常用到CPU接口，而CPLD的特点是触发器资源较少，用它设计控制寄存器一般只有一级触发器，同样我们也可以把它改成具有单次写功能的控制寄存器，图5是满足单次写的CPU接口控制寄存器的第二实施例的电路图。从图5可以看出，该电路原理与前述电路基本一致，它也包括一个动态寄存器电路和一个单次写控制电路，仅仅是动态寄存器电路少了一级用于数据寄存的触发器而已，特别是用于控制单次写的控制寄存器电路与第一实施例基本相同，它也包括触发器protect，其输出取反后与动态控制寄存器电路的与门uni_Adba的一个输入端相连，输入端与二选一选择器protect_5相连，该选择器的“0”输入端与该触发器的输出端相连，“1”输入端接高电平，控制端与动态控制寄存器电路的与门uni_Adba的输出端相连，当数据写入信号Adba为低电平时，与门un1_Adba的输出为低电平，而触发器protect初始化后为低电平状态，其输出保持为原来的状态，触发器A通过选择器A_5的输入端“1”保持数据的输入，而当写入信号Adba为高电平时，由于与门un1_Adba的输出为高电平，选择器protect_5的控制端为高电平，输入端“1”被选通，触发器protect被置为高电平，与门un1_Adba的输出为低电平，选择器A_5的控制端为低电平，输入端“0”被选通，触发器A保持为第一次输入的数据，而由于选择器protect_5的控制端处于低电平，选择器的输入端“0”被选通，但是由于该输入端“0”为触发器的输出反馈回来的数据，其已经被置位为高电平，所以使与门un1_Adba的输出始终为低电平，这样，使整个控制寄存器在第一次写入数据后处于自锁状态。从而使该寄存器具有单次写的功能。

本发明的描述，详细说明和以上提到的附图并不是用来限制本发明的。对本领域的普通技术人员来说，在本发明的教导下可以进行各种相应的修改而不会超出本发明的精神和范围，例如在大规模逻辑设计中使用的Verilog HDL硬件描述语言，就可以用来实现本发明的具有单次写功能的控制寄存器，由于是硬件的纯软件化，因此在本发明的教导下，相关技术人员很容易实现上述具有单次写功能的控制寄存器。但是这种变化应包含在本发明的权利要求及其等效范围之内。

Claims (5)

1.一种具有单次写功能的控制寄存器，该控制寄存器包括一动态控制寄存器电路，该动态控制寄存器电路包括至少一个触发器，至少一个二选一选择器，一个与门，其中各二选一选择器的“1”输入端分别与输入数据端的各数据相连，“0”输入端分别与各触发器的输出端相连，控制端和与门的输出端相连，输出端分别与各触发器的输入端相连，其特征在于该控制寄存器还包括一单次写控制电路，该控制电路包括：

触发器(protect)，其输出端取反后与上述动态控制寄存器电路的与门的输入端相连；

二选一选择器(protect_5)，其一个输入端“0”与触发器的输出端相连，另一个输入端“1”与高电平相连，其输出端与触发器的输入端相连，以及

当二选一选择器的输入端“1”被选通时，触发器被置于高电平，其信号输出为高电平，该信号取反后使与门的输出为低电平，上述动态控制寄存器的数据输入被禁止，整个控制寄存器处于自锁状态。

2.如权利要求1所述的具有单次写功能的控制寄存器，其特征在于所述动态控制寄存器电路为具有二级触发器结构的动态控制寄存器电路。

3.如权利要求1或2所述的具有单次写功能的控制寄存器，其特征在于所述的单次写控制电路中的二选一选择器的控制端与外部的控制信号相连，动态控制寄存器电路中的与门的输入端与外部的选择信号和写使能信号相连，当该控制信号有效时，该单次写控制电路的输出为高电平，与门电路的输出为低电平，使数据输入被禁止，控制寄存器处于自锁状态。

4.如权利要求1所述的具有单次写功能的控制寄存器，其特征在于所述动态控制寄存器电路为一级触发器结构的动态控制寄存器电路。

5.如权利要求1或4所述的具有单次写功能的控制寄存器，其特征在于所述的单次写控制电路中的二选一选择器的控制端与动态控制寄存器电路中的与门电路的输出端相连，该与门电路的一个输入端与写入信号相连，当写入信号有效时，与门电路的输出为高电平，则使单次写控制电路中的二选一选择器的控制端为高电平，输入端“1“被选通，使该单次写控制电路的输出为高电平，从而使与门的输出转为低电平，整个控制寄存器的数据输入被禁止，控制寄存器处于自锁状态。