CN112612732B - 一种电路装置及电子设备 - Google Patents

Abstract

本发明提供了一种电路装置及电子设备，属于网络设备的技术领域，解决了现有技术在SD控制器配置新的相关寄存器时存在控制器命令响应接收错误或数据传输错误的技术问题。一种电路装置，包括状态判断电路、写入电路和硬件逻辑电路；状态判断电路包括数据状态判断电路和命令状态判断电路；写入电路包括数据写入电路和命令写入电路；数据状态判断电路的第一输入端与硬件逻辑电路的数据线使能端相连，数据状态判断电路的第二输入端与总线使能端相连；命令状态判断电路的第一输入端与硬件逻辑电路的命令线使能端相连，命令状态判断电路的第二输入端与总线使能端相连；数据状态判断电路的输出端与数据写入电路的使能端相连。

Description

一种电路装置及电子设备

技术领域

本发明涉及网络设备技术领域，尤其是涉及一种电路装置及电子设备。

背景技术

SD(Secure Digital)卡是一种基于半导体快闪记忆器的新一代记忆设备。其具有体积小、记忆容量高、数据传输率快、成本低、移动灵活且安全性高的特性，目前被越来越广泛地应用在PC机、数码相机、数码摄像机、手机等产品中。

SD协议分为主机控制器协议和物理层协议，其中主机控制器协议定义了标准寄存器组及各种事务流程，物理层协议定义了各种命令、响应、帧格式、时序及电器特性等。一个典型的SD控制器，驱动负责配置寄存器及控制事务流程，硬件按照物理层格式负责命令、响应及数据的收发。

对于命令事务流程，根据协议规定，在配置新的命令相关寄存器前，驱动要先读取控制器状态寄存器并判断控制器相关线路是否正在被占用，由于驱动是通过系统总线读取控制器相关寄存器，如果总线上数据传输错误或驱动执行程序判断错误，驱动有可能会在相关线路还在被占用的时候更新命令相关寄存器，这样可能会造成控制器命令响应接收错误或者数据传输错误。

因此，现有技术在SD控制器配置新的相关寄存器时存在控制器命令响应接收错误或数据传输错误的问题。

发明内容

本发明的目的在于提供一种电路装置及电子设备，以缓解了现有技术在SD控制器配置新的相关寄存器时存在控制器命令响应接收错误或数据传输错误的技术问题。

第一方面，本发明提供的一种电路装置，包括状态判断电路、写入电路和硬件逻辑电路；

所述状态判断电路包括数据状态判断电路和命令状态判断电路；

所述写入电路包括数据写入电路和命令写入电路；

所述数据状态判断电路的第一输入端与所述硬件逻辑电路的数据线使能端相连，所述数据状态判断电路的第二输入端与总线使能端相连；

所述命令状态判断电路的第一输入端与所述硬件逻辑电路的命令线使能端相连，所述命令状态判断电路的第二输入端与总线使能端相连；

所述数据状态判断电路的输出端与所述数据写入电路的使能端相连；

所述命令状态判断电路的输出端与所述命令写入电路的使能端相连。

进一步的，所述数据状态判断电路包括一级与门、二级与门和数据地址匹配电路；

所述一级与门的第一输入端与所述数据线使能端相连，第二输入端与所述总线使能端相连；

所述一级与门的输出端与所述二级与门的第一输入端相连，所述数据地址匹配电路的输出端与所述二级与门的第二输入端相连；

所述二级与门的输出端与所述数据写入电路的使能端相连。

进一步的，所述数据地址匹配电路的第一输入端输入数据组寄存器地址信号，第二输入端输入总线地址信号。

进一步的，所述数据地址匹配电路包括ADMA系统寄存器地址匹配电路、数据块长度寄存器地址匹配电路、数据块数量寄存器地址匹配电路和传输模式寄存器地址匹配电路；

ADMA系统寄存器地址匹配电路、数据块长度寄存器地址匹配电路、数据块数量寄存器地址匹配电路和传输模式寄存器地址匹配电路的输出端分别连接一个二级与门的第二输入端。

进一步的，命令状态判断电路包括一级与门、二级与门和命令地址匹配电路；

所述一级与门的第一输入端与所述命令线使能端相连，第二输入端与所述总线使能端相连；

所述一级与门的输出端与所述二级与门的第一输入端相连，所述命令地址匹配电路的输出端与所述二级与门的第二输入端相连；

所述二级与门的输出端与所述命令写入电路的使能端相连。

进一步的，所述命令地址匹配电路的第一输入端输入命令组寄存器地址信号，第二输入端输入总线地址信号。

进一步的，所述命令地址匹配电路包括命令内容寄存器地址匹配电路和命令号寄存器地址匹配电路；

命令内容寄存器地址匹配电路和命令号寄存器地址匹配电路，分别连接一个二级与门的第二输入端。

进一步的，所述数据写入电路和命令写入电路还包括数据接收端；

所述数据写入电路和命令写入电路的数据接收端与总线数据端相连；

所述数据写入电路的输出端与数据组寄存器的输入端相连；

所述命令写入电路的输出端与命令组寄存器的输入端相连。

进一步的，所述数据组寄存器包括ADMA系统地址寄存器、数据块长度寄存器、数据块块数寄存器和传输模式寄存器；

所述命令组寄存器包括命令内容寄存器和命令号寄存器。

第二方面，本发明还提供一种电子设备，包括第一方面所述的电路装置。

本发明提供的一种电路装置，包括状态判断电路、写入电路和硬件逻辑电路，状态判断电路包括数据状态判断电路和命令状态判断电路，写入电路包括数据写入电路和命令写入电路。

数据状态判断电路的第一输入端与硬件逻辑电路的数据线使能端相连，数据状态判断电路的第二输入端与总线使能端相连，数据状态判断电路的输出端与数据写入电路的使能端相连。

数据线空闲时，硬件逻辑电路的数据线使能端输出高电平使能信号，当总线使能信号为高电平时，数据状态判断电路的输出端即为高电平使能信号，数据状态判断电路向数据写入电路输出高电平使能信号，数据写入电路开始进行数据写入；当总线使能信号为低电平时，数据状态判断电路的输出端即为低电平使能信号，数据状态判断电路向数据写入电路输出低电平使能信号，数据写入电路无法进行数据写入。

数据线被占用时，硬件逻辑电路的数据线使能端输出低电平使能信号，此时无论总线使能信号为高电平还是低电平，数据状态判断电路的输出端都为低电平使能信号，数据状态判断电路向数据写入电路输出低电平使能信号，数据写入电路无法进行数据写入。命令状态判断电路的第一输入端与硬件逻辑电路的命令线使能端相连，命令状态判断电路的第二输入端与总线使能端相连，命令状态判断电路的输出端与命令写入电路的使能端相连。

命令线空闲时，硬件逻辑电路的命令线使能端输出高电平使能信号，当总线使能信号为高电平时，命令状态判断电路的输出端即为高电平使能信号，命令状态判断电路向命令写入电路输出高电平使能信号，命令写入电路开始进行命令写入；当总线使能信号为低电平时，命令状态判断电路的输出端即为低电平使能信号，命令状态判断电路向命令写入电路输出低电平使能信号，命令写入电路无法进行命令写入。命令线被占用时，硬件逻辑电路的命令线使能端输出低电平使能信号，此时无论总线使能信号为高电平还是低电平，命令状态判断电路的输出端都为低电平使能信号，命令状态判断电路向命令写入电路输出低电平使能信号，命令写入电路无法进行命令写入。

采用本发明提供的一种电路装置，利用设置状态判断电路、写入电路和硬件逻辑电路，通过判断数据线和命令线是否被占用，向写入电路输出使能信号控制写入电路能否进行数据写入和命令写入，这样驱动在命令线或数据线还在被占用的时候就无法更新相关寄存器，进而也就避免了SD控制器命令响应接收错误或者数据传输错误的问题，达到了顺利配置相关寄存器的目的。

相应地，本发明提供的一种电子设备，也同样具有上述技术效果。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的电路装置的示意图；

图2为本发明实施例中SD控制器的命令及数据传输的流程图；

图3为本发明实施例中电路装置的电路图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中所提到的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括其他没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

对于命令事务流程，根据协议规定，在配置新的命令相关寄存器前，驱动要先读取控制器状态寄存器并判断控制器相关线路是否正在被占用，由于驱动是通过系统总线读取控制器相关寄存器，如果总线上数据传输错误或驱动执行程序判断错误，驱动有可能会在相关线路还在被占用的时候更新命令相关寄存器，这样可能会造成控制器命令响应接收错误或者数据传输错误。

因此，现有技术在SD控制器配置新的相关寄存器时存在控制器命令响应接收错误或数据传输错误的问题。

为解决以上问题，本发明实施例提供一种电路装置及电子设备。

实施例1：

如图1所示，本发明实施例提供的一种电路装置，包括状态判断电路、写入电路和硬件逻辑电路，状态判断电路包括数据状态判断电路和命令状态判断电路，写入电路包括数据写入电路和命令写入电路。

数据状态判断电路的第一输入端与硬件逻辑电路的数据线使能端相连，数据状态判断电路的第二输入端与总线使能端相连，数据状态判断电路的输出端与数据写入电路的使能端相连。

数据线空闲时，硬件逻辑电路的数据线使能端输出高电平使能信号，当总线使能信号为高电平时，数据状态判断电路的输出端即为高电平使能信号，数据状态判断电路向数据写入电路输出高电平使能信号，数据写入电路开始进行数据写入；当总线使能信号为低电平时，数据状态判断电路的输出端即为低电平使能信号，数据状态判断电路向数据写入电路输出低电平使能信号，数据写入电路无法进行数据写入。

数据线被占用时，硬件逻辑电路的数据线使能端输出低电平使能信号，此时无论总线使能信号为高电平还是低电平，数据状态判断电路的输出端都为低电平使能信号，数据状态判断电路向数据写入电路输出低电平使能信号，数据写入电路无法进行数据写入。命令状态判断电路的第一输入端与硬件逻辑电路的命令线使能端相连，命令状态判断电路的第二输入端与总线使能端相连，命令状态判断电路的输出端与命令写入电路的使能端相连。

命令线空闲时，硬件逻辑电路的命令线使能端输出高电平使能信号，当总线使能信号为高电平时，命令状态判断电路的输出端即为高电平使能信号，命令状态判断电路向命令写入电路输出高电平使能信号，命令写入电路开始进行命令写入；当总线使能信号为低电平时，命令状态判断电路的输出端即为低电平使能信号，命令状态判断电路向命令写入电路输出低电平使能信号，命令写入电路无法进行命令写入。命令线被占用时，硬件逻辑电路的命令线使能端输出低电平使能信号，此时无论总线使能信号为高电平还是低电平，命令状态判断电路的输出端都为低电平使能信号，命令状态判断电路向命令写入电路输出低电平使能信号，命令写入电路无法进行命令写入。

采用本发明实施例提供的一种电路装置，利用设置状态判断电路、写入电路和硬件逻辑电路，通过判断数据线和命令线是否被占用，向写入电路输出使能信号控制写入电路能否进行数据写入和命令写入，这样驱动在命令线或数据线还在被占用的时候就无法更新相关寄存器，进而也就避免了SD控制器命令响应接收错误或者数据传输错误的问题，达到了顺利配置相关寄存器的目的。

根据SD控制器协议，命令及数据的传输由驱动和硬件逻辑配合完成，命令事务流程中驱动完成的工作如图2所示，对于不带数据传输的命令，驱动读取控制器状态寄存器并等待命令线空闲后再配置命令内容寄存器及命令号寄存器；对于带数据传输的命令，驱动还需等待数据线空闲并配置数据块长度寄存器、数据块数寄存器及传输模式寄存器等。

如图3所示，在一种可能的实施方式中，数据状态判断电路包括一级与门、二级与门和数据地址匹配电路，一级与门的第一输入端与数据线使能端相连，第二输入端与总线使能端相连，一级与门的输出端与二级与门的第一输入端相连，数据地址匹配电路的输出端与二级与门的第二输入端相连，二级与门的输出端与数据写入电路的使能端相连。数据状态判断电路设置一级与门与二级门，使得数据线使能端与总线使能端都输出高电平使能信号时，且数据地址匹配电路的地址匹配成功后也为高电平信号时，第二与门的输出端才能输出高电平使能信号，进而控制数据写入电路进行数据写入，否则数据写入电路无法进行数据写入。

在一种可能的实施方式中，数据地址匹配电路的第一输入端输入数据组寄存器地址信号，第二输入端输入总线地址信号。数据组机寄存器地址信号包括，ADMA(irectMemory Access，链表型直接存储器访问系统寄存器)址信号、数据块长度寄存器地址信号、数据块数量寄存器地址信号和传输模式寄存器地址信号，地址匹配成功后，数据地址匹配电路向二级与门的第二输入端发送高电平使能信号。

在一种可能的实施方式中，数据地址匹配电路包括ADMA系统寄存器地址匹配电路、数据块长度寄存器地址匹配电路、数据块数量寄存器地址匹配电路和传输模式寄存器地址匹配电路。ADMA系统寄存器地址匹配电路、数据块长度寄存器地址匹配电路、数据块数量寄存器地址匹配电路和传输模式寄存器地址匹配电路的输出端分别连接一个二级与门的第二输入端。二级与门的第一输入端连接一级与门的输出端，二级与门的第二输入端为分别连接多个数据地址匹配电路。

一种可能的实施方式中，命令状态判断电路包括一级与门、二级与门和命令地址匹配电路，一级与门的第一输入端与命令线使能端相连，第二输入端与总线使能端相连，一级与门的输出端与二级与门的第一输入端相连，命令地址匹配电路的输出端与二级与门的第二输入端相连，二级与门的输出端与命令写入电路的使能端相连。命令状态判断电路设置一级与门与二级门，使得命令线使能端与总线使能端都输出高电平使能信号时，且命令地址匹配电路的地址匹配成功后也为高电平信号时，第二与门的输出端才能输出高电平使能信号，进而控制命令写入电路进行命令写入，否则命令写入电路无法进行命令写入。

在一种可能的实施方式中，命令地址匹配电路的第一输入端输入命令组寄存器地址信号，第二输入端输入总线地址信号，命令组寄存器地址信号包括命令内容寄存器地址信号和命令号寄存器地址信号，地址匹配成功后，命令地址匹配电路向二级与门的第二输入端发送高电平使能信号。

在一种可能的实施方式中，命令地址匹配电路包括命令内容寄存器地址匹配电路和命令号寄存器地址匹配电路，命令内容寄存器地址匹配电路和命令号寄存器地址匹配电路，分别连接一个二级与门的第二输入端。二级与门的第一输入端连接一级与门的输出端，二级与门的第二输入端为分别连接多个命令地址匹配电路。

在一种可能的实施方式中，数据写入电路和命令写入电路还包括数据接收端，数据写入电路和命令写入电路的数据接收端与总线数据端相连，数据写入电路的输出端与数据组寄存器的输入端相连，命令写入电路的输出端与命令组寄存器的输入端相连，数据接收端负责接收数据组寄存器和命令组寄存器需要写入的总线数据。

在一种可能的实施方式中，数据组寄存器包括ADMA系统地址寄存器、数据块长度寄存器、数据块块数寄存器和传输模式寄存器，命令组寄存器包括命令内容寄存器和命令号寄存器，数据写入电路和命令写入电路接收到高电平使能信号时，将总线数据写入对应的寄存器。

实施例2：

本发明实施例提供一种电子设备，包括如实施例1提供的电路装置。采用此电路装置的电子设备，具有运行稳定性高的优势。

本发明实施例提供的一种电子设备，与上述实施例提供的电路装置具有相同的技术特征，所以也能解决相同的技术问题，达到相同的技术效果。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种电路装置，其特征在于，包括状态判断电路、写入电路和硬件逻辑电路；

所述状态判断电路包括数据状态判断电路和命令状态判断电路；

所述写入电路包括数据写入电路和命令写入电路；

所述数据状态判断电路的第一输入端与所述硬件逻辑电路的数据线使能端相连，所述数据状态判断电路的第二输入端与总线使能端相连；

所述命令状态判断电路的第一输入端与所述硬件逻辑电路的命令线使能端相连，所述命令状态判断电路的第二输入端与总线使能端相连；

所述数据状态判断电路的输出端与所述数据写入电路的使能端相连；

所述命令状态判断电路的输出端与所述命令写入电路的使能端相连；

所述数据状态判断电路包括一级与门、二级与门和数据地址匹配电路；所述一级与门的第一输入端与所述数据线使能端相连，第二输入端与所述总线使能端相连；所述一级与门的输出端与所述二级与门的第一输入端相连，所述数据地址匹配电路的输出端与所述二级与门的第二输入端相连；所述二级与门的输出端与所述数据写入电路的使能端相连；

命令状态判断电路包括一级与门、二级与门和命令地址匹配电路；所述一级与门的第一输入端与所述命令线使能端相连，第二输入端与所述总线使能端相连；所述一级与门的输出端与所述二级与门的第一输入端相连，所述命令地址匹配电路的输出端与所述二级与门的第二输入端相连；所述二级与门的输出端与所述命令写入电路的使能端相连。

2.根据权利要求1所述的电路装置，其特征在于，所述数据地址匹配电路的第一输入端输入数据组寄存器地址信号，第二输入端输入总线地址信号。

3.根据权利要求1所述的电路装置，其特征在于，所述数据地址匹配电路包括ADMA系统寄存器地址匹配电路、数据块长度寄存器地址匹配电路、数据块数量寄存器地址匹配电路和传输模式寄存器地址匹配电路；

ADMA系统寄存器地址匹配电路、数据块长度寄存器地址匹配电路、数据块数量寄存器地址匹配电路和传输模式寄存器地址匹配电路的输出端分别连接一个二级与门的第二输入端。

4.根据权利要求3所述的电路装置，其特征在于，所述命令地址匹配电路的第一输入端输入命令组寄存器地址信号，第二输入端输入总线地址信号。

5.根据权利要求3所述的电路装置，其特征在于，所述命令地址匹配电路包括命令内容寄存器地址匹配电路和命令号寄存器地址匹配电路；

命令内容寄存器地址匹配电路和命令号寄存器地址匹配电路，分别连接一个二级与门的第二输入端。

6.根据权利要求1所述的电路装置，其特征在于，所述数据写入电路和命令写入电路还包括数据接收端；

所述数据写入电路和命令写入电路的数据接收端与总线数据端相连；

所述数据写入电路的输出端与数据组寄存器的输入端相连；

所述命令写入电路的输出端与命令组寄存器的输入端相连。

7.根据权利要求6所述的电路装置，其特征在于，所述数据组寄存器包括ADMA系统地址寄存器、数据块长度寄存器、数据块块数寄存器和传输模式寄存器；

所述命令组寄存器包括命令内容寄存器和命令号寄存器。

8.一种电子设备，其特征在于，包括如权利要求1至7任意一项所述的电路装置。

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