CN1210367A - 卷带自动焊接球阵式集成电路封装方法 - Google Patents

卷带自动焊接球阵式集成电路封装方法 Download PDF

Info

Publication number
CN1210367A
CN1210367A CN97117544A CN97117544A CN1210367A CN 1210367 A CN1210367 A CN 1210367A CN 97117544 A CN97117544 A CN 97117544A CN 97117544 A CN97117544 A CN 97117544A CN 1210367 A CN1210367 A CN 1210367A
Authority
CN
China
Prior art keywords
dry film
base material
coppering
integrated circuit
electro
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97117544A
Other languages
English (en)
Other versions
CN1050930C (zh
Inventor
蔡维人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HUATONG COMPUTER CO Ltd
Original Assignee
HUATONG COMPUTER CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HUATONG COMPUTER CO Ltd filed Critical HUATONG COMPUTER CO Ltd
Priority to CN97117544A priority Critical patent/CN1050930C/zh
Publication of CN1210367A publication Critical patent/CN1210367A/zh
Application granted granted Critical
Publication of CN1050930C publication Critical patent/CN1050930C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

一种卷带自动焊接球阵式集成电路封装方法,是于压合有单面铜型式的聚亚酰胺膜(POLYIMIDE)下方进行蚀刻形成接点孔洞、表层电镀铜/锡、孔洞电解电镀形成外突接点、蚀刻表面薄铜、去锡层、激光钻孔、覆盖溅镀遮罩而形成供焊接芯片的溅镀接点,而可使外接接点更具细微效果以及仅需单点焊接方式焊接芯片而可缩小封装面积。

Description

卷带自动焊接球阵式集成电路封装方法
本发明涉及一种集成电路封装电路板的方法，尤其是卷带自动焊接球阵式集成电路封装方法。
现今TAB-BGA型集成电路封装电路板的制法，大致如图3A～I所示，此为3M公司典型的制程，首先是在图3A的聚亚酰胺膜90(POLYIMIDE)基材上方腐过溅镀方式(PVD或CVD)形成薄的溅镀铜91，以形成一含薄铜层的聚亚酰胺膜，然后如图3B所示，表面以电镀方式覆盖一薄的电镀铜92，之后，是如图3C所示，于顶、底面处压合干膜以及通过曝光和显影的步骤，而在顶、底面形成数具缺口的块状干膜93，其次，则是如图3D所示，于顶部位置进行电镀铜的步骤，以形成在各干膜93之间的较厚电镀铜94，其次，则是如图3E所示，对聚亚酰胺膜90进行蚀刻的步骤，而形成供后续进行植入锡球的锥度孔97，而后，是如图3F所示，进行电解电镀镍及电解电镀铬的步骤，使上表面的较厚电镀铜94以及底部的锥度孔97处形成电解电镀镍和电镀铬层96，之后，去除顶底层的干膜93而形成如图3G的型式，并经蚀刻铜层的步骤，对图3G内部夹层位置的电镀铜92以及溅镀铜91蚀刻，而转变为如图3H的型态，最后，则对底部的各锥度孔97位置进行植入锡球的步骤，而在图3I所示的相关部位形成供外接的锡球98，至于在表面适当位置的外突的电解电镀镍和电镀铬层96其一处是供粘着芯片40，并同时将芯片40各接脚透过打线机(BONDER)以金属线41跨接至相关位置处。上述现有的TAB-BGA集成电路封装电路板的制法有着如下缺点：首先聚亚酰胺膜90上方是以半导体制程所使用的溅镀(SPUTTERING)方式形成薄厚度的溅镀铜91，虽然通过溅镀方式形成铜箔可达到较均匀且较薄的厚度，但由于此溅镀制程不仅较为昂贵，且是在该聚亚酰胺膜表面进行大面积的溅镀作业下，成本更属高昂，故无法符合经济性的要求。其次，其外接接点是使用植锡球方式来完成，对于锡球大小有着一定限制，而相应供锡球植入的锥度孔亦必须设计适当的容许误差，故导致外接接点的大小及间隔距离无法大幅缩减，造成外接接点无法细微化的缺点，且植入锡球的方式是令锡球于电路板上滚动而落入各锥度孔中，然后再通过高温而与锥度孔内部的金属结合而成，此举，更有着定位精确度不足的现象，亦即为无法确保各锡球可全部对准，故而对於欲达到更高精密度及更小接点的需求下，即无从达成。再者，由于其供连接芯片的接点是形成铬金属，故而必须使用铬线焊接方式(Au Wire Bonding)而与芯片接点之间进行跳线连接，此种通过跳线连接芯片的封装方式亦有较占用电路板面积，导致整个封装电路板的尺寸较大，无法符合高密度的要求。
本发明的目的在于提供一种可使各外接接点精密定位，形成更细小外接接点，并且可适当地缩小封装电路板面积的卷带自动焊接球阵式集成电路封装方法。
本发明的目的是这样实现的，一种卷带自动焊接球阵式集成电路封装方法，其特征在于包括下列步骤：取用含有单面薄铜的聚亚酰胺膜为基材；对基材的聚亚酰胺膜部位形成孔洞图形的蚀刻；对基材上表面进行第一干膜的压合、曝光和显影；在第一干膜未覆盖的上表面处实施电镀铜及电镀锡，而该电镀层的厚度约与第一干膜顶面平齐；在基材上表面压合第二干膜，以保护上表面电镀层；在聚亚酰胺膜的各孔洞实施电解电镀而形成填满各孔洞及略外突的电解电镀接点；去除第二和第一干膜；蚀刻位在介于各电镀铜之间呈外露的薄铜，而使各电镀铜与电镀锡相互隔开；于底面覆盖第三干膜、去除上表面电镀锡以及去除第三干膜；对基材中央及需形成贯通的部位进行激光钻孔，以分别形成基材中央的激光孔及外围的激光穿孔；覆盖遮罩，且使基材中央的电镀铜近端缘呈外露；溅镀金属，而使对应于该电镀铜的外露部位形成溅镀凸点；及，去除遮罩以及在对应于溅镀凸点结合芯片。
本发明的目的还可以通过下述方法来实现，一种卷带自动焊接球阵式集成电路封装方法，其特征在于包括下列步骤：取用含有单面薄铜的聚亚酰胺膜为基材；对基材上表面进行第一干膜的压合、曝光和显影；在第一干膜未覆盖的上表面处实施电镀铜及电镀锡，而该电镀层的厚度约与第一干膜顶面平齐；去除第一干膜；对基材的聚亚酰胺膜部位形成孔洞图形的蚀刻；在基材上表面压合第二干膜，以保护上表面电镀层；在聚亚酰胺膜的各孔洞实施电解电镀而形成填满各孔洞及略外突的电解电镀接点；去除第二干膜；蚀刻位在介于各电镀铜之间呈外露的薄铜，而使各电镀铜与电镀锡相互隔开；于底面覆盖第三干膜、去除上表面电镀锡以及去除第三干膜；对基材中央及需形成贯通的部位进行激光钻孔，以分别形成位在基材中央的激光孔及外围的激光穿孔；覆盖遮罩，且使基材中央的电镀铜近端缘呈外露；溅镀金属，而使对应于该电镀铜的外露部位形成溅镀凸点；及，去除遮罩以及在对应于溅镀凸点结合芯片。
本发明的前段制程中，由于是直接取用已预先压合或粘合有薄铜的聚亚酰胺膜作为基材，基材的成本显然比前述传统方式进行溅镀薄铜的步骤低廉，有着降低成本的优点，而通过对聚亚酰胺膜10蚀刻形成孔洞12以及形成电解电镀接点17的步骤，即使得各接点可自动对准(SELF-ALIGN)于各孔洞12内，而不致产生偏移或过度误差，故而提供精确定位的优点，且可使各接点17之间的间距控制在相当窄小的程度(20密尔)，更可符合细微接点的特性，此外，对于图1-2的P图以及图2-2的P图的供接合芯片40处，更可直接通过溅镀凸点32单点焊接(SINGLE POINT BOND)方式结合芯片40，无需通过跳接金线方式连结，此举，亦使得TAB-BGA封装电路板整体尺寸缩小，因此为一种比传统TAB-BGA制法更具高密度化效果及可使外接接点更趋精确及细小的制法。
以下结合附图对本发明作进一步的说明。
图1是本发明的第一实施例制法剖面示意图。
图2是本发明的第二实施例制法剖面示意图。
图3是传统TAB-BGA制程的剖面示意图。
本发明具有两种不同的实施例，而其间仅各制程的前后调整而已，以下即依次就本发明的各实施例来说明，首先如图1的A-P图所示，在图1的A图中，本发明是直接使用已压合或黏合有单面薄铜11的聚亚酰胺膜10供做为本发明的基材，而无需如传统制程必须先对聚亚酰胺膜基材上附加溅镀铜的步骤，故可免除薄铜金属需进行溅镀所衍生的作业复杂性及高成本的问题，而在图1的B图中，聚亚酰胺膜10底部通过干膜、曝光和显影的步骤，对聚亚酰胺膜10蚀刻形成多数未贯穿的孔洞12(此等孔洞供后续电解电镀形成向下延伸的接点)，然后是如图1的C图所示，对上表面的薄铜11进行压合第一干膜与曝光和显影的步骤，而在上表面形成多数块状的第一干膜13，其次，是如图1的D图所示，进行电镀铜及电镀锡的步骤，而仅在该未覆盖第一干膜13的薄铜11的外露部位向上形成约接近至第一干膜13顶面的厚电镀铜14以及电镀锡15，之后，是如图1的E图所示对上表面压合第二干膜16以使前述上表面的各图形予以保护住之后，再进行如图1的F图的对聚亚酰胺膜10的各孔洞12部位进行电解电镀的步骤(镀镍或镀铜)，而在各孔洞处填满以及外端呈外突型式的电解电镀接点17(形成此封装电路板的外接接点)，然后，去除覆盖在上表面的第二干膜16以及第一干膜13之后，即如图1的G图所示，而使各个厚电镀铜14之间呈相互隔开，其次，则如图1的H图，对该介于各厚电镀铜14之间的薄铜11部位进行蚀刻薄铜的步骤，而转变为如图1的H图所示，令各薄铜11相互隔开，其后，是如图1的I、J图所示，依序对底面进行覆盖一保护膜18之后，再进行第三干膜19压合、曝光和显影的步骤，然后在图1的K图的步骤中，去除厚电镀铜14顶部的电镀锡15，并如图1的L图，进行去除前述第三干膜19以及保护膜18的步骤，最后，则是如图1的M图所示，对中央位置以及其他位置实施激光钻孔的步骤，以形成在中央及外围位置的激光孔22、21，并如图1的N图所示，在上表面覆盖一硬质遮罩30以及将位在中央位置的厚电镀铜14的上缘形成一外露部31，而在图1的O图的步骤中，对之进行溅镀的步骤(可为铝材料)，而在该外露部31形成溅镀凸点32(供后续单点焊接芯片之用)，而在去除该硬质遮罩30后，即如图1的P图，底面形成阵列式电解电镀接点17，而中央上方形成供焊接芯片40的溅镀凸点32的封装电路板。
而本发明的另一实施例是如图2的A～P图所示，图2的G-P图的步骤是与图1的F-P图相同，而其间的差异处仅在图1的B图的聚亚酰胺膜蚀刻孔洞的步骤移至图2的E图施行，而在图2的B-E图的步骤中，是先对含有薄铜11的聚亚酰胺膜10表面进行第一干膜13的压合、曝光和显影的步骤(图2的B图)，并经形成厚电镀铜14以及电镀锡15的步骤(图2的C图)以及去除干膜的步骤(图2的D图)，然后再如图2的E图，进行于聚亚酰胺膜10底面蚀刻形成孔洞12的步骤，而上述两种制程均可达到相同的效果，并且在上述两种制程中，该电镀铜为一较高厚度的型态；该各溅镀凸点是以单点焊接方式与芯片结合；该电解电镀点是以镍或铜材料构成；该溅镀凸点是以铝材料构成；该遮罩为一硬质遮罩。

Claims (12)

1．一种卷带自动焊接球阵式集成电路封装方法，其特征在于包括下列步骤：
取用含有单面薄铜的聚亚酰胺膜为基材；
对基材的聚亚酰胺膜部位形成孔洞图形的蚀刻；
对基材上表面进行第一干膜的压合、曝光和显影；
在第一干膜未覆盖的上表面处实施电镀铜及电镀锡，而该电镀层的厚度约与第一干膜顶面平齐；
在基材上表面压合第二干膜，以保护上表面电镀层；
在聚亚酰胺膜的各孔洞实施电解电镀而形成填满各孔洞及略外突的电解电镀接点；
去除第二和第一干膜；
蚀刻位在介于各电镀铜之间呈外露的薄铜，而使各电镀铜与电镀锡相互隔开；
于底面覆盖第三干膜、去除上表面电镀锡以及去除第三干膜；
对基材中央及需形成贯通的部位进行激光钻孔，以分别形成基材中央的激光孔及外围的激光穿孔；
覆盖遮罩，且使基材中央的电镀铜近端缘呈外露；
溅镀金属，而使对应于该电镀铜的外露部位形成溅镀凸点；及
去除遮罩以及在对应于溅镀凸点结合芯片。
2．根据权利要求1所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该电镀铜为一较高厚度的型态。
3．根据权利要求1所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该各溅镀凸点是以单点焊接方式与芯片结合。
4．根据权利要求1所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该电解电镀接点是以镍或铜材料构成。
5．根据权利要求1所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该溅镀凸点是以铝材料构成。
6．根据权利要求1所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该遮罩为一硬质遮罩。
7．一种卷带自动焊接球阵式集成电路封装方法，其特征在于包括下列步骤：
取用含有单面薄铜的聚亚酰胺膜为基材；
对基材上表面进行第一干膜的压合、曝光和显影；
在第一干膜未覆盖的上表面处实施电镀铜及电镀锡，而该电镀层的厚度约与第一干膜顶面平齐；
去除第一干膜；
对基材的聚亚酰胺膜部位形成孔洞图形的蚀刻；
在基材上表面压合第二干膜，以保护上表面电镀层；
在聚亚酰胺膜的各孔洞实施电解电镀而形成填满各孔洞及略外突的电解电镀接点；
去除第二干膜；
蚀刻位在介于各电镀铜之间呈外露的薄铜，而使各电镀铜与电镀锡相互隔开；
于底面覆盖第三干膜、去除上表面电镀锡以及去除第三干膜；
对基材中央及需形成贯通的部位进行激光钻孔，以分别形成基材中央的激光孔及外围的激光穿孔；
覆盖遮罩，且使基材中央的电镀铜近端缘呈外露；
溅镀金属，而使对应于该电镀铜的外露部位形成溅镀凸点；及
去除遮罩以及在对应于溅镀凸点结合芯片。
8．根据权利要求7所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该电镀铜为一较高厚度的型态。
9．根据权利要求7所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该各溅镀凸点是以单点焊接方式与芯片结合。
10．根据权利要求7所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该电解电镀接点是以镍或铜材料构成。
11．根据权利要求7所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该溅镀凸点是以铝材料构成。
12．根据权利要求7所述的卷带自动焊接球阵式集成电路封装方法，其特征在于：该遮罩为一硬质遮罩。
CN97117544A 1997-08-28 1997-08-28 卷带自动焊接球阵式集成电路封装方法 Expired - Fee Related CN1050930C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN97117544A CN1050930C (zh) 1997-08-28 1997-08-28 卷带自动焊接球阵式集成电路封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN97117544A CN1050930C (zh) 1997-08-28 1997-08-28 卷带自动焊接球阵式集成电路封装方法

Publications (2)

Publication Number Publication Date
CN1210367A true CN1210367A (zh) 1999-03-10
CN1050930C CN1050930C (zh) 2000-03-29

Family

ID=5174490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97117544A Expired - Fee Related CN1050930C (zh) 1997-08-28 1997-08-28 卷带自动焊接球阵式集成电路封装方法

Country Status (1)

Country Link
CN (1) CN1050930C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102548243A (zh) * 2010-12-08 2012-07-04 北大方正集团有限公司 制作电路板凸点的方法、系统及电路板

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100722645B1 (ko) * 2006-01-23 2007-05-28 삼성전기주식회사 반도체 패키지용 인쇄회로기판 및 그 제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661086A (en) * 1995-03-28 1997-08-26 Mitsui High-Tec, Inc. Process for manufacturing a plurality of strip lead frame semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102548243A (zh) * 2010-12-08 2012-07-04 北大方正集团有限公司 制作电路板凸点的方法、系统及电路板
CN102548243B (zh) * 2010-12-08 2015-12-16 北大方正集团有限公司 制作电路板凸点的方法、系统及电路板

Also Published As

Publication number Publication date
CN1050930C (zh) 2000-03-29

Similar Documents

Publication Publication Date Title
US6753208B1 (en) Wafer scale method of packaging integrated circuit die
TW419761B (en) Chip size package and method of fabricating the same
EP1111662B1 (en) Method for aligning semiconductor die to interconnect metal on flex substrate
US6740980B2 (en) Semiconductor device
KR940001149B1 (ko) 반도체 장치의 칩 본딩 방법
US5611140A (en) Method of forming electrically conductive polymer interconnects on electrical substrates
US7205181B1 (en) Method of forming hermetic wafer scale integrated circuit structure
US20020119596A1 (en) Semiconductor device including edge bond pads and methods
CN105448752A (zh) 埋入硅基板扇出型封装方法
US6465898B1 (en) Bonding alignment mark for bonds over active circuits
CN1059982C (zh) 制造集成电路封装电路板的方法
US4585157A (en) Tape bonding of two integrated circuits into one tape frame
US5946597A (en) Semiconductor chip mounting method
US6596611B2 (en) Method for forming wafer level package having serpentine-shaped electrode along scribe line and package formed
US6555469B1 (en) Chip scale packages
CN1050930C (zh) 卷带自动焊接球阵式集成电路封装方法
KR100431307B1 (ko) 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법
CN1072397C (zh) 卷带自动焊接球阵式集成电路封装方法
CN1068710C (zh) 卷带自动焊接球阵式集成电路封装方法
US20030164303A1 (en) Method of metal electro-plating for IC package substrate
JP2024500580A (ja) チップパッケージング構造およびチップパッケージング方法
CN100580894C (zh) 形成有预焊锡材料的半导体封装基板制法
JPS63204620A (ja) ハイブリッド厚膜回路におけるボンデイングワイヤとコンタクト領域との間の接続形成方法
CN100452329C (zh) 可供形成预焊锡材料的半导体封装基板及其制法
CN1333450C (zh) 嵌入式芯片的电性连接端结构及其制法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee