CN1208192A - 差错定位多项式高速计算电路 - Google Patents

Abstract

一种高速计算差错定位多项式的电路,其中利用串行结构的Berlekamp－Massey迭代算法计算差错定位多项式,这便简化了运算并提高了速度。

Description

差错定位多项式高速计算电路

本发明涉及在纠错系统中采用Reed-Solomon码计算差错定位多项式的电路，更具体涉及采用Berlekamp-Massey迭代算法快速计算差错定位多项式的电路。

在数字通信和存储系统中，广泛采用了控制差错的Reed-Solomon码(以下简称为RS码)。若数据以RS码编码，在数据传输及再现过程中常会产生差错。由于该差错会导致接收到不正确的数据，因此编成RS码的数据需要利用RS解码来纠错。在这种RS解码处理中，需要计算其根是差错位置的差错定位多项式。这种差错定位多项式的计算实例可参见R.E.Blahut的论文“差错控制码的理论与应用”(“Theory and Practice of Error Control Code”，Addison-Wesley,1983)、以及J.L.Massey的“移位寄存器合成及BCH解码”(“Shift Register Synthesis and BCH Decoding”,IEEE Transaction onInformation Theory,Vol.IT-15,pp122-127,Jan.,1969)。作为一种使用Berlekamp-Massey算法(BMA)来计算差错位置的电路，Massey于1965年发表了一种用线性反馈移位寄存器(LFSR)的算例。由校正子和差错定位多项式计算偏差。如果偏差为0，就采用前面的差错定位多项式。如果偏差不为0，就再次计算差错定位多项式。为了再次计算差错定位多项式，要给出校正多项式。就是就，由校正多项式和偏差来计算新的差错定位多项式。但是，因为这样的电路为并行结构，需要许多乘法器来计算差错定位多项式，而使电路的规模增大。而且，由于偏差计算电路和采用该偏差的差错定位多项式计算电路中有大量延迟时间，因此，在追求高速操作的数字通信系统中，或在具有高存储能力且需要高速存取的存储系统中，很难采用现有的这种电路。

本发明的目的就是提供一种电路规模小并能迅速计算差错定位多项式的差错定位多项式计算电路。

为实现上述及其它目的，使用串行结构的Berlekamp-Massey迭代算法来计算差错定位多项式，这样可简化运算并获得高运算速度。

通过下面的结合附图的详细描述，本发明的上述目的、特征及优点将变得更明显。

图1是本发明优选实施例的RS码纠错系统的方框图；

图2是图1中差错定位多项式计算器的详细方框图。

在下面的描述中，对可能使该发明主题内容模糊不清的众所周知的功能及结构不做详细描述。下面的术语是根据该发明中的功能定义的，且可根据用户或芯片设计者的意图或习惯而改变。因此，它们的定义应基于本说明书的整体内容。

参考图1，校正子计算器101由接收到的码字计算校正子。差错定位多项式计算器103再由校正子计算器101算出的校正子计算差错定位多项式。差错位置检索及差错值计算器105从差错定位多项式计算器103算出的差错定位多项式中检索出差错位置，并计算该检索差错位置的差错值。差错校正器107通过将差错位置检索及差错值计算器105检索出的差错位置符号与差错值相加来纠正差错。计算控制器108通过由校正子计算器101产生的信号来产生控制信号，以使差错定位多项式计算器103能计算出差错定位多项式。

图2是图1中差错定位多项式计算器的详细框图。第一移位寄存器201存储校正多项式B(x)，第二移位寄存器203存储差错定位多项式∧(x)，第三移位寄存器205存储校正子多项式S(x)。第四多工器206根据计算控制器108的校正子选择端317发出的信号，从第三移位寄存器205所产生的校正子符号中选择一个校正子符号。延迟器217将第一移位寄存器201的校正多项式延迟一符号字节。第一运算单元215对以下信号进行运算：第二移位寄存器203的差错定位多项式的符号、第四多工器206的校正子多项式的符号以及有限域GF(2^m)中的下一个偏差。根据计算控制器108的中间值存储选择端313的信号，第二多工器209选择第一运算单元215的输出或第四多工器206的输出。

下一个偏差存储单元221存储一中间值，以便计算第二多工器209输出中的下一个偏差。根据计算控制器108的当前偏差输入选择端315的信号，第三多工器211选择第一运算单元215的输出或校正子系数端S0的信号。当前偏差存储单元223根据第三多工器211的输出存储当前偏差。系数信号存储单元227存储由第二移位寄存器203输出的系数信号。第二运算单元213在有限域GF(2^m)执行下列运算：将第一移位寄存器201的输出与当前偏差存储单元223的输出相乘，再将此乘积与第二移位寄存器203的输出相加。第三运算单元219在有限域GF(2^m)执行以下运算：用当前偏差存储单元223的输出去除系数信号存储单元227的输出。根据计算控制器108的条件选择端311的信号，第一多工器207选择第三运算单元219的输出或延迟器217的输出，并将所选信号传送给第一移位寄存器201。

在表示RS码的RS(N,K,d)中，N是码字长度，K是数据字长，d是最小汉明距离。RS码的特征之一就是d=N-K+1，N-K表示奇偶校验位数，假定N-K是R，则R=d-1。如果能被RS码纠正的符号数为t，则t=(d-1)/2。

校正RS码的过程如下：校正子计算器101从收到的码字算出校正子，差错定位多项式计算器103由校正子算出差错定位多项式，差错位置检索及差错值计算器105从差错定位多项式检索到差错位置，并计算出该检索差错位置的差错值。差错校正器107通过在差错值上加上差错位置符号来纠正差错，这样就产生了被纠正的码字。

假定校正子多项式为S(x)=S_d-1x^d-2+S_d-2x^d-3+…+S₀，差错定位多项式由下式表示： $\mathrm{\Λ}\left(x\right)=\underset{i=0}{\overset{v}{\mathrm{\Π}}}(1+X_{i}x)={\mathrm{\Λ}}_v{x}^v+{\mathrm{\Λ}}_{v-1}{x}^{v-1}+\…+{\mathrm{\Λ}}_0$ (这里∧₀=1且差错定位多项式的最高次数≤t)，且假定∧(x)=1,B(x)=1,γ=0，则计算差错定位多项式的Berlekamp-Massey算法按以下步骤执行。

(a)由下面的等式(1)从校正子算出偏差Δ_γ； ${\mathrm{\Δ}}_{\mathrm{\γ}}=S_{\mathrm{\γ}}+\underset{j=1}{\overset{t}{\mathrm{\Σ}}}{\∫}_{j=1}^{\mathrm{\γ}}{S}_{\mathrm{\γ}-j}(=\underset{\mathrm{\γ}=1}{\overset{t}{\mathrm{\Σ}}}{\mathrm{\Λ}}_j{S}_{\mathrm{\γ}-j})\…\…\left(1\right)$

(b)计算下式表示的差错定位多项式；

∧(γ+1)(x)=∧^(γ)(x)+Δ_γxB^(γ)(x)    ……(2)

(c)如果Δ_γ≠0且B(x)的次数≥∧(x)的次数，则校正多项式B(x)=Δ_γ ^-1∧(x)，并且直接到步骤(e)；

(d)如果Δ_γ=0或B(x)的次数≤∧(x)的次数，则B(x)=xB(x)；

(e)将γ加1(即，γ=γ+1)，若γ=d-1，则结束算法；否则，回到步骤(a)。

参考上述Berlekamp-Massey算法(BMA)和图2，将给出更详细的说明。

第一、第二和第三移位寄存器201、203和205分别存储校正多项式B(x)、差错定位多项式∧(x)和校正子多项式S(x)。延迟器217、下一个偏差存储单元221和当前偏差存储单元223由存储符号(通常为字节)的触发器组成。延迟器217将第一移位寄存器201的输出进行延迟。下一个偏差存储单元221和当前偏差存储单元223分别存储下一个和当前的偏差。

第一、第二和第三运算单元215、213和219是在有限域GF(2^m)中进行运算的单元。形式相同的第一和第二运算单元215和213分别将通过其乘法器M2和M3的两值相乘，再在其加法器A2和A1中将乘积与另一值相加。由倒数单元N1和乘法器M1组成的第三运算单元211，通过将接收值的倒数与另一数值相乘来完成除法的功能。校正子多项式S(x)提供给第三移位寄存器205，差错定位多项式∧(x)提供给第二移位寄存器203。第三运算单元219的输出信号411，是将系数信号存储单元227的系数信号除以当前偏差存储单元223的当前偏差而得到的。第二运算单元213的输出信号414，是将当前偏差存储单元223的当前偏差乘以第一移位寄存器201产生的系数信号413，再将乘积与第二移位寄存器203产生的信号417相加而得到的。

第一多工器207根据计算控制器108的条件选择端311的信号选择输入。就是说，如果满足上面BMA的步骤(c)的条件，第一多工器207就选择第三运算单元211的输出信号411，否则，它就选择延迟器217的输出信号。根据计算控制器108的中间值存储选择端313的信号，第二多工器209选择下一个偏差存储单元221的输入，用于存储中间值以便计算用于下次计算的偏差。在子迭代周期开始，第二多工器209选择第四多工器206的输出，否则，它选择第一运算单元215的输出。根据当前偏差输入选择端315的信号，第三多工器211选择当前偏差存储单元223的输入。在迭代周期开始，第三多工器211选择校正子系数端S(0)的信号，此后，它总是选择第一运算单元215的输出。根据计算控制电路108的校正子选择端317的信号，第四多工器206选择要顺序地输入第一运算单元215的校正子信号以便计算出偏差。每逢主迭代周期选择校正子选择端317的信号，而在子迭代周期中固定该信号。在第一个子迭代周期，第四多工器206选择校正子S(1)和S(0)，在第二个次循环周期，它选择校正子S(2),S(1)和S(0)。

在本发明的差错定位多项式计算器中，初始化延迟器217的输出为0，第一移位寄存器201的输出为1，第二移位寄存器203输出为1。以2t为周期(主迭代周期)进行迭代计算，每个主迭代周期以t为周期(子迭代周期)进行迭代。在子迭代周期的开始，延迟器217的输出总是0，系数信号存储单元227的输出为1，当前偏差存储单元存有第一运算单元215的输出。

由于t=2，假定有4个校正子S(3),S(2),S(1)和S(0)，用于计算可纠正最大两个差错的RS代码的差错定位多项式。在主迭代周期的开始，第三移位寄存器416的4位(3∶0)输出是S(1),S(2),S(3)和S(0)；第一移位寄存器201的2位(1∶0)输出为(0,1)；延迟器217的输出是0；第二移位寄存器203的3位(3∶0)输出是(0,0,1)；当前偏差存储单元223的输出是S(0)；第四多工器206的输出是S(1)。若当前偏差S(0)是0，第一移位寄存器201就从延迟器217得到它的值。在子周期以后，在第二运算单元213的乘法器M3中第一移位寄存器201的输出与x相乘得到值被赋给第一移位寄存器201。第二移位寄存器203保持其自身值。第三移位寄存器205的输出为S(3),S(0),S(1)和S(2)。

若当前偏差S(0)不为0，则第二移位寄存器的值除以该偏差得到值被赋给第一移位寄存器201。将该偏差与第一移位寄存器201的值相乘再将乘积加到原值上所得到的值被赋给第二移位寄存器203。这具有将x与第二移位寄存器203的值相乘之功效。第三移位寄存器205也有以上结果。下一次计算只在计算偏差的过程中有所不同。根据上述BMA的步骤(c)或(d)的条件，利用计算控制器108的条件选择端311的信号，第一多工器207选择一相应信号。如上所述计算第一和第二移位寄存器201和203的值。

在第二个主周期，第四多工器206选择校正子S(2)。由校正子S(2)与第二移位寄存器203的新系数相乘再将乘积与下一个偏差相加来计算下一次计算所用的偏差。在这一周期的开始阶段，当前偏差存储单元223锁存在第一主周期算出的偏差C(0)S(1)+C(1)S(0)，以便用于计算新的差错定位多项式。在第二主周期中计算出的下一个偏差为C(0)S(2)+C(1)S(1)+C(2)S(0)。在第三主周期中计算出的下一个偏差为C(0)S(3)+C(1)S(2)+C(2)S(1)，当前偏差是在第二主周期中计算出的偏差。由于第四主周期是最后的循环处理，则没必要考虑下一个偏差，并且当前偏差就是在第三主周期中算出的偏差。在8个(=4×2)时钟(4个主周期和2个子周期)后，就可计算出差错定位多项式了。

在图2中，虽然开始是并行输入和并行输出校正子多项式的，但只要时序允许，也可以串行输入和输出。

如前所述，本发明的偏差计算和采用偏差计算差错定位多项式的电路的电路规模小，且工作时钟快(需要2t²个时钟)。

因为本发明是参照其优选实施例来描述的，但本领域普通技术人员将理解，在不脱离所附权利要求书所规定的本发明实质与范围的情况下，可对本发明实施例进行各种形式和细节上的改变。

Claims (7)

1．一种纠错系统，包括：

校正子计算器，用于由接收到的码字计算校正子；

差错定位多项式计算器，用于从所述校正子计算器算出的校正子计算差错定位多项式；

差错位置检索及差错值计算器，用于从所述差错定位多项式计算器算出的差错定位多项式中检索差错位置，并计算检索出的差错位置的差错值；

差错校正器，用于通过将所述差错位置检索和差错值计算器检索出的所述差错位置的符号加到差错值上来纠正差错；

计算控制器，用于由所述校正子计算器产生的信号产生控制信号，以使所述差错定位多项式计算器能算出所述差错定位多项式。

2．如权利要求1所述的纠错系统，其中，所述的差错定位多项式计算器包括：

校正多项式存储单元，用于存储校正多项式；

差错位置存储单元，用于存储差错定位多项式；

校正子多项式存储单元，用于存储校正子多项式；

校正子选择器，用于根据所述计算控制器的校正子选择端选择端的信号，选择由所述校正子多项式存储单元产生的一个校正子符号；

延迟器，用于将所述校正多项式存储单元的校正多项式延迟一符号字节；

第一运算单元，用于在有限域GF(2^m)中对所述差错位置存储单元的差错定位多项式的符号、所述校正子选择器的校正子多项式的符号、以及下一个偏差进行运算；

中间值存储选择器，用于根据所述计算控制器的中间值存储选择端的信号，选择所述第一运算单元的输出或校正子选择器输出；

下一个偏差存储单元，用于存储中间值以便从所述中间值存储选择器的输出计算下一个偏差；

当前偏差输入选择器，用于根据所述计算控制器的当前偏差输入选择端的信号，选择所述第一运算单元的输出或校正子系数端的信号；

当前偏差存储单元，用于根据所述当前偏差输入选择器的输出，存储当前偏差；

系数信号存储单元，用于存储从所述差错位置存储单元输出的系数信号；

第二运算单元，用于在有限域GF(2^m)中执行以下运算，即将所述校正多项式存储单元的输出乘以所述当前偏差存储单元的输出，再将乘积与所述差错位置存储单元的输出相加；

第三运算单元，用于在有限域GF(2^m)中执行以下运算，即将所述系数信号存储单元的输出除以所述当前偏差存储单元的输出；以及

条件选择器，用于根据所述计算控制器的条件选择端的信号，选择所述第三运算单元的输出或所述延迟器的输出，并且将所选信号送入所述校正多项式存储单元中。

3．如权利要求2所述的纠错系统，其中，所述的校正多项式、差错位置和校正子多项式存储单元包含移位寄存器。

4．如权利要求2所述的纠错系统，其中，所述的延迟器、系数信号存储单元、下一个偏差存储单元和当前偏差存储单元包含触发器。

5，如权利要求2所述的纠错系统，其中，所述的校正子选择器、中间值存储选择器、当前偏差输入选择器和条件选择器包含多工器。

6．如权利要求2所述的纠错系统，其中，所述的第一和第二运算单元均包含乘法器和加法器。

7．一种在一纠错系统中计算差错定位多项式的电路，该纠错系统包括：校正子计算器，用于从所接收的码字计算一校正子；差错位置检索及差错值计算器，用于从差错定位多项式中检索差错位置，并计算检索出的差错位置的差错值；差错校正器，用于通过将所述差错位置检索和差错值计算器检索到的差错位置的符号与差错值相加来校正差错；所述差错定位多项式计算电路包含：

校正多项式存储单元，用于存储校正多项式；

差错位置存储单元，用于存储差错定位多项式；

校正子多项式存储单元，用于存储校正子多项式；

第四选择器，用于根据校正子选择端的信号，选择所述校正子多项式存储单元产生的校正子符号之一；

延迟器，用于将所述校正多项式存储单元的校正多项式延迟一符号字节；

第一运算单元，用于在有限域GF(2^m)中对所述差错位置存储单元的差错定位多项式的符号、所述第四选择器的校正子多项式的符号、以及下一个偏差进行运算；

第二选择器，用于根据中间值存储选择端的信号，选择所述第一运算单元的输出或所述第四选择器的输出；

下一个偏差存储单元，用于存储中间值，以便从所述第二选择器的输出中计算下一个偏差；

第三选择器，用于根据当前偏差输入选择端的信号，选择所述第一运算单元的输出或校正子系数端的信号；

当前偏差存储单元，用于根据所述第三选择器的输出，存储当前偏差；

系数信号存储单元，用于存储所述差错位置存储单元输出的系数信号；

第二运算单元，用于在有限域GF(2^m)中执行以下运算，即将所述校正多项式存储单元的输出与所述当前偏差存储单元的输出相乘，并将乘积与所述差错位置存储单元的输出相加；

第三运算单元，用于在有限域GF(2^m)中执行以下运算，即将所述系数信号存储单元的输出除以所述当前偏差存储单元的输出；以及

第一选择器，用于根据条件选择端的信号，选择所述第三运算单元的输出或所述延迟器的输出，并将所选信号送入所述校正多项式存储单元中。

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