CN1201264A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1201264A
CN1201264A CN98102022A CN98102022A CN1201264A CN 1201264 A CN1201264 A CN 1201264A CN 98102022 A CN98102022 A CN 98102022A CN 98102022 A CN98102022 A CN 98102022A CN 1201264 A CN1201264 A CN 1201264A
Authority
CN
China
Prior art keywords
film
oxide film
diamond
silicon oxide
carbon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN98102022A
Other languages
English (en)
Inventor
松原义久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1201264A publication Critical patent/CN1201264A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种半导体器件包括设置在硅衬底上的一对扩散区。其中该扩散区用作为源和漏区。另外,在硅衬底上的扩散层或区之间形成栅极氧化膜。而且,在栅极氧化膜上设置栅极。此外,在硅衬底上形成金刚石类碳层以覆盖至少栅极氧化膜。通过这种结构,金刚石类碳层能防止水扩散进入栅极氧化膜。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件及其制造方法，特别涉及形成MOSFET的层间绝缘膜的方法。
当给MOSFET加上偏置电压时，阈值电压、互感和导通电流经常随时间变化。这种现象一般称之为热载流子效应，它将导致器件的可靠性降低。
近来，当器件的栅极长度小于1μm时，热载流子效应经常非常显著。这种热载流子效应成为使MOSFET小型化的最重要的限制因素。特别是，上述热载流子效应经常使栅极氧化膜被破坏。近来栅极氧化膜破坏的现象成为使晶体管小型化的最大问题，以下将称其为热载流子退化。
热载流子效应主要是由Si-H组合物引起的，它是造成热载流子退化的原因。具体地说，是水(H2O)扩散进入栅极氧化膜，从而增加了Si-H组合物。这个事实已经在关于半导体集成电路技术(由于氮化膜钝化作用而用于热载流子退化的增加效应的水扩散模型P135-139)的第48次学术讨论会上描述了。
为避免上述问题，已经提出了关于通过使用氮化硅(SiN)膜用于防止水进入LSI的方法的建议。在这种情况下，氮化硅膜作为寄生型LSI的保护膜具有非常小的抗水扩散系数。
半导体器件一般在硅衬底上具有用于器件绝缘的硅氧化物膜和扩散层或区，以下将称其为第一常规参考技术。另外，栅极氧化膜是淀积在硅衬底上的扩散层之间，而且，栅极设置在栅极氧化膜上。并且间隔层氧化膜设置在栅极的两侧面上。
在这种情况下，金属硅化物层分别形成在扩散层的表面上和栅极上，而每层金属硅化物层都具有很高的熔点。最近，金属硅化物层经常是半导体器件小型化必不可少的。而且，淀积硅氧化物膜用以覆盖硅氧化物膜，扩散层和栅极，从而作为层间绝缘膜。
而且，在硅氧化物膜中形成金属接点，以便达到硅化物层。另外，在金属接点的上表面上形成布线图形。此条件下，硅化物层经过金属接点与布线图形电气连接。最后，器件的整个表面用作为钝化膜的氮化硅膜覆盖。
当利用等离子体VCD法淀积氮化硅膜时，在许多种情况下氮化硅膜具有相对小的透水性。但是，关于热载流子退化的问题在第一常规参考技术中还不能解决。即，当在含有氨和硅烷的等离子体气氛中形成氮化硅膜时会产生活性的氢基。已经知道，氢基扩散进入栅极氧化膜会增加引起退化的Si-H组合物。
另一方面，当利用SDG(绕玻璃自旋)膜形成例如硅氧化物膜的层间绝缘膜时，通常层间绝缘膜含有少量水。但是，SiN膜几乎不透水，因为氮化硅膜具有相对小的透水性，如上所述。因而，层间绝缘膜中的水在最后热处理过程中以气泡形式大部分向栅极氧化膜方向扩散。
这样，当水扩散进入栅极氧化膜和间隔层氧化膜时，在氧化膜形成由水产生的电子陷阱(即：水相关阱)。结果，抗热载流子大大降低了。这个事实也已经在关于半导体集成电路技术(由于氮化膜钝化作用而用于增加热载流子退化效应的水扩散模型，P135-139)的上述第48次学术讨论会上描述了。
为避免这个问题，已经提出了关于半导体器件的另一建议。在半导体器件中，氮化硅膜位于硅氧化物膜(即层间绝缘膜)的下方。这里，上面的半导体器件以下将称为常规第二参考技术。
采用这种结构时，当利用热分解CVD法形成氮化硅膜时抑制了水的扩散，因为在形成氮化硅膜过程中避免了活性氢基的产生。
但是，含有氨和硅烷的热分解所需要的热处理温度比等离子体法的淀积温度高。因此，硅化物层的耐热性成了问题。即，必须通过防止掺杂在扩散层中的杂质的扩散来抑制短沟通效应，以达到高度集成。
当扩散层的连接表面与硅化物层接触时，由晶体缺陷引起的漏电流增加，结果，晶体管的开关操作不可能执行。因此，根据扩散层的薄层连接，上述硅化物层必须是很薄的。
但是，在是晶体管小型化需要的薄膜硅化物的情况下，当氮化硅膜的淀积温度超过硅化物的耐热性时，使硅化物层堆集而形成不连续膜。结果，产生不连接，层电阻大大增加了。
因此，本发明的一个目的是提供高度集成并能有效减少热载流子退化的半导体器件，这种半导体器件即使在薄膜硅化物层设置于扩散层和栅极的表面上时也能保持低电阻。
本发明的另一目的是提供具有高可靠性并能抵抗来自硅氧化物膜的应力的半导体器件。
在根据本发明的半导体器件中，在硅衬底中设置一对扩散层。这里，扩散层的作用是作为源和漏区。另外，在硅衬底上的扩散层之间形成栅极氧化膜。而且，在栅极氧化层上设置栅极。另外，在硅衬底上形成金刚石类碳层，以便至少覆盖栅极氧化膜。用这种结构，金刚石类碳层防止了水扩散进入栅极氧化膜。
根据本发明，形成不透水的金刚石类碳层，以便与扩散层和表面上具有硅化物层的栅极接触。因而，在栅极氧化膜或间隔层膜中所形成的Si-H组合物没有增加。另外，能够防止在后来的热处理中水从层间绝缘膜扩散进入栅极氧化膜或间隔层膜。结果，有效地防止了热载流子退化。
具体地说，热载流子退化能够用保持半导体器件中的低电阻而有效地减少，这种半导体器件具有厚度等于或小于10nm的栅极氧化膜并用在具有等于或小于1μm的栅极长度的精细MOSFET中。另外，即使在扩散层和栅极上形成薄膜硅化物层也能得到具有高可靠性的半导体器件。
此外，该半导体器件能够抵抗来自硅氧化物膜的应力，以实现高可靠性。
图1是表示第一常规参考技术的截面图；
图2是表示第二常规参考技术的截面图；
图3是表示关于热载流子退化现象的模型表格；
图4是表示根据本发明第一实施例的半导体器件的截面图；
图5A到5C是表示制造根据第一实施例的半导体器件的步骤的截面图；
图6A和6B是表示制造根据第一实施例的半导体器件的剩余步骤的截面图；
图7是表示根据本发明第二实施例的半导体器件的截面图；
图8是表示热载流子寿命的测量结果的曲线；
图9是表示硅化物层的测量结果的曲线。
参照图1和2，为了更好地理解本发明，首先描述常规半导体器件。该半导体器件等效于在所述前文中提供的常规半导体器件。
如图1所示，在第一常规参考技术中，用于器件绝缘的硅氧化物膜102被形成在硅衬底101上。而且，扩散层或区106形成在硅衬底101中的硅氧化物膜102之间。扩散层106分别作为源和漏区。而且，栅极氧化膜103淀积在硅衬底101上的扩散层106之间。在栅极氧化膜103上形成栅极104。另外，在栅极104的侧面上设置间隔层氧化膜105。
此种情况下，金属硅化物层108分别形成在扩散层106的表面上和栅极104上，而每层金属硅化物层都具有高熔点。近来，上述金属硅化物层108经常是半导体小型化必不可少的。
另外，在硅衬底101上淀积硅氧化物膜109，以便覆盖硅氧化物膜102、扩散层106和栅极103。这里，应该注意硅氧化物膜109一般作为层间绝缘膜。
采用这种结构时，在硅氧化物膜109中形成金属接点110，以便达到硅化物层108。另外在金属接点110的上表面形成布线图形。这种条件下，硅化物层108经过金属接点110与布线图形111电气连接。最后，硅器件的整个表面用氮化硅膜112(以下可称为SiN膜)覆盖。这里氮化硅膜一般是作为钝化膜。
当利用等离子CVD法淀积氮化硅膜(SiN)112时，得到的SiN膜112经常具有相对小的透水性。这种情况下，当在含有氨和硅烷的等离子气氛中形成SiN膜112时会产生活性氢基。此时，氢基扩散进入栅极氧化膜103。因而，Si-H组合物在栅极氧化膜103中增加，从而引起热载流子退化。
因此，通过第一常规参考技术并不能解决关于热载流子退化的问题。
另外，当例如图1所示的硅氧化物膜109的层间绝缘膜用SDG(即自旋玻璃)膜代替时，层间绝缘膜一般含有少量水。但是，SiN膜几乎是不透水的，如前所述。因此，层间绝缘膜中的水大部分在最后热处理过程中以气泡形式向栅极氧化膜103的方向扩散，如图3所示。
更具体地说，当SiN膜112置于硅衬底101之上时，水(用黑圆点表示)向器件区域的方向扩散，而没有向SiN层112方向扩散，如图3中右侧所示。相反，当没有SiN层112置于硅衬底101之上时，水(用黑圆点表示)几乎不会向器件区域的方向扩散，而是大部分向SiN层112方向扩散出来，如图3中左侧所示。
这样，当水扩散进入栅极氧化膜103和间隔层氧化膜105时，在栅极氧化膜103和间隔层氧化膜105中形成由水引起的电子陷阱(即水相关阱)。结果，抗热载流子性大大减小了。
参照图2，为避免上述问题，下面将说明关于就第二常规参考技术的半导体器件。这里，除了在硅氧化物膜109下面形成氮化硅膜之外，第二常规参考与第一常规参考技术相同。
具体说来，如图2所示，在第二常规参考技术中，用于器件绝缘的硅氧化物膜102形成硅衬底101。而且，在硅衬底101中的硅氧化物膜102之间形成扩散层106。扩散层106分别作为源和漏区。并且，在硅衬底101上的扩散层106之间淀积栅极氧化膜103。栅极104置于栅极氧化膜103上。另外，间隔层氧化膜105置于栅极104的侧面上。
这种情况下，在扩散层106的表面上和栅极104上分别形成金属硅化物层108，每层金属硅化物层都具有高熔点。
另外，在硅衬底101上淀积氧化硅膜(SiN膜)112，从而覆盖硅氧化物膜102，扩散层106和栅极103。而且在氮化硅膜112上淀积硅氧化物膜109。
采用这种结构时，在硅氧化物膜109和氮化硅膜112中形成金属接点110，以达到硅化物层108。此外，在金属接点110的表面上形成布线图形111。这种条件下，硅化物层108经过金属接点110与布线图形111电气连接。
此时，当用热分解CVD法形成氮化硅膜112时，因为在形成氮化硅膜(SiN膜)112过程中避免了活性氢基的产生，因此抑制了水的扩散。
但是，用于含有氨和硅烷的热分解需要的热处理温度地等离子体法的淀积温度。因而，硅化物层108的耐热性成了问题。也就是说，必须通过防止掺杂在扩散层106中的杂质的扩散来抑制短沟道效应，以实现MOSFET的高度集成。
当扩散层106的连接表面与硅氧化物膜108接触时，由晶体缺陷产生的漏电流增加，结果，晶体管的开关操作不可能执行。所以，根据扩散层106的窄连接，上面的硅化物层108必须很薄。
但是，在硅化物层108薄的情况下，当氮化硅膜112的淀积温度超过硅氧化物膜108的耐热性时，硅化物层108会堆集而形成不连续膜。结果，产生不连接，层电阻增加。
考虑到上述问题，本发明提供一种高度集成的半导体器件，即使在薄膜硅化物层置于扩散层和栅极表面上时，也能通过保持低电阻而有效地减少热载流子退化。
(第一实施例)
参照图4，将说明根据本发明第一实施例的半导体器件。
如图4所示，用于器件隔离的硅氧化物膜102形成在硅衬底101上。另外，在硅衬底101中的硅氧化物膜102之间形成扩散层或区106。扩散层106分别作为源和漏区。而且，在硅衬底101上在扩散层106之间淀积栅极氧化膜103。栅极104置于栅极氧化膜103上。另外在栅极104的侧面形成间隔层氧化膜105。
此时，在扩散层106的表面上和栅极104上分别形成金属硅化物层108，每层金属硅化物层都具有高熔点。最近，上面的金属硅化物层108经常是半导体器件小型化必不可少的，如前面所述。
此外，在硅衬底101上淀积金刚石类碳膜113，以覆盖硅氧化物膜102、扩散层106和栅极103。这里，金刚石类碳膜113的作用是防止水扩散进入栅极氧化膜103。而且，在金刚石类碳膜113上淀积硅氧化物膜109。这种情况下，金刚石类碳膜113和硅氧化物膜109分别作为层间绝缘膜。
采用这种结构时，在硅氧化物膜109和金刚石类碳膜113中形成金属接点110，以达到硅化物层108。此外，在金属接点110的上表面形成布线图形。此条件下，硅化物层108经过金属接点110与布线图形111电气连接。
接下来，参照图5A到5C和图6A和图6B，说明图4中所示半导体器件的制造方法。
如图5A所示，用已知的LOCCOS法在硅衬底101上的预选区域形成用于器件隔离的硅氧化物膜102。然后，掺杂杂质离子以形成沟道阻挡层(未示出)。接着，用热氧化法淀积栅极氧化膜103。
然后，用CVD法(化学汽相淀积)在整个表面上淀积膜厚约为150nm的多晶硅膜。接着，将磷等杂质掺杂进多晶硅中。然后用平板印刷术和干法刻蚀工艺把多晶硅构图成预选形状，以形成栅极104。再用CVD法在整个表面上淀积硅氧化物膜。然后再用非均匀干法刻蚀工艺在栅极104的两侧表面去掉硅氧化物膜，以形成间隔层氧化膜105。
接下来，在砷和硼等杂质掺杂进硅衬底101中之后，在800℃到1000℃之间的温度下进行热处理，以形成扩散层106，如图5A所示。这里，应该注意，当MOSFET是N-沟道型时，每层扩散层106含有砷，而当MOSFET是P-沟道型时，每层扩散层106含有硼。此时，扩散层作为晶体管的源和漏区。
然后，用金属溅射法在整个表面上淀积厚度为50nm的钛膜107，如图5B所示。在具有常压的氮气氛中，在600℃和650℃之间的温度下，进行热处理30到60秒。上述热处理一般使用灯退火装置。通过上面热处理后，在栅极104的暴露表面和扩散层106的表面上钛膜成为硅化物层。因而，形成具有约60μΩ电阻率的极好晶体结构的C49结构的硅化物层，而外表面侧的钛膜变为氮化钛。
再在含有氨溶液、纯水和过氧化氢水的混合液体中处理衬底101，以去掉氮化钛层。这样，在栅极104和扩散层106的表面上以自对准方式形成C49结构的硅化物层108。
而且，在常压的氮气氛中，在大约85℃的温度下，用上述的灯退火装置进行第二次热处理60秒。通过此处理，上述C49结构的硅化物层变为具有约20μΩ·cm的低电阻率的晶体结构的C54结构的硅化物层108。这样就完成了图5C中所示的结构。
然后，使用C4F8气体，在大约100℃衬底温度下，给衬底101加上50W的偏置，使源气体中的氟分解，用等离子体CVD法淀积不透水的金刚石类碳层113，如图6A所示。此时，淀积速度约等于200nm/min。这里，氟碳基气体都可以代替C4F8气体作为源气体。或者，源气体可以用甲烷等气体混合。
接着，淀积膜厚为1μm的硅氧化物膜109，如图6A所示。再在硅氧化物膜109和金刚石类碳层113中用干法刻蚀方法形成接触孔，以达到扩散层106的表面上的硅化物层108。
再用汽相淀积法或溅射法在上面的接触孔中形成金属接点110，如图6B所示。然后用已知的抗蚀剂-构图工艺和已知的刻蚀工艺形成布线层111。
这样，就完成了根据本发明的半导体器件，如图6B所示。
这种情况下，测量具有上述结构的MOSFET的热载流子寿命。测量的结果如图8所示。这种情况下，在其它实例和相比的例子中，该热载流子寿命最长，如图8所示。
另外，对于硅化物线宽在0.1μm和0.4μm之间时，测量硅化物层108的电阻。测量结果如图9所示。图9中，第一实施例的硅化物层电阻在硅化物线宽小于0.2μm时明显低于第二对比例子的电阻。(第二实施例)
在第一实施例中，金刚石类碳层113是直接形成在硅化物层108、扩散层106、栅极104和硅氧化物膜102上的。相反，在第二实施例中，金刚石类碳层113置于每层都过量含有硅的硅氧化物膜114之间，如图7所示。这里，过量含有硅的硅氧化物膜114下面将称其为硅过量硅氧化物膜。除了这点外，第二实施例的MOSFET与第一实施例的相同。
下面说明根据第二实施例制成MOSFET的方法。
首先，用图5A到图5C中所示步骤形成硅化物层108，这与第一实施例相同。
其次，在硅衬底101上淀积硅过量硅氧化物膜114，以覆盖硅氧化物膜102、扩散层106、栅极108和间隔层氧化膜105。这里，硅烷的流速比氧的流速快。这种情况下，硅过量硅氧化物膜114具有含与硅和氧之间的比率1∶2相比的较多硅的膜成分。
然后，象在第一实施例中一样，形成金刚石类碳膜113。再在金刚石类碳膜113上淀积，另一层硅过量硅氧化物膜114。这里，硅过量硅氧化物膜114也具有含与硅和氧之间的比率1∶2相比的较多硅的膜成分。
接着，在硅过量硅氧化物膜114上形成硅氧化物膜109。这样，在第二实施例中，就完成了如图7中所示的MOSFET。
根据第二实施例，金刚石类碳膜113是夹在硅过量硅氧化物膜114之间，如图7中所示。因而，与硅氧化物膜109的粘附力大大提高了。即，假定通过在金刚石类碳层113和硅氧膜(SiO2)之间形成的SiC组合物而增强了粘附力。通过增强粘附力，层间绝缘膜能够经受住来自上层的硅氧化物膜109的应力。
此时，分别测量热载流子寿命和硅化物层电阻。测量结果分别如图8和9中所示。虽然第二实施例的热载流子寿命比第一实施例的热载流子寿命短，但是它比后来的比较例子长，如图8中所示。另外，硅化物层电阻在小于0.2μm的硅化物线宽时低于后来的比较例子，如图9所示。(第一比较例子)
第一比较例子对应于图1中的第一常规参考技术。
如图1所示，所形成的半导体器件没有金刚石类碳膜113。在第一比较例子中，形成金属接点110和布线层111之后，在表面上淀积氮化硅(SiN)膜。此时，在第一比较例子中测量热载流子寿命。测量结果如图8中所示。在第一和第二实施例以及第一和第二比较例子中，第一比较例子的热载流子寿命是最短的，如图8所示。(第二比较例子)
第二比较例子对应于图2中的第二常规参考技术。
如图2所示，淀积膜厚为约50nm的氮化硅膜112，以代替图4中所示的金刚石类碳层113。此时，用热CVD法形成氮化硅膜112，在该方法中，使用硅烷气体和氨气在大约700℃的热气氛中进行反应的。在第二比较例子中，用氮化硅膜112覆盖硅化物层108、扩散层106、栅极104和硅氧化物膜102，如图2所示。除了这点外，第二比较例子与第一比较例子相同。这种情况下，在第三比较例子中测量热载流子寿命和硅化物层电阻。
测量结果分别如图8和9所示。第二比较例子的热载流子寿命比第一和第二实施例的短，如图8所示。
此外，在第二比较例子中，当硅化物线宽变得相对小时(特别小于0.2μm)，硅化物电阻显著增加，如图9所示。

Claims (26)

1.一种具有硅衬底的半导体器件，包括：
设置在所述硅衬底中并作为源和漏区的一对扩散区；
形成在所述硅衬底上的所述扩散区之间的栅极氧化膜；
设置在所述栅极氧化膜上的栅极；
形成在所述硅衬底上方以至少覆盖所述栅极氧化膜的金刚石类碳层。
2.如权利要求1的器件，其特征在于所述金刚石类碳层能防止水扩散进入所述栅极氧化膜。
3.如权利要求1的器件，其特征在于所述金刚石类碳层是作为层间绝缘膜。
4.如权利要求1的器件，还包括：
设置在所述硅衬底上以使所述器件与其它器件电绝缘的第一硅氧化物膜；和
形成在所述扩散区和所述栅极的表面上的硅化物层；
所述金刚石类碳层覆盖所述第一硅氧化物膜、所述扩散区、所述栅极和所述硅化物层。
5.如权利要求1的器件，还包括：
形成在所述金刚石类碳层上并含有水的第二硅氧化物膜；
所述金刚石类碳层能防止第二硅氧化物膜中的水扩散进所述栅极氧化膜中。
6.如权利要求5的器件，其特征在于：
所述第二硅氧化物膜是作为层间绝缘膜。
7.如权利要求1的器件，还包括：
形成在所述栅极两表面上的间隔层氧化膜；
所述金刚石类碳层覆盖所述间隔层氧化膜。
8.一种具有硅衬底的半导体器件，包括：
设置在所述硅衬底上以使所述器件与其它器件电绝缘的第一硅氧化物膜；
设置在所述硅衬底中并在所述第一硅氧化物膜之间且作为源和漏区的一对扩散区；
形成在所述扩散层之间且在所述硅衬底之上的栅极氧化膜；
设置在所述栅极氧化膜上的栅极；和
过量含有硅并覆盖所述第一硅氧化物膜、所述扩散区、所述栅极氧化膜和所述栅极的第二硅氧化物膜；
形成在所述第二硅氧化物膜上的金刚石类碳层；和
过量含量硅并形成在所述金刚石类碳层上的第三硅氧化物膜；和
形成在所述第三硅氧化物膜上的第四硅氧化物膜。
9.如权利要求8的器件，其特征在于所述金刚石类碳层能防止水扩散进入所述栅极氧化膜。
10.如权利要求8的器件，还包括：
形成在所述扩散区和所述栅极的表面上的硅化物层。
11.如权利要求8的器件，还包括：
所述第四硅氧化物膜含有水；
所述金刚石类碳层能防止第四硅氧化物膜中的水扩散进入所述栅极氧化膜。
12.如权利要求8的器件，还包括：
设置在所述栅极的两表面上的间隔层氧化膜。
13.一种制造具有硅衬底的半导体器件的方法，包括：
在所述硅衬底中形成一对扩散区；
在所述硅衬底上的所述扩散区之间淀积栅极氧化膜；
在所述栅极氧化膜上形成栅极；和
在所述硅衬底上形成金刚石类碳层以覆盖至少所述栅极氧化膜，
所述金刚石类碳层能防止水扩散进入所述栅极氧化膜。
14.如权利要求13的方法，其特征在于：
所述金刚石类碳层用作为层间绝缘膜。
15.如权利要求13的方法，其特征在于：
所述金刚石类碳层是通过等离子体CVD法形成的，在该方法中，氟在源气体中被分解，从而没有水透过所述金刚石类碳层。
16.如权利要求15的方法，其特征在于：
所述金刚石类碳层含有氟；
17.如权利要求13的方法，还包括下列步骤：
在所述硅衬底上形成第一硅氧化物膜以电绝缘所述器件与其它器件；和
在所述扩散区和所述栅极表面上形成硅化物层；
所述金刚石类碳层覆盖所述第一硅氧化物膜，所述扩散区、所述栅极和所述硅化物层。
18.如权利要求13的方法，还包括：
在金刚石类碳层上形成含有水的第二硅氧化物膜；
所述金刚石类碳层能防止第二硅氧化物膜中的水扩散进入所述栅极氧化膜。
19.如权利要求13的方法，还包括下面步骤：
在所述栅极两表面上形成间隔层氧化膜。
20.一种制造具有硅衬底的半导体器件的方法，包括下列步骤：
在所述硅衬底上形成第一硅氧化物膜以电绝缘所述器件与其它器件；
在所述硅衬底上且在所述第一硅氧化物膜之间形成一对扩散区；
在所述硅衬底上的所述扩散区之间淀积栅极氧化膜；
在所述栅极氧化膜上形成栅极；
形成过量含有硅并覆盖所述第一硅氧化物膜、所述扩散区、所述栅极氧化膜和所述栅极的第二硅氧化物膜；
在所述第二硅氧化物膜上形成金刚石类碳层；
在所述金刚石类碳层上形成过量含有硅的第三硅氧化物膜；和
在所述第三硅氧化物膜上形成第四硅氧化物膜；
所述金刚石类碳层能防止水扩散进入所述栅极氧化膜。
21.如权利要求20的方法，还包括下面步骤：
在所述扩散区和所述栅极的表面上形成硅化物层。
22.如权利要求20的方法，其特征在于：
所述金刚石类碳层能防止第四硅氧化物膜中的水扩散进入所述栅极氧化膜。
23.如权利要求20的方法，还包括下面步骤：
在所述栅极两表面上形成间隔层氧化膜。
24.如权利要求20的方法，其特征在于：
所述金刚石类碳层是用等离子体CVD法形成的，在该方法中，氟在源气体中被分解，从而没有水透过所述金刚石类碳层。
25.如权利要求24的方法，其特征在于：
所述金刚石类碳层含有氟；
26.一种在硅衬底上具有层间绝缘膜的半导体器件，其特征在于：
所述层间绝缘膜是由金刚石类碳层形成的。
CN98102022A 1997-05-29 1998-05-28 半导体器件及其制造方法 Pending CN1201264A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9140364A JP3050165B2 (ja) 1997-05-29 1997-05-29 半導体装置およびその製造方法
JP140364/97 1997-05-29

Publications (1)

Publication Number Publication Date
CN1201264A true CN1201264A (zh) 1998-12-09

Family

ID=15267114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98102022A Pending CN1201264A (zh) 1997-05-29 1998-05-28 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US6271594B1 (zh)
JP (1) JP3050165B2 (zh)
KR (1) KR100298915B1 (zh)
CN (1) CN1201264A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021047643A1 (zh) * 2019-09-11 2021-03-18 江苏菲沃泰纳米科技有限公司 电子设备外盖增强纳米膜及其制备方法和应用

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1220257C (zh) * 1999-07-08 2005-09-21 株式会社日立制作所 半导体器件及其制造方法
US6573565B2 (en) * 1999-07-28 2003-06-03 International Business Machines Corporation Method and structure for providing improved thermal conduction for silicon semiconductor devices
JP2002261063A (ja) * 2001-03-05 2002-09-13 Texas Instr Japan Ltd 半導体ウェハ上の粒子を除去する方法及び装置
JP2004134687A (ja) * 2002-10-15 2004-04-30 Toshiba Corp 半導体装置及びその製造方法
US7842537B2 (en) * 2005-02-14 2010-11-30 Intel Corporation Stressed semiconductor using carbon and method for producing the same
US7355247B2 (en) * 2005-03-03 2008-04-08 Intel Corporation Silicon on diamond-like carbon devices
JP4963679B2 (ja) * 2007-05-29 2012-06-27 キヤノン株式会社 液体吐出ヘッド用基体及びその製造方法、並びに該基体を用いる液体吐出ヘッド

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0387047A (ja) 1989-08-30 1991-04-11 Nec Corp 半導体装置
JPH03102819A (ja) * 1989-09-18 1991-04-30 Nissan Motor Co Ltd 半導体装置の製造方法
JPH05114729A (ja) 1991-10-22 1993-05-07 Matsushita Electron Corp 半導体装置
JPH05347299A (ja) 1992-06-15 1993-12-27 Seiko Epson Corp 半導体装置
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
JP2845160B2 (ja) 1995-03-23 1999-01-13 日本電気株式会社 半導体装置
JP2748879B2 (ja) 1995-02-23 1998-05-13 日本電気株式会社 フッ素化非晶質炭素膜材料の製造方法
JP2748864B2 (ja) 1994-09-12 1998-05-13 日本電気株式会社 半導体装置及びその製造方法及び非晶質炭素膜の製造方法及びプラズマｃｖｄ装置
CA2157257C (en) * 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
JP3526108B2 (ja) 1995-06-29 2004-05-10 Ｊｆｅスチール株式会社 高炉原料の装入装置
KR970013116A (ko) * 1995-08-28 1997-03-29 김주용 반도체소자의 제조방법
JP3228183B2 (ja) * 1996-12-02 2001-11-12 日本電気株式会社 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
US5990493A (en) * 1998-05-14 1999-11-23 Advanced Micro Devices, Inc. Diamond etch stop rendered conductive by a gas cluster ion beam implant of titanium

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021047643A1 (zh) * 2019-09-11 2021-03-18 江苏菲沃泰纳米科技有限公司 电子设备外盖增强纳米膜及其制备方法和应用

Also Published As

Publication number Publication date
JP3050165B2 (ja) 2000-06-12
KR19980087459A (ko) 1998-12-05
KR100298915B1 (ko) 2001-10-19
JPH10335640A (ja) 1998-12-18
US6274417B1 (en) 2001-08-14
US6271594B1 (en) 2001-08-07

Similar Documents

Publication Publication Date Title
CN1298042C (zh) 具有无凹痕浅槽隔离的半导体器件及其制造方法
CN1199248C (zh) 在半导体晶片中制造器件的增强淀积控制
US20040033677A1 (en) Method and apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier
US20080220620A1 (en) Method of manufacturing silicon carbide semiconductor device
CN1107344C (zh) 利用有选择的外延生长方法的半导体器件制造方法
WO2003047000A1 (fr) Dispositif à semi-conducteur et procédé de fabrication
WO2002059980A1 (fr) Procede de fabrication d'un dispositif semi-conducteur
CN1203445A (zh) 能减小寄生电容的半导体器件的制造方法
KR890011040A (ko) 실리콘 기판과 금속층 사이의 실리콘 카바이드 장벽층
CN1773690A (zh) 半导体结构及其制造方法
CN1108630C (zh) 制备有金属硅化物膜的半导体器件的方法
CN85109742A (zh) 制造半导体集成电路器件的方法
JP3626773B2 (ja) 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法
EP0021133B1 (en) Semiconductor device comprising an interconnection electrode and method of manufacturing the same
CN1201264A (zh) 半导体器件及其制造方法
CN85103535A (zh) 在材料(例如半导体材料)中加工亚微型槽的方法以及用这种方法制成的器件
US6455891B2 (en) Semiconductor device and method for manufacturing the same
CN101075639A (zh) 半导体器件及其制造方法
CN1622310A (zh) 具有沟道隔离结构的半导体装置及其制造方法
JP2519837B2 (ja) 半導体集積回路およびその製造方法
JPH10199881A (ja) 半導体装置の製造方法
US6146947A (en) Insulated gate type field effect transistor and method of manufacturing the same
CN1218282A (zh) 钛膜形成方法
CN1574398A (zh) 具有低电阻的半导体器件及其制造方法
JPH0371768B2 (zh)

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030403

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030403

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication