CN1190788A - 半导体材料集成微结构及其制造方法 - Google Patents

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Abstract

本发明方法包括步骤:在衬底(1)上形成一消耗隐埋区;在隐埋区上生长一多晶区(80)的半导体材料层(8),在别处生成一单晶区(81);有选择地去除多晶区(80)的一部分以形成沟槽;经沟槽(20)除去消耗隐埋层。这样由沟槽(20)环绕的多晶(80)的部分(80′)就形成了一悬浮结构,并与其它部分(80,80″)分离、隔热。电子元件(12－14)可在单晶区(81)上形成,一专用区(24)在悬浮结构上形成,从而电子元件可与静态、运动或动态的微结构(30)集成于同一芯片内。

Description

半导体材料集成微 结构及其制造方法
本发明涉及一种半导体材料集成微结构及其制造方法。
众所周知，一般基于微电子制造技术的显微加工技术，可通过采用典型的微电子工艺的专利技术和优点来制造例如微传感器、微致动元件、以及特别的微机构。
在过去，这样的微结构最好由体式(bulk)微加工技术来制造，由此对一硅片的两面都处理以利用单晶硅极佳的机械特性。然而，前后都处理的工艺对硅片进行特殊处理的需要使得体式微加工技术与目前的集成电路制造技术不相容。
另外一种微系统制造技术采用了腐蚀液，例如乙基二氨基邻苯二酚(ethyldiaminapyrocatechol)(EDP)，通过从硅片前面腐蚀大量的硅来从衬底上形成及分离出该结构，这里使用了被称为“前面体式微加工”(front bulkmicromachining)技术。
在80年代中期，提出了称做“表面微加工”的工艺，从而由此敏感元件或微机构由多晶硅形成，并且该工艺用于通过淀积及依次去掉不同类型的消耗层例如氧化硅或氮化硅、磷化硅、多孔硅、铝、光刻胶、聚酰亚胺等来形成悬浮结构。
关于表面微加工的一般综述(以及体式微加工技术和每种技术特征)，见于如在Microelectronies Journal，25(1994)，P.145-156中Axel M.Stoffel所著的题为“微加工和ASIC技术。”
然而，由表面制造工艺形成的悬浮结构的特点是抗弯刚度差，常常崩塌在其下的层上，从而损坏热和机械隔离。
在90年代前期，称为“硅熔融键合”的制造技术被提出，即一个空腔在一个单晶片内形成，其上键合其中形成传感器的另一单晶硅片，一个类似的微合成技术采用专用型或非专用型(dedicated or nondedicated)SOI(绝缘层上硅)衬底。
其它更特殊的技术，如“硅片溶解”，用于通过专门的工艺，用于形成硅微结构，而这种技术与标准的平面微电子技术完全不相容。在某种意义上讲，这些“就事论事”的处理仅仅是把当前用于其它材料的处理技术移到硅片上而已，并且仅可用于传感部分的制造，从而处理和控制电路必须在分开的芯片上形成。
还有另一种更特殊的技术是LIGA方法-Lithographie GolvanoformungAbformung的德文缩写-包括三个步骤：同步X-线光刻；金属膜的电化学淀积；和塑性模型的形成(见于如，John Wiley Sons公司出版的S.M.Sze的“半导体传感器”，第二章，P75-78页)。
然而，上述的各种方法，没有一种能以与现有的微电子技术相容的方式来制造低成本传感器；并且使用已知的，高度可控，非严格限制的制造步骤；并可与控制电路集成在同一芯片内。
本发明的目的在于提出一种制造半导体材料的微结构的方法，用以克服通常与当前技相关的各种缺点。
依据本发明，提供一种制造半导体材料集成微结构的方法，包括步骤：在单晶半导体材料的一衬底上形成由绝缘材料组成的消耗隐埋层；在所述衬底上外延生长一个第一半导体材料层；所述第一半导体材料层包括在消耗隐埋区上的一多晶区域，和在其它处的一个单晶区域；所述衬底和所述半导体材料在各面都包围所述隐埋区；有选择性地去除的一部分，以形成从所述半导体一材料层表面伸至所述消耗隐埋区的一沟槽；以及通过所述沟槽除去所述消耗隐埋区。
依据本发明，提供一种半导体材料集成微结构，包括一单晶半导体材料的衬底、一个在所述衬底之上并与之相接的半导体材料层；所述半导体材料层由一个在所述消耗隐埋层之上的一个多晶区域、在其它地方的一单晶区域组成；并且其特征还在于微结构中包括一空隙，处于所述衬底的相互隔开的相对部分和一个所述多晶区域之间；以及一个沟槽，从所述半导体材料层外表面伸至所述空隙；所述多晶区域，在所述空隙上，形成悬浮结构以支承集成微传感器和微机构。
事实上，依据本发明，在原始硅片(衬底)上形成一隐埋的氧化硅区域；用于集成集成电路的外延层被生长；用于形成传感元件成微机构的多晶硅区在隐埋区上形成；并且；在形成电子元件之后，隐埋区通过多晶硅区域内的沟槽被腐蚀掉以形成悬浮区，由此形成静态、运动或动态的微结构。
两个优选的，然而不局限于此的本发明的实施例，将通过附图被说明，其中：
图1-5表示依据本发明的制造方法的顺序步骤中，半导体材料晶片的横剖面，
图6和7，表示如图1-5依据本发明的所述方法的顺序步骤的小范围的横剖面；
图8表示图7晶片的一部分顶面视图；
图9表示如图1-7一样是依据本发明的制造方法的第二实施例的一个截面图；
图10-14表示如图1-7一样是依据本发明第三实施例的剖面图。
参见图1，依据本发明的制造方法中，以例如热生长的方式形成一氧化硅层2，该氧化硅形成于一个由单晶硅片形成的衬底1上；一个氮化硅层3被淀积至氧化层2上；一个光刻和腐蚀步骤在氮化层的要形成微结构的一部分上进行，在光刻掩模层除去之后，就得到图1中的中间结构，其中氮化层3具有一个窗口4。
在此处，被氮化层3覆盖的氧化硅层2和衬底1，依次被腐蚀，以获得如图2所示的中间结构，其中氧化层2和衬底的一部分具有凹槽5，该凹槽接下来按热生长方式填充上氧化层6(以后也叫隐埋氧化层)。
此时，氮化硅层3被去除；一个非晶态或多晶硅层7如图4所示被淀积；并且，通过光刻和化学腐蚀步骤，除了在氧化层6上的部分外多晶硅层7和衬底1上的氧化层2被去除，从而在氧化层6上获得一硅区域7′，该区域将做为晶核在下一步骤中形成外延层。如进一步处理，掺杂物质(doping species)将被注入以形成隐埋结构(如图6中的隐埋层9)；并且一个具有多晶硅结构的外沿层8将被生成(多晶硅区域80)，该结构在隐埋氧化层6上，和一个在其它处的单晶硅结构(外延区81)，如图5所示。
上述步骤之后为标准集成电路制造步骤。更详细地说，如图6所示，由外延层8的表面11延伸至衬底1的一个P型结构隔离区10、具有N+型集电极接点区12的一个NPN晶体管、一个P-型基区13、和一N-型发射区14在N-型外延层8上形成。如必要，在工艺中用于实现微传感器、微致动元件或微机构的扩散区可与集成电路同时形成。例如当注入NPN晶体管的基区13时，一个热敏元件(未示出)可以在抗化学气体传感器的情况下形成，而一个压敏电阻元件(未示出)可以在一个压力传感器的情况下形成。接下来淀积一电介质层15和接点16以获得图6所示结构，该图中也给出了N+型隐埋层9。
在此时，通过光刻技术和化学腐蚀步骤除去隐埋层6上的电介质层15的部分和多晶硅层80的部分，从而形成从电介质层15(包括该层)延伸至隐埋氧化层6的一个沟槽20，如图6所示。沟槽20最好以闭合线形状伸展，例如沿一长方形的边(图8)或沿一个圆的圆周，从而侧围住一多晶硅区域80和电介质层15的内部区域80′、  15′，并将它们与其相应的外沿部分80″、  15″相分开，除保留一连接内部80′、15′和相应外沿部分的连接支撑臂22。沟槽20有利地伸向隐埋氧化层6的边缘上。
此时，使用氢氟酸去除以在隐埋氧化层6以在多层硅80′内部(图7)下面形成一开放区或者空隙，这样就形一个悬浮区，其中与衬底热或机械隔离的结构(如抗化学气体传感器或压敏电阻传感器)的用于检测外部信号的可移动结构(如流量和运动传感器的运动结构)或机械结构(如微型马达或微型致动元件的动力结构)可以生成。
在隐埋氧化区6被除去的前后，依据要被制造的结构的类型形成区域或层。例如，在形成沟槽20前，可在内部多晶硅部分80′和相应的内部电介质层部分15′上淀积一氧化锡薄膜24以形成抗化学气体传感器，如图8平面示意图所示的30，其中虚线25表示空隙21的边沿，同时也表示沟槽20分离内外电介质层部分15′、15″。
依据本发明的另一实施例，隐埋层直接由该处的氧化层生成，而不生成如前例的凹槽5，这样可减除氧化层2和衬底1的腐蚀。依据该变化的实施例，如图9所示，由氮化层3覆盖的图1的中间结构，被现场氧化以在窗口4中形成氧化区6′、以及典型的在氮化层3之下的“凸起”，氮化层3被除去，硅层7如图4所示被淀积，后继步骤如图4-8所示进行。
依据图10-14所示第三实施例，隐埋氧化区域由淀积形成一氧化层来形成。更详细地说，一个氧化硅层60以例如热生长方式在衬底1上形成；由已知的平面光刻技术，氧化层60形成一个区域60′(图11)；非晶或多晶硅层被淀积(图12)；层7除了在隐埋氧化区60′上的部分外被腐蚀和除去；外延层被生长从而获得与图5相对应如图14所示结构，并且示出多晶区80和外延区81；然后进行按以前说明的那样参见图6和7的步骤。
所描述的制造方法的优点如下。其特别之处为，悬浮区80′较厚，从而表现出更好的机械特性，并且与淀积膜相比会产生更少的信号处理问题，在该悬浮结构用于形成压力传感器时，这种悬浮结构与类似于淀积膜形成的结构相比更灵敏。
由于以外延层方式形成，所以该悬浮结构呈现出抗弯刚度，因而不易损坏并且落在衬底上，从而比表面微加工结构有更好的机械性能。
悬浮结构可以与电子控制元件集成于一个芯片上，与标准的模拟/数字制造技术相比，多用了三块掩模，以用于形成隐埋氧化层6、6′、60′、形成淀积的多晶硅层7、和腐蚀沟槽20。
所述方法与其余使用SOI或者硅-熔融-键合衬底的方法相比，成本极低。
最后，该结构可以以达到理想的平面度。也就是说，图2和图3的该实施例可用于需要高度平整的芯片的情况；图9和图10-14实施例可用于高平面度不是特别需要的情况。
很明显，在不脱离本发明范围的情况下，对所描述和解释的方法可以修改。特别是，在外延层8中的绝缘区10，可以被改成与所示的不同，例如与结相反的电介质层；集成于同一芯片的电子元件可为双极型也可为MOS型；各区域的导电性也可与所示的不同，该结构可用于任何采用所述类型的悬浮区域的传感器机构。

Claims (13)

1.一种制造半导体材料集成微结构的方法，其特征在于包括步骤：
在单晶半导体材料的一衬底(1)上形成由绝缘材料组成的消耗隐埋层(6，6′，60′)；
在所述衬底(2)上外延生长一个第一半导体材料层(8)；所述第一半导体材料层包括在消耗隐埋区上的一多晶区域(80)，和在其它处的一个单晶区域(81)；所述衬底和所述半导体材料在各面都包围所述隐埋区(6，6′，60′)；
有选择性地去除(80)的一部分，以形成从所述半导体一材料层表面(11)伸至所述消耗隐埋区(6，6′，60′)的一沟槽；以及
通过所述沟槽除去所述消耗隐埋区(6，6′，60′)。
2.如权利要求1所述方法，其特征在于，在所述的形成消耗隐埋区的步骤中包括步骤：
用一个不可氧化的材料的屏蔽膜在所述衬底(1)上形成一掩模并形成一个窗口(4)；并且
在所述窗上热生长所述消耗隐埋层(6)。
3.如权利要求2所述的方法，其特征在于在衬底(1)上形成掩模包括步骤：
在所述衬底(1)上形成一氧化层(2)；
在所述氧化层上淀积一氮化层；并且
限定一所述氮化层以形成所述掩模。
4.如权利要求3所述的方法，其特征在于包括步骤：
在所述衬底(1)进行所述的掩模的步骤之后，在所述窗口(4)中除去所述氧化层(2)的一部分；并且
在所述窗口中除去一部分所述衬底(1)以形成凹槽；并且
其特征还在于所述的热生长步骤中包括生长所述消耗隐埋区(6)的步骤，以顺次填充所述的凹槽(5)。
5.如权利要求2和3所述的方法，其特征在于，在所述热生长步骤中包括在所述窗口(4)中就地氧化(6′)所述衬底(1)的步骤。
6.一种如权利要求1所述的方法，其特征在于，在所述形成消耗隐埋层的步骤中包括步骤：
在所述衬底(1)上生长氧化层(60)；并且
用光刻方法来限定(60′)所述的氧化层(60)。
7.如上述各权利要求中任一项所述的方法，其特征在于在生长一第一半导材料层(8)的所述步骤之前，包括步骤：
在所述衬底(1)上淀积一覆盖所述消耗隐埋层(6，6′，60′)的第二半导体材料层(7)；并且
有选择性地去除第二半导体材料区(7)以形成在所述消耗隐埋层(6，6′，60′)上的晶种区(7′)。
8.如权利要求7所述的方法，其特征在于，所述的第二半导体材料层(7)是非晶硅。
9.如权利要求7所述的方法，其特征在于，所述的第二半导体材料层(7)是多晶硅。
10.如上述各权利要求的任意一权利要求所述的方法，其特征在于，在有选择性地除去所述多晶区域的一部分之前包括下述步骤：
在所述第一半导体材料层中，形成一用于形成集成电子元件的相反导电区；
在所述第一半导体材料层(8)上形成一电介质层(15)；并且
形成由导电材料构成的电接触区(16)。
11.如权利要求10所述的方法，其特征在于，在形成电接触区(16)之后，包括形成静态、运动或动态微结构(30)的专用区域(24)的步骤。
12.一种半导体材料集成微结构，包括一单晶半导体材料的衬底(1)、一个在所述衬底之上并与之相接的半导体材料层；其特征在于，所述半导体材料层由一个在所述消耗隐埋层之上的一个多晶区域(80)、在其它地方的一单晶区域(81)组成；并且其特征还在于微结构中包括一空隙21，处于所述衬底(1)的相互隔开的相对部分和一个所述多晶区域(80)之间；以及一个沟槽(20)，从所述半导体材料层(8)外表面(11)伸至所述空隙(21)；所述多晶区域，在所述空隙上，形成悬浮结构以支承集成微传感器和微机构(30)。
13.如权利要求12所述的微结构，其特征在于，所述的沟槽(20)沿一基本上是封闭的线伸沿，该线在外形上限定了所述多晶区域(80)的内部区域(80′)，除了在所述多晶区的所述内部(80′)和所述多晶区的所述外部(80″)延伸的连接和支撑部分外，该线间接地环绕所述的内部区域。
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