CN1184474C - 为超声波束形成器提供动态可变时延的方法和设备 - Google Patents

Abstract

一种波束形成通道，包括模拟/数字转换装置，整数采样周期延迟电路，分数采样周期延迟电路，以及一个延迟控制电路，延迟信号动态地、同步地控制整数采样周期延迟电路和分数采样周期延迟电路分别对通过其中的信号施加的延迟量，其中整数采样周期延迟电路包括FIFO和第一寄存器，分数采样周期延迟电路包括一个内插器，其第一输入端连接至第一寄存器的输出端，并且延迟控制电路包含用于保持第一寄存器上的内容，以使第一寄存器的输出与FIFO的输出保持同步，接下来改变FIFO提供的延迟量的装置。

Description

为超声波束形成器提供动态可变时延的方法和设备

技术领域

本发明总的来说涉及通过对许多并行通道内的返回信号提供时延并求和而形成超声束的超声成象系统。具体而言，本发明涉及为通道处理提供所需波束形成时延的装置。

背景技术

常规的超声成象系统包括一个超声换能器(transducer)阵列，这些换能器用于发射超声波束然后接收从所研究物体反射的波束。对于超声成象，该阵列通常有许多排成一线的由独立电压驱动的换能器。通过选择所施加电压的时延(或相位)与幅值，可以控制各个换能器，以产生超声波，这些超声波组合成一个净的超声波，它沿优选的矢量方向前进，并且聚焦于沿该波束的某个选定点处。可以用多次发射，来获取表示相同构造信息的数据。每次发射的波束形成参数可以是不同的，以便例如通过沿同一扫描线相继发射波束，使每一波束的聚焦点相对于前一波束的焦点有所移动，从而改变最大聚焦或改变每次发射后所接收的数据。通过改变所施加电压的时延和幅值，可以在一平面内移动波束以及其焦点，从而对物体进行扫描。

同样的原理可以应用于换能器被用于接收反射声(接收器模式)之时。在接收换能器处产生的电压被求和，使得净信号表示从该物体的单个焦点反射回来的超声波。如同发射模式一样，超声能量的这种聚焦接收是通过向某个接收换能器的信号赋予不同的时延(和/或相移)和增益而获得的。

这样的扫描包括一系列的测量，发射定向超声波，以及接收并且存储反射超声波。通常，发射和接收在每次测量期间被定向在同一方向，从沿超声波束或扫描线的一系列点获取数据。接收器在接收反射超声波时动态聚焦于扫描线的一系列距离内。

超声图象由多个图象扫描线组成。单个扫描线(或小的局部的扫描线组)是通过将聚焦超声能量发射到感兴趣区域的某点，然后在一定时间之后接收反射能量而得到的。聚焦的发射能量称为发射波束。在发射之后的一段时间内，一或多个接收波束形成器对每个通道所接收的能量相干求和，动态地改变相位变化或延迟，在所希望的扫描线正比于渡越时间的距离范围内生成峰值灵敏度。所得到的聚焦灵敏度图形称为接收波束。扫描线的分辨率与相应的发射和接收波束对的方向性有关。

扫描线由其位置和角度定义。波束与换能器面的交叉点被称为相位中心。扫描线相对于波向线(ORTHOGONAL)的角度被称为定向角。

波束形成延迟可以是固定的，也可以是动态的。发射延迟固定可以在特定距离处提供峰值压力。接收延迟通常是动态的，这是由于峰值灵敏度必须跟踪不断增加的反射距离r，r是渡越时间t的函数：

$r=t\frac{c}{2}---\left(1\right)$

这里c是成象媒质中的声速。渡越时间可以用量τ量化，它等于量化后的聚焦距离：

$r=\mathrm{n\τ}\frac{c}{2}---\left(2\right)$

这里所用的几何结构对于线性/扇形和弯曲的线性换能器分别示于图1A和1B。重要的参考点是相位中心，焦点和元素位置。相位中心总是笛卡尔坐标系(x，z)的原点。焦点是r，元素位置是P_i。对于曲线阵列，元素位置由曲率半径ρ和通道角Φ_i＝l_iρ决定，这里l_i是从相位中心沿探头表面的距离。

T_p是声波经r处反射在相位中心和P_i之间传播的时间，波束形成器必须对通道与通道之间的传播时间T_p的差值进行补偿。相对延迟T_d是通道i的传播时间和相位中心的传播时间的差值。对于图1A所示几何形状，时间T_p和T_d如下：

$T_d(x_i,\mathrm{\θ},r)\≡\frac{1}{c}({(x_i^2+r^2-2x_{i}r\sin \mathrm{\θ})}^{1/2}-r)---\left(3\right)$

$T_p(x_i,\mathrm{\θ},r)\≡\frac{1}{c}({(x_i^2+r^2-2x_{i}r\sin \mathrm{\θ})}^{1/2}+r)---\left(4\right)$

$T_d(x_i,z_i,r)=\frac{1}{c}\left(\right[{x_i^2+{(r-z_i)}^2]}^{1/2}-r)---\left(5\right)$

$T_p(x_i,z_i,r)=\frac{1}{c}({[x_i^2+{(r-z_i)}^2]}^{1/2}+r)---\left(6\right)$

参照图2，常规的超声成象系统包括由多个单独驱动的换能器单元12组成的换能器阵列10，每个换能器单元12在由发射器22产生的脉冲化波形馈电时生成超声能量脉冲串。从研究物体反射回换能器阵列10的超声能量由每个接收换能器单元12转换成电信号，并且通过一组发射/接收(T/R)开关26分别送往接收器24。T/R开关26通常是一些二极管，它们保护接收电子线路，使之免受发射电子线路所产生高电压的影响。发射信号使这些二极管切断或限制该信号进入接收器的通路。发射器22和接收器24是在扫描控制器28的控制下响应某操作者的指令而运作的。通过获取一系列的回波完成完整的扫描过程，其中发射器22瞬时选通，对每个换能器单元12馈电，随后由每个换能器单元12生成的回波信号被送往接收器24。也许一个通道开始接收的同时，另一个通道仍在发射信号。接收器24将每个换能器单元的回波信号组合在一起，生成单个的回波信号，该信号用于产生显示器30上一帧图象的一行。

发射器22驱动换能器阵列10，使得所产生的超声能量指向或定向于一波束中。为做到这一点，发射器22给经各个波束形成器通道送往相继换能器单元12的相应脉冲波W一定时延。每个通道有其各自的与此有关的脉冲发生装置。通过以常规方式适当调节脉冲时延，超声脉冲可以被定向到偏离轴36角度为θ的方向和/或聚焦到固定距离R处。通过逐渐改变连续激励的时延，可以实现扇形扫描。角度θ因此递增，将发射波束定向在一连串的方向。

每个超声能量脉冲串被位于沿该超声波束相继距离处的物体反射，产生回波信号。这些回波信号分别为每个换能器单元12检测到，以时间为参数的某点的回声信号的幅度表示发生在特定距离处的反射量。但是，由于在反射点P和每个换能器单元12之间的传播路径不同，这些回波信号不会被同时检测到，而且它们的幅度也不同。接收器24将单独的回波信号放大，赋予每一个适当的时延，并对它们求和，得到单个的回波信号，该回波信号精确地表示了沿定向在角θ方向超声波束的距离R处的点P所反射的超声能量。

为了对照射在每个换能器单元12上的回波所产生的电信号同时求和，对接收器24的每个单独的波束形成器通道引入时延。用于接收的波束时延和上述的发射时延相同。但是，在回波接收期间每个接收器通道的时延是连续变化的，以便对距离R处的接收波束进行动态聚焦，由此产生回波信号。

在扫描控制器28的方向下，接收器24于扫描期间提供延迟，使得对接收器24的定向能够跟踪发射器22所定向波束的方向θ，并且提供适当的延迟和相移，以动态聚焦于沿该波束的点P处。这样，超声脉冲波的每次发射都会导致一次信号的获取，该信号的幅度表示沿超声波束方向放置的某个构造的反射声的大小。

检测器25将所接收信号转换成显示数据。在B模式(灰度)下，进行某些处理，例如轮廓增强和对数压缩，可以由此得到信号的包络，。

扫描变换器/内插器32从检测器25接收显示数据，并将该数据转换为所希望的显示图象。特别是，扫描转换器将声学图象数据从极坐标(R-θ)扇形形式或笛卡尔坐标线性阵列转换成视频速率下的适当定标的笛卡尔坐标显示象素数据。然后输出该扫描转换后的声数据，显示于显示器30上，该显示器将该信号的包络的时变幅度作为灰度成象。

参照图3，接收器包括接收波束形成部分34和信号处理器38。接收器24的接收波束形成部分34包括单独的波束形成器通道35。每个波束形成器通道35从一个相应的换能器单元接收模拟回波信号。波束形成器控制器50将扫描线和发射焦点数转换成地址，存储到通道控制存储器(未示)中。扫描控制器28(图2)和波束形成控制器50(图3)由系统主CPU响应于诸如改变显示格式或连接不同的超声探头的用户动作而装载。

从图4可以看出，每个波束形成器通道35包括一个接收通道和一个发射通道，每个通道分别包含延迟装置40和42，它们分别在接收控制逻辑44和发射控制逻辑46的控制下提供所需要的波束形成延迟。发射情况下通常采用一个计数器使发射脉冲产生的开始时间推迟。对于接收，一些系统除延迟外或代替延迟，提供有相对相位旋转相序。接收通道还提供电路48，用于对接收脉冲进行变迹(apodize)或滤波。

进入求和器36(见图3)的信号已经加有延迟，这样当它们与来自每一个其它波束形成器通道35的延迟信号相加时，相加信号指示了由沿定向波束(θ)方向设置的物体所反射的回波信号的幅度和相位。信号处理器38从求和器36接收这些波束样本，并产生输出，送往扫描变换器32(见图2)。

根据前述的常规时延数字波束形成系统，每个信号处理通道35包括模数转换器(ADC)和被控制用于提供整数时延的FIFO。ADC和FIFO的输入端由异步时钟驱动，以产生可变时延。在需要时插入额外的时钟周期，以增加FIFO的深度。这降低了ADC的性能，并且由于时序的缘故实施时有许多困难。

其它现有技术数字波束形成器在数据进入FIFO之前将数据内插成较高采样率。这增加了FIFO的所需大小。

另外，其它现有技术数字波束形成器对FIFO的输出进行内插。FIFO延迟的动态变化在内插器的输入端产生不连续，使得内插器性能降低。

发明内容

本发明是以最少的软件和硬件为超声成象系统提供所需要的波束形成延迟的一种设备。特别是，本发明是在超声波束形成器中提供具有子采样率(subsample rate)精度的动态可变时延的一种方法。

用于高性能超声成象系统的接收波束形成要求时延精度为5纳秒量级。但是采用非常低的抽样周期，例如对于实际信号40MHz或在解调和/或滤波之后10MHz，也可以使接收信号完全地数字再现。本发明所提供的动态可变延迟的精度是抽样周期的分数，而不会增加实际的采样率。分数延迟是通过使用以输入采样率运行的内插器提供的。

为了在接收期间保持聚焦，超声波束形成器必须动态地增加每个通道的延迟。本发明通过组合FIFO和内插器并使之同步来提供所需要的动态延迟，而不会带来不希望有的不连续性。

内插器的优选实施例使用“WALLACE树”加法器，对输入信号移位后的结果进行累加。加法的次数少于表示等效系数所需要的比特数。这减少了与采用移位数和加法数等于系数中比特数的乘法器的常规做法相关的硬件。

该优选实施例的另一个特征是其性能足以用在医用成象通常采用的整个输入频率范围，同时允许在该频率范围外的性能降低。当输入信号频率改变时它并不需要进行修改。这一特征是可选的：某些实施例可能包括与频率有关的构造。

本发明提供了一种波束形成通道，包括模拟/数字转换装置，用于以一定采样率输出数字样本；整数采样周期延迟电路，它有被连接以接收所述数字样本的一个输入端和一个输出端；分数采样周期延迟电路，它具有被连接以从所述整数采样周期延迟电路接收所述数字样本的一个输入端和一个输出端；以及一个延迟控制电路，它与所述整数采样周期延迟电路以及所述分数采样周期延迟电路连接以输出延迟信号，所述延迟信号动态地、同步地控制所述整数采样周期延迟电路和所述分数采样周期延迟电路分别对通过其中的信号施加的延迟量，其中所述整数采样周期延迟电路包括FIFO，它具有一个被连接以接收所述数字样本的输入端和一个输出端；和第一寄存器，它具有一个连接至所述FIFO的所述输出端的输入端和一个输出端；所述分数采样周期延迟电路包括一个内插器，其第一输入端连接至所述第一寄存器的所述输出端，并且所述延迟控制电路包含用于保持所述第一寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第一寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

本发明还提供了一种波束形成器，包括一组波束形成器通道和一个求和器，该求和器具有分别连接至所述一组波束形成器通道的一组输入端，其中每个所述波束形成器通道包括：

模/数转换装置，用于以一定采样率输出数字样本；

整数采样周期延迟电路，它有一个连接用于接收所述数字样本的输入端和一个输出端；

分数采样周期延迟电路，它有一个连接用于从所述整数采样周期延迟电路接收所述数字样本的输入端和一个连接至所述求和器的相应输入端的输出端；以及

延迟控制电路，与所述整数采样周期延迟电路以及所述分数采样周期延迟电路相连，以输出一些延迟信号，所述延迟信号动态地、同步地控制所述整数采样周期延迟电路和所述分数采样周期延迟电路分别对通过其中的信号施加的延迟量，

其中所述整数采样周期延迟电路包括FIFO，它具有一个连接用于接收所述数字样本的输入端和一个输出端；和第一寄存器，它具有一个连接至所述FIFO的所述输出端的输入端和一个输出端；所述分数采样周期延迟电路包括一个内插器，其第一输入端连接至所述第一寄存器的所述输出端，并且所述延迟控制电路包含用于保持所述第一寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第一寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

本发明还提供了一种超声成象系统，包括换能器阵列，连接至所述换能器阵列的波束形成器，连接至所述波束形成器的信号处理器，连接至所述信号处理器的扫描转换器，以及连接至所述扫描转换器的图象显示器，其中所述换能器阵列包括一组换能器单元，所述波束形成器包括一组波束形成器通道，选择性地使所述波束形成器通道与所述换能器单元相连的切换电路，和有着分别与所述一组波束形成器通道相连的一组输入端的求和装置，其中每个所述波束形成器通道包括：

模/数转换装置，用于以一定采样率输出数字样本；

整数采样周期延迟电路，它有一个连接用于接收所述数字样本的输入端和一个输出端；

分数采样周期延迟电路，它有一个连接用于从所述整数采样周期延迟电路接收所述数字样本的输入端和一个连接至所述求和器的相应输入端的输出端；以及

延迟控制电路，与所述整数采样周期延迟电路以及所述分数采样周期延迟电路相连，以输出一些延迟信号，所述延迟信号动态地、同步地控制所述整数采样周期延迟电路和所述分数采样周期延迟电路分别对通过其中的信号施加的延迟量，

其中所述整数采样周期延迟电路包括FIFO，该FIFO具有一个连接用于接收所述数字样本的输入端和一个输出端；第一寄存器，它具有一个连接至所述FIFO的所述输出端的输入端和一个输出端；和第二寄存器，它具有一个连接至所述第一寄存器的所述输出端的输入端和一个输出端；所述分数采样周期延迟电路包括一个内插器，其第一和第二输入端分别连接至所述第一和第二寄存器的所述输出端，并且所述延迟控制电路包含用于保持所述第一和第二寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第一和第二寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

本发明还提供了一种在超声波束形成器中生成时延数字样本的方法，所述时延数字样本对应于其时延为采样周期的分数的数字样本，所述方法包括下列步骤：

在第一和第二采样周期内获取超声接收信号的第一和第二数字样本；

根据第一组内插系数对所述第一和第二数字样本进行移位和倒相，以产生第一组移位和倒相数字样本，所述第一组移位和倒相数字样本与根据所述第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

对所述第一组移位和倒相数字样本进行相加，产生第一内插数字样本；

根据第二组内插系数使所述第一至第四数字样本移位和倒相，以产生第二组移位和倒相的数字样本，所述第二组移位和倒相的数字样本与根据所述第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

对所述第二组移位和倒相的数字样本相加，产生第二内插数字样本；以及

将所述第一和第二内插数字样本之一多路复用到一个输出端。

附图说明

图1A和1B是分别用于线性/扇形和曲线的线性换能器的波束形成几何的图示。

图2是常规实时超声成象系统内的主要功能子系统的框图。

图3是图2所描述系统的典型的128通道的波束形成器的框图。

图4是图3所描述的常规波束形成器内的通道处理的框图。

图5是根据本发明的接收信号处理通道的框图。

图6是根据本发明的内插滤波器的四点立方内插频率响应的图形表示。

图7A和7B分别是根据本发明内插滤波器的幅度响应和群延迟的图形表示。

图8是根据本发明的优选实施例的动态波束形成延迟逻辑电路的框图。

图9是表示图8所描述动态波束形成延迟逻辑电路中所包含的延迟控制逻辑电路的框图。

图10是根据本发明的优选实施例在图8中描述的动态波束形成延迟逻辑电路中所包含的内插器的框图。

图11是关于图10所描述内插器中所包含的代表性移位和加法块的进一步细节的框图。

图12是根据本发明另一优选实施例包含于图8所描述的动态波束形成延迟逻辑电路内的内插器的框图。

具体实施方式

参看图5，根据本发明每个接收信号处理通道35包括一个放大器52，它对各自的超声换能器单元所检测到的信号进行放大；一个模拟-数字转换器54，它将放大后的模拟信号以某个采样率转换成一串数字样本(例如，每个数字样本具有8位)；一个整数采样周期延迟电路56，它用于使数字样本延迟一段等于整数个采样周期的时间间隔；以及分数采样周期延迟电路58，它用于使数字样本延迟一段等于采样周期的分数的时间间隔。然后在求和器36中对用于每个处理通道的各自分数采样周期延迟电路的输出进行求和，如图3所示。

根据本发明，整数采样周期延迟电路包括一个动态的FIFO101和一系列脉冲定时的流水线(pipeline)寄存器102-105(见图8)，而分数采样周期延迟电路包括一个内插器107。并行接收波束形成可以由设立从每个FIFO的多个读位置加以支持。另一个方案是让每个接收波束有单独的FIFO。

根据本发明广义的概念，动态FIFO提供与距离有关的时延，以支持宽带波束形成。这些FIFO支持40MHz采样率，提供±12.5纳秒的“粗略”延迟精度。FIFO的初始长度由称为“初始接收延迟”的多位控制字段控制。当延迟增量机(未图示)请求FIFO延迟增量时，通过使输出样本重复或“保持”，FIFO长度在输出端得到增加，即输出数据并未与此前的40MHz时钟有所不同。

根据本发明，每个接收波束需要一个内插器。内插器通过在来自FIFO的样本之间内插，提供“精细”的延迟调节。根据一个优选实施例，内插器在来自FIFO的四个样本之间内插，产生2.75、2.5、2.25或2.0个25纳秒时钟周期的延迟。这给出±3.125纳秒的延迟精度。根据该优选实施例的内插器系数列于表1中。

                       表1

                  系数               分解

                  -20                -(16+4)

                  -31                -32+1

                  -28                -32+4

                  0                  0

                  74                 64+8+2

                  152                128+32-8

                  220                256-32-4

                  256                256

                  220                256-32-4

                  152                128+32-8

                  74                 64+8+2

                  0                  0

                  -28                -32+4

                  -31                -32+1

                  -20                -(16+4)

                  0                  0

这些系数全都是2的幂的简单组合，由256定标。为了得到2.75的延迟，使用第1、5、9和13项系数；为了得到2.5的延迟，使用第2、6、10和14项系数；如此等等。

与每个波束有关的延迟计数器106(见图8)选择内插系数，并且指示何时需要FIFO延迟增加。当FIFO延迟增加“保持”FIFO输出时，内插器数据也必须被保持。

一个例子示于表2，该表中每一行表示40MHz时钟信号。第一列表示所需要的动态延迟，其单位为40MHz时钟信号，从第一行5.0开始。内插器提供该延迟的分数部分，另外有两个整数延迟。接下来的四列是内插器输入缓冲器的内容，最后四列是所使用的系数。在最后一行要求有FIFO延迟增量，这样s(25)被保持在FIFO的输出端，内插器输入缓冲器内的所有数据同样被保持。

                    表2

时间  延迟   内插器输入缓冲器         内插器系数

10.0  5.0    s(6)  s(5)  s(4)  s(3)   0   256  0   0

11.0  5.0    s(7)  s(6)  s(5)  s(4)   0   256  0   0

12.0  5.0    s(8)  s(7)  s(6)  s(5)   0   256  0   0

13.0  5.0    s(9)  s(8)  s(7)  s(6)   0   256  0   0

14.0  5.25   s(10) s(9)  s(8)  s(7)   -28 220  74  -20

15.0  5.25   s(11) s(10) s(9)  s(8)   -28 220  74  -20

16.0  5.25   s(12) s(11) s(10) s(9)   -28 220  74  -20

17.0  5.25   s(13) s(12) s(11) s(10)  -28 220  74  -20

18.0  5.5    s(14) s(13) s(12) s(11)  -31 152  152 -31

19.0  5.5    s(15) s(14) s(13) s(12)  -31 152  152 -31

20.0  5.5    s(16) s(15) s(14) s(13)  -31 152  152 -31

21.0  5.5    s(17) s(16) s(15) s(14)  -31 152  152 -31

22.0  5.5    s(18) s(17) s(16) s(15)  -31 152  152 -31

23.0  5.5    s(19) s(18) s(17) s(16)  -31 152  252 -31

24.0  5.5    s(20) s(19) s(18) s(17)  -31 152  152 -31

25.0  5.5    s(21) s(20) s(19) s(18)  -31 152  152 -31

26.0  5.75   s(22) s(21) s(20) s(19)  -20 74   220 -28

27.0  5.75   s(23) s(22) s(21) s(20)  -20 74   220 -28

28.0  5.75   s(24) s(23) s(22) s(21)  -20 74   220 -28

29.0  5.75   s(25) s(24) s(23) s(22)  -20 74   220 -28

30.0  6.0    s(25) s(24) s(23) s(22)  0   256  0   0

31.0  6.0    s(26) s(25) s(24) s(23)  0   256  0   0

内插等价于对填零信号进行线性时不变滤波。该填零信号代表已知样值之间填有零的采样输入信号。填零采样信号的频谱在采样率的谐频处有输入频谱的高频图象。内插滤波器使输入信号的频谱通过，同时衰减所有的图象。这些图象高于单元间的间隔确定的阵列设计频率。这样，它们产生栅瓣(grating lobe)。这些栅瓣的相对电平由采样率谐频附近内插滤波器的阻带确定。

该设计的滤波器系数列示于表1中。该内插滤波器的频率响应示于图6。它的-3dB通带范围大于13MHz，-35dB阻带在40、80和120MHz附近，每个26MHz宽。这样在最糟糕的情况下CW信号的栅瓣应为-35dB。典型信号的栅瓣比此要低得多。一个糟糕的例子是在一个40通道孔径上的20周(cycle)PW多普勒脉冲。第一栅瓣应再衰减-6dB，使总的电平低于-40dB。

还可以将内插器看作为用不同的群延迟对全通的滤波器进行的选择。该方法也许更直观些，这是因为它更接近于实际的实施。在该设计中，根据所需要的分数延迟提供了四个分数延迟。由于有四个分数延迟，对应地有四组四个系数，每组有一个相关的群延迟和幅度响应。图7A和7B给出了表1所列示系数对应的响应。幅度响应较平，在直至13MHz的范围内波动为±0.5dB，群延迟在直至13MHz的范围内精确到3.25纳秒。尽管这一观点使我们对所产生的精度有所了解，但是它并不能如第一种方法那样直观地对波束形成性能(即栅瓣电平)进行估计。与CORDIC旋转或线性内插相比，该方法提供全部模式下较好的性能和/或较少的硬件。

根据图8所示的本发明的一个优选实施例，动态波束形成延迟由FIFO101、流水线寄存器102-105和内插器107提供。FIFO101提供的延迟是采样时钟(SCLK)周期的整数倍。寄存器102和103向内插器107名义上的中间输入端，IN2提供两个采样周期的额外延迟。内插器107提供在中间两个(IN2和IN3)输入样本之间的额外分数延迟。尽管图示的是四样本的内插器，本发明可以归纳为使用来自Q个寄存器的Q个输入样本，这里Q是等于或大于2的整数。然后输入寄存器提供Q/2采样周期的延迟，同时内插器内插在中间的两个输入端之间。

图8所示的动态波束形成延迟逻辑电路有一个延迟计数器106，它以同步方式控制FIFO101、寄存器102-105和内插器107。总的延迟可能会响应于来自某延迟增量机(未图示)的“延迟增量”信号，在控制时钟(CCLK)的每次信号下有所增加。在图9中，延迟计数器106输出一个分数延迟标志和一个溢出位。在内插器107提供从0到(L-1)/L采样周期的L个分数延迟选择的情况下，该标志为M＝log₂L位。在“延迟增量”置位时每个CCLK脉冲信号作用下，延迟计数累加器108增加，以选择下一个分数延迟。从(L-1)溢出变为0时，溢出逻辑电路110对这一个SCLK周期的溢出位置位，以禁止经REN读取FIFO101以及经CE对寄存器定时。REN停止读取FIFO，同时仍继续写，这样，每一个SCLK脉冲产生一个额外的FIFO延迟的样本。REN的一个SCLK脉冲使FIFO延迟增加一个采样周期。CE则保持内插器输入寄存器上的内容，以使它们与FIFO输出同步，使最近的四个样本送往所希望输出端。这与内插器延迟从(L-1)/L切换至0分数延迟是同时进行的，产生所需要的1/L分数延迟净增长，而不会有不连续性。这表示于表2内。

为了满足实际时序的要求，CCLK必须保持与SCLK的正确关系。CCLK触发器边缘必须足够早，以允许REN和CE控制输入信号在SCLK触发器边缘之前建立。一般来说，CCLK的速率可以低于SCLK。CCLK频率f。仅须足够高以与波束形成延迟基于距离所应有的变化率保持一致。

较好的近似是：

$f_c>\frac{L{f}_s}{16f_n^2}{(1-\frac{1}{2f_n}\tan \mathrm{\θ})}^{-2}---\left(7\right)$

这里f_s是SCLK频率，f_n是最小接收f数，而θ是相对宽边而言的最大导引角。具有值为1.5的最小接收f数、45度的最大转向角、40MHz的采样率以及值为4的内插比L的系统要求有10MHz的控制时钟。

内插器可以是诸如现有技术中说明的常规内插器；但是，其优选实施例示于图10中。多路复用器111根据来自延迟计数器106(见图8)的标志选择L个分数延迟之一。如果该标志为零，来自第二(Q/2)输入寄存器的样本直接送到输出端。否则，使用(L-1)个移位与加法块112至114之一的输出。

前述方法的优势在于不需要多路复用器；对于每个移位和加法块只需要移位、倒相以及一个Wallace树加法器(见图11)。移位器无需控制和有源电路；移位只是通过简单地使位连接移动来进行的。倒相过程非常简单，Wallace树加法器则是用于对许多数值进行加法运算的必须有效的VLSI设计。在图11所示优选实施例中，第一输入样本以两种方式在相应的块116A、116B中被移位/倒相；第二输入样本以三种方式在相应的块116C-116E中被移位/倒相；第三输入样本以三种方式在相应的块116F-116H中被移位/倒相；第四输入样本以两种方式在相应的块116I、116J中被移位/倒相。例如，为了得到2.75的延迟，将表1所列示的第1、5、9和13个系数分解(break down)，按如下使用：移位/倒相块116A的输入IN1被移位4位并倒相(相当于乘以-16)；移位/倒相块116B的输入IN1被移位2位并倒相(相当于乘以-4)；移位/倒相块116C的输入IN2被移位6位(相当于乘以64)；移位/倒相块116D的输入IN2被移位3位(相当于乘以8)；移位/倒相块116E的输入IN2被移位1位(相当于乘以2)；移位/倒相块116F的输入IN3被移位8位(相当于乘以256)；移位/倒相块116G的输入IN3被移位5位并倒相(相当于乘以-32)；移位/倒相块116H的输入IN3被移位2位并倒相(相当于乘以-4)；移位/倒相块116I的输入IN4被移位6位并倒相(相当于乘以-32)；移位/倒相块116J的输入IN4被移位2位(相当于乘以4)。然后所有的移位/倒相样本被送往Wallace树加法器115进行求和，例如-20(IN1)+74(IN2)+220(IN3)-28(IN4)。这相当于用限于二或三个2的幂即±2^shift的和或差的系数进行内插。为了提高性能，可以采用更多的二的幂。

另一个替代方案利用了内插系数的对称性。i/L分数延迟的系数恰好可由(L-i)/L延迟的系数依次反转得到，这里i＜L/2。这样，以L＝Q＝4为例，当分数延迟标志大于2时，反转逻辑电路117可以将IN1、IN2、IN3和IN4反转，使之分别连接到移位与加法IN4、IN3、IN2和IN1输入端。当分数延迟标志i大于L/2时，多路复用器控制逻辑电路118输出标志L/2-i，否则仅仅使i通过。

恰当地对移位与倒相即系数进行选择，可以在整个超声成象波段上提供足够的性能。

前文为了说明本发明对上述优选实施例进行披露。对于超声成象的波束形成领域中的技术人员来说变化和修改是显而易见的。所有这些变化和修改均意欲为后续的权利要求书所包含。

Claims (21)

1.波束形成通道，包括模拟/数字转换装置(54)，用于输出一定采样率的数字样本；整数采样周期延迟电路(56)，它有被连接以接收所述数字样本的一个输入端和一个输出端；分数采样周期延迟电路(58)，它具有被连接以从所述整数采样周期延迟电路接收所述数字样本的一个输入端和一个输出端；以及一个延迟控制电路(106)，它与所述整数采样周期延迟电路以及所述分数采样周期延迟电路连接以输出延迟信号，所述延迟信号动态地、同步地控制所述整数采样周期延迟电路和所述分数采样周期延迟电路分别对通过其中的信号施加的延迟量，其中所述整数采样周期延迟电路包括FIFO(101)，它具有一个被连接以接收所述数字样本的输入端和一个输出端；和第一寄存器(102)，它具有一个连接至所述FIFO的所述输出端的输入端和一个输出端；所述分数采样周期延迟电路包括一个内插器(107)，其第一输入端连接至所述第一寄存器的所述输出端，并且所述延迟控制电路包含用于保持所述第一寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第一寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

2.如权利要求1所述的波束形成通道，还包括第二寄存器(103)，它具有一个连接至所述第一寄存器的所述输出端的输入端和一个输出端，其中所述内插器有与所述第二寄存器的所述输出端相连的第二输入端，并且所述延迟控制电路包含用于保持所述第二寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第二寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

3.如权利要求2所述的波束形成通道，还包括第三寄存器(104)，它有一个连接至所述第二寄存器所述输出端的输入端和一个输出端，还包含第四寄存器(104)，它有一个连接至所述第三寄存器所述输出端的输入端和一个输出端，其中所述内插器有分别连接至所述第三和第四寄存器的所述输出端的第三和第四输入端，并且所述延迟控制电路包含用于保持所述第三和第四寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第三和第四寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

4.如权利要求2所述的波束形成通道，其中所述内插器输出一个内插后的数字样本，该样本是分别从所述第一和第二寄存器接收的第一和第二数字样本的函数。

5.如权利要求2所述的波束形成通道，其中所述内插器包括：

第一装置(112，116A-116J)，用于根据第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相，以产生第一组移位和倒相的数字样本，所述第一组移位和倒相数字样本与根据所述第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

第一加法器(112，115)，连接用于接收并相加所述第一组移位和倒相的数字样本，以产生第一内插数字样本；

第二装置(113，116A-116J)，用于根据第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相，以产生第二组移位和倒相的数字样本，所述第二组移位和倒相的数字样本与根据所述第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

第二加法器(113，115)，连接用于接收并相加所述第二组移位和倒相的数字样本，以产生第二内插数字样本；以及

多路复用器(111)，它有分别连接用于接收所述第一和第二内插数字样本的第一和第二输入端，所述多路复用器响应来自所述延迟控制电路的控制信号输出所述第一和第二内插数字样本之一。

6.如权利要求5所述的波束形成通道，其中所述第一和第二加法器均为Wallace树加法器。

7.如权利要求2所述的波束形成通道，其中所述内插器包括：

第一和第二移位和倒相电路(112，116A-116J)，分别连接用于接收来自所述第一和第二寄存器的所述第一和第二数字样本，所述第一和第二移位和倒相电路均有一个输出端；

第一加法器(112，115)，具有分别连接至所述第一和第二移位和倒相电路的所述输出端的第一和第二输入端以及一个输出端；以及

多路复用器(111)，有一个与所述第一加法器的所述输出端相连的第一输入端。

8.如权利要求7所述的波束形成通道，其中所述内插器还包括：

第三和第四移位和倒相电路(113，116A-116J)，分别连接用于接收来自所述第一和第二寄存器的所述第一和第二数字样本，所述第三和第四移位和倒相电路均有一个输出端；

第二加法器(113，115)，具有分别连接至所述第三和第四移位和倒相电路的所述输出端的第一和第二输入端以及一个输出端；以及

其中所述多路复用器有一个与所述第二加法器的所述输出端相连的第二输入端。

9.如权利要求8所述的波束形成通道，其中所述第一和第二加法器均为Wallace树加法器。

10.波束形成器，包括一组波束形成器通道(35)和一个求和器(36)，该求和器具有分别连接至所述一组波束形成器通道的一组输入端，其中每个所述波束形成器通道包括：

模/数转换装置(54)，用于输出一定采样率的数字样本；

整数采样周期延迟电路(56)，它有一个连接用于接收所述数字样本的输入端和一个输出端；

分数采样周期延迟电路(58)，它有一个连接用于从所述整数采样周期延迟电路接收所述数字样本的输入端和一个连接至所述求和器的相应输入端的输出端；以及

延迟控制电路(106)，与所述整数采样周期延迟电路以及所述分数采样周期延迟电路相连，以输出一些延迟信号，所述延迟信号动态地、同步地控制所述整数采样周期延迟电路和所述分数采样周期延迟电路分别对通过其中的信号施加的延迟量，

其中所述整数采样周期延迟电路包括FIFO(101)，它具有一个连接用于接收所述数字样本的输入端和一个输出端；和第一寄存器(102)，它具有一个连接至所述FIFO的所述输出端的输入端和一个输出端；所述分数采样周期延迟电路包括一个内插器(107)，其第一输入端连接至所述第一寄存器的所述输出端，并且所述延迟控制电路包含用于保持所述第一寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第一寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

11.如权利要求10所述的波束形成器，其中每个所述波束形成器通道还包括第二寄存器，它具有一个连接至所述第一寄存器的所述输出端的输入端和一个输出端，其中所述内插器具有与所述第二寄存器的所述输出端相连的第二输入端，并且所述延迟控制电路包含用于保持所述第二寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第二寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

12.如权利要求11所述的波束形成器，其中每个所述波束形成器通道还包括第三寄存器，它有一个连接至所述第二寄存器所述输出端的输入端和一个输出端，还包括第四寄存器，它有一个连接至所述第三寄存器所述输出端的输入端和一个输出端，其中所述内插器有分别连接至所述第三和第四寄存器的所述输出端的第三和第四输入端，并且所述延迟控制电路包含用于保持所述第三和第四寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第三和第四寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

13.如权利要求12所述的波束形成器，其中所述内插器输出一个内插后的数字样本，该样本是分别从所述第一至第四寄存器接收的第一至第四数字样本的函数。

14.如权利要求12所述的波束形成器，其中所述内插器包括：

第一装置，用于根据第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相，以产生第一组移位和倒相数字样本，所述第一组移位和倒相数字样本与根据所述第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

第一加法器，连接用于接收并相加所述第一组移位和倒相数字样本，以产生第一内插数字样本；

第二装置，用于根据第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相，以产生第二组移位和倒相数字样本，所述第二组移位和倒相数字样本与根据所述第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

第二加法器，连接用于接收并相加所述第二组移位和倒相数字样本，以产生第二内插数字样本；以及

多路复用器，它有分别连接用于接收所述第一和第二内插数字样本的第一和第二输入端，所述多路复用器响应来自所述延迟控制电路的控制信号，输出所述第一和第二内插数字样本之一。

15.如权利要求14所述的波束形成器，其中所述第一和第二加法器均为Wallace树加法器。

16.如权利要求12所述的波束形成器，其中所述内插器包括：

第一和第二移位和倒相电路，分别连接用于接收来自所述第一和第二寄存器的所述第一和第二数字样本，所述第一和第二移位和倒相电路均有一个输出端；

第一加法器，具有分别连接至所述第一和第二移位和倒相电路的所述输出端的第一和第二输入端以及一个输出端；以及

多路复用器，有一个与所述第一加法器的所述输出端相连的第一输入端。

17.如权利要求16所述的波束形成器，其中所述内插器还包括：

第三和第四移位和倒相电路，分别连接用于从所述第一和第二寄存器接收所述第一和第二数字样本，所述第三和第四移位和倒相电路均有一个输出端；以及

第二加法器，具有分别连接至所述第三和第四移位和倒相电路的所述输出端的第一和第二输入端以及一个输出端；

其中所述多路复用器有一个与所述第二加法器的所述输出端相连的第二输入端。

18.如权利要求17所述的波束形成器，其中所述第一和第二加法器均为Wallace树加法器。

19.超声成象系统，包括换能器阵列(10)，连接至所述换能器阵列的波束形成器(34，36)，连接至所述波束形成器的信号处理器(38)，连接至所述信号处理器的扫描转换器(32)，以及连接至所述扫描转换器的图象显示器(30)，其中所述换能器阵列包括一组换能器单元(12)，所述波束形成器包括一组波束形成器通道(35)，选择性地使所述波束形成器通道与所述换能器单元相连的切换电路(26)，和有着分别与所述一组波束形成器通道相连的一组输入端的求和装置(36)，其中每个所述波束形成器通道包括：

模/数转换装置(54)，用于输出一定采样率的数字样本；

整数采样周期延迟电路(56)，它有一个连接用于接收所述数字样本的输入端和一个输出端；

分数采样周期延迟电路(58)，它有一个连接用于从所述整数采样周期延迟电路接收所述数字样本的输入端和一个连接至所述求和器的相应输入端的输出端；以及

延迟控制电路(106)，与所述整数采样周期延迟电路以及所述分数采样周期延迟电路相连，以输出一些延迟信号，所述延迟信号动态地、同步地控制所述整数采样周期延迟电路和所述分数采样周期延迟电路分别对通过其中的信号施加的延迟量，

其中所述整数采样周期延迟电路包括FIFO(101)，该FIFO具有一个连接用于接收所述数字样本的输入端和一个输出端；第一寄存器(102)，它具有一个连接至所述FIFO的所述输出端的输入端和一个输出端；和第二寄存器(103)，它具有一个连接至所述第一寄存器的所述输出端的输入端和一个输出端；所述分数采样周期延迟电路包括一个内插器(107)，其第一和第二输入端分别连接至所述第一和第二寄存器的所述输出端，并且所述延迟控制电路包含用于保持所述第一和第二寄存器上的内容，以便在所述FIFO提供的延迟量改变之后使所述第一和第二寄存器的所述输出与所述FIFO的所述输出保持同步的装置。

20.如权利要求19所述的超声成象系统，其中所述内插器包括：

第一装置，用于根据第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相，以产生第一组移位和倒相的数字样本，所述第一组移位和倒相的数字样本与根据所述第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

第一加法器，连接用于接收并相加所述第一组移位和倒相的数字样本，以产生第一内插数字样本；

第二装置，用于根据第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相，以产生第二组移位和倒相的数字样本，所述第二组移位和倒相的数字样本与根据所述第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

第二加法器，连接用于接收并相加所述第二组移位和倒相的数字样本，以产生第二内插数字样本；以及

多路复用器，它有分别连接用于接收所述第一和第二内插数字样本的第一和第二输入端，所述多路复用器响应来自所述延迟控制电路的控制信号输出所述第一和第二内插数字样本之一。

21.在超声波束形成器中生成时延数字样本的方法，所述时延数字样本对应于其时延为采样周期的分数的数字样本，所述方法包括下列步骤：

在第一和第二采样周期内获取超声接收信号的第一和第二数字样本；

根据第一组内插系数对所述第一和第二数字样本进行移位和倒相，以产生第一组移位和倒相数字样本，所述第一组移位和倒相数字样本与根据所述第一组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

对所述第一组移位和倒相数字样本进行相加，以产生第一内插数字样本；

根据第二组内插系数使所述第一和第二数字样本移位和倒相，以产生第二组移位和倒相的数字样本，所述第二组移位和倒相的数字样本与根据所述第二组内插系数使来自所述第一和第二寄存器的所述第一和第二数字样本移位和倒相的结果有关；

对所述第二组移位和倒相的数字样本相加，以产生第二内插数字样本；以及

将所述第一和第二内插数字样本之一多路复用到一个输出端。

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