CN118335588A - 用于控制俘获离子的装置 - Google Patents

Abstract

一种用于控制俘获离子的微制造装置包括介电材料或半导体材料的基板。结构化电极层设置在基板之上。结构化电极层形成离子阱的多个电极，所述离子阱被配置成在结构化电极层之上的空间中俘获离子。结构化电极层包括低声子态密度层，称为低PDOS层，低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm的厚度。

Description

用于控制俘获离子的装置

技术领域

本公开大体上涉及离子阱领域，且特别涉及用于量子计算的离子阱及制造这种装置的方法。

背景技术

俘获离子是量子计算机中用作量子比特(量子位元)的最有前途的候选者之一，因为它们可以通过电磁场在可扩展阵列中以长寿命被俘获。目前，最先进的离子阱可以单独控制大约50个量子比特，并且可以保持多达16个量子比特处于完全纠缠状态。未来的量子计算机将需要将可控量子比特的数量增加到多于100个，以超越经典的超级计算机。此外，用于每个量子比特的离子数量将在未来提高到大约6到100个离子，以便在量子计算期间允许更高效的纠错。

随着离子数量的增加，对装置控制和干扰(例如串扰)抑制的要求也增加。对于俘获离子量子计算，可靠和可预测的离子控制是合期望的。例如，对离子进行不想要的运动发热对可靠的离子控制是一个挑战。作为示例，离子阱的表面电极在这方面发挥了作用。为了最小化运动发热，优选将来自表面的固有电场噪声保持为尽可能低。此外或作为替代，电极可具有高导电率以处理高电容充电电流。

发明内容

根据本公开的一个方面，一种用于控制俘获离子的微制造装置包括介电材料或半导体材料的基板。结构化电极层设置在基板之上。结构化电极层形成离子阱的多个电极，所述离子阱被配置成在结构化电极层之上的空间中俘获离子。结构化电极层包括低声子态密度层，称为低PDOS层，低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm的厚度。

根据本公开的一个方面，一种制造用于控制俘获离子的微制造装置的方法包括提供介电材料或半导体材料的基板。在基板之上形成结构化电极层。结构化电极层形成离子阱的多个电极，所述离子阱被配置成在结构化电极层之上的空间中俘获离子。结构化电极层包括低声子态密度层，称为低PDOS层，低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm的厚度。

附图说明

附图中的元件不必相对于彼此按比例绘制。相同的附图标记表示对应的相似部分。各种所示示例的特征可以被组合，除非它们彼此排除，和/或如果不被描述为是必须的，则可以被选择性地省略。在附图中描绘了示例，并且在下面的描述中示例性地详述了示例。

图1是用于控制俘获离子的示例性装置的示意性截面图。

图2是具有多层微制造电极结构的用于控制俘获离子的示例性装置的示意性截面图。

图3是用于控制俘获离子的示例性装置的基板的俯视图，所述装置具有与图1和图2中所示的用于控制俘获离子的装置类似的配置。

图4是用于控制俘获离子的示例性装置的示意性截面图，所述装置具有如图2所示的多层微制造电极结构和设置在基板之上并与基板间隔开的另一基板。

图5是图2和4中所示的细节D的示例的示意性截面图。

图6是图2和4所示的细节D的另一示例的示意性截面图。

图7是图2和4所示的细节D的另一示例的示意性截面图。

图8是图2和4中所示的细节D的又一示例的示意性截面图。

图9是示出制造用于控制俘获离子的微制造装置的方法的示例性阶段的流程图。

具体实施方式

关于形成或定位或设置或布置或放置在表面“之上”或“上”或“之下”的部分、元件或材料层的术语“之上”或“上”或“之下”在本文中可以用于指部分、元件或材料层定位(例如，放置、形成、布置、设置、放置等)在所指表面的“直接之上”或“直接之下”，例如与其直接接触。然而，或者，关于形成或定位或设置或布置或放置在表面“之上”或“上”或“之下”的部分、元件或材料层而使用的术语“之上”或“上”或“之下”在本文中可以用于指部分、元件或材料层定位(例如，放置、形成、布置、放置等)在所指表面的“间接之上”或“间接之下”，其中一个或多个附加的部分、元件或层布置在所指表面和该部分、元件或材料层之间。

参考图1，用于控制俘获离子的装置100可以包括基板120和设置在基板120之上的结构化电极层125。结构化电极层125形成离子阱的电极，该离子阱被配置成在结构化电极层125之上的空间中俘获一个或多个离子180(为了便于说明，图1中示出了仅一个离子180)。

基板120包括介电材料或半导体材料、或由介电材料或半导体材料组成。例如，基板120包括蓝宝石或熔融石英或石英或硅、或由蓝宝石或熔融石英或石英或硅组成。

(一个或多个)离子180的(一个或多个)位置可以通过施加到结构化电极层125的电压来控制。例如，通过单独地耦合到结构化电极层125的特定电极的AC和DC电压，(一个或多个)离子180可以在空间中沿一个或多个横向方向移动，例如沿X方向或沿Y方向(参见例如图3)或沿位于垂直于Z方向的平面中的任何方向。在一些示例中，也可以沿Z方向移动(一个或多个)离子180，例如，通过改变电极维度或电压。

结构化电极层125以及由此(一个或多个)离子阱的电极可以通过微制造技术来制造。基板120可以基本上是平面的。Z方向可以表示装置100的高度维度。X方向和Y方向彼此垂直，并且在装置100的宽度和长度方向上限定了垂直于Z方向的平面。

在图1中，举例说明了装置100的离子阱被设计为所谓的“表面电极”离子阱。在表面电极离子阱中，所有电极(即DC电极和RF电极)都包含在单个平面中。这种二维(2D)离子阱几何形状提供了高可扩展性。如下文将进一步描述的，在其他示例中，用于控制俘获离子的装置100可使用三维(3D)离子阱几何形状，例如参见图4。

在本文所公开的示例中，结构化电极层125可包括用于RF俘获的RF电极和用于静态电场俘获和/或用于在离子阱内移动离子180的DC电极。本文所公开的离子阱可俘获许多离子180，其可通过适当地控制(一个或多个)离子阱的电极的电位而单独可寻址且可移动。

参考图2，用于控制俘获离子的装置200可以具有多层微制造电极结构。例如，与装置100相比，装置200还可以包括设置在基板120之上的结构化金属层135、和设置在结构化金属层135之上并设置在结构化电极层125之下的介电层130。此外，可选地，装置200可以包括更多的金属层，例如(结构化的或非结构化的)另一金属层145，其设置在基板120之上，并且通过设置在另一金属层145之上和结构化金属层135之下的介电层140与结构化金属层135分开。

结构化电极层125和结构化金属层135可以形成多层金属互连，其被配置成将结构化电极层125的电极电连接到外部电路。如图2所示，结构化金属层135可以通过延伸穿过介电层130的通孔而电连接到结构化电极层125的(单独的)电极。也就是说，结构化金属层135可以例如被结构化为电再分布层。这允许在结构化电极层125中形成复杂的电极结构和绝缘电极。此外，用于控制俘获离子的装置200的多层架构允许装置200的可扩展性。

另一金属层145可以是例如连续的屏蔽层。在其他示例中，另一金属层145也可以是结构化金属层，其例如用作有助于实现两级电极互连结构的附加电再分布层。

在其他示例中，结构化金属层135和另一金属层145的顺序可以互换，即，结构化金属层135可以由连续屏蔽层代替，并且另一金属层145可以形成为用作电极的布线层的结构化金属层。在这种情况下，连续屏蔽层用于从布线层屏蔽阱电极。又此外，可以省略结构化金属层135，使得另一金属层145代替结构化金属层135。

介电层130、140可以例如由无机介电材料组成，诸如例如由氧化硅和/或氮化硅组成。它们可以通过微制造形成，例如通过等离子体CVD(化学气相沉积)或例如通过正硅酸四乙酯(TEOS)的热分解。

图3是由结构化电极层125形成的简化电极布局的示意性俯视图。可以使用单电极层125(例如，参见图1)或多层设计(例如，参见图2)。一些电极形成为条形电极，而其他电极可以形成为小横向维度的绝缘电极。许多不同的电极布局在本领域中是已知的，并且可以用于本文公开的示例中。此外，由结构化电极层125提供的电极布局可以包括Y结和/或X结(未示出)。

图3示出了结构化电极层125的端子焊盘125t，其可用于通过连接器(未示出，例如引线键合)将包括其RF和DC电极的微制造电极结构125电连接到外部电路(未示出)。电互连的电连接的其他设计(例如，参见图2)也是可行的，并且应当注意，在其他示例中，电极可以不连接到在基板120处暴露的端子焊盘125t，而是例如连接到直接连接到基板120中的集成电路(未示出)的通孔。

图4示出了用于控制俘获离子的装置400，其被实现为3D离子阱。3D离子阱几何形状(例如，(一个或多个)线性Paul阱)通过允许显著更高的电位深度和更高的俘获频率而区别于表面电极阱几何形状(例如，参见图1和图2)。在图4所示的示例性装置400中，(一个或多个)离子180在基板120和设置在基板120之上并与基板120间隔开的另一基板150之间被俘获。一个或多个间隔构件160可以设置在基板120和另一基板150之间。

本文公开的离子阱可以是线性阱，其中在二维中使用RF俘获，而在第三维中使用静态电场俘获。

间隔构件160限定了基板120和另一基板150之间的间隔。间隔构件160可以通过晶片结合技术而结合到基板120和/或另一基板150。例如，可以应用玻璃结合技术或共晶结合技术或阳极结合技术或热压结合技术。

结构化顶部电极层155设置在另一基板150的与结构化电极层125相对的主侧处。结构化顶部电极层155形成(三维)离子阱的电极。离子阱被配置成在结构化电极层125和结构化顶部电极层155之间的空间中俘获(一个或多个)离子180。

结构化顶部电极层155也可以通过微制造技术形成。通常，用于电极形成和结构化的微制造技术可以例如涉及光刻方法(例如，包括光致抗蚀剂应用、图案化、蚀刻)和/或沉积技术(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、溅射)和/或电镀技术(例如，化学电镀、电流电镀)，其用于施加介电层130、140、金属层135、145和/或电极层125、155。此外，用于电极形成和结构化的微制造技术可以包括用于结构化光致抗蚀剂层、介电层130、140、金属层135、145和电极层125、155的蚀刻工艺。

结构化顶部电极层155可以通过电互连(未示出)电连接到外部电路，该电互连可以类似于以上在基板120的上下文中描述的电互连。在这方面，参考以上描述以避免重复。

形成在结构化电极层125和/或结构化顶部电极层155中的电极可以以微米或亚微米级精度和对准准确度来结构化。这允许实现复杂的电极布局而不损失俘获离子180的可控性。

在用于控制俘获离子180的装置100、200、400中，期望将离子180的不想要的发热保持为尽可能低。术语离子发热也可以称为运动发热。离子发热可以描述为离子180的动能的增加。在一个示例中，离子180的动能的这种增加可以由从离子阱的暴露表面(特别是包括离子阱的电极表面)发射的MHz范围内的电场波动对离子的运动状态的激发而引起。为了实现高质量的离子控制和/或量子比特运算，期望最小化发热效应(例如(一个或多个)离子180的不合期望的移动)。

根据本公开，导电低声子态密度层(被称为低PDOS层)被包括在(一个或多个)结构化电极层125和/或155中。这种低PDOS层可能导致较低的发热效应。

更具体地，在具有低PDOS的一个或多个结构化电极层125、155中使用诸如例如TiN或TiW或Ti或W的材料可以降低激发表面偶极跃迁的尝试速率。这可以降低可能导致运动发热的表面电场噪声。通过减少一个或多个结构化电极层125、155上的表面电场噪声，可以减少离子180的运动发热。

在一个实施例中，集成在电极层(例如，结构化电极层125和/或结构化顶部电极层155)中的低PDOS层可以具有等于或大于100nm的PDOS厚度阈值的厚度。在其他实施例中，集成在电极层(例如，结构化电极层125和/或结构化顶部电极层155)中的低PDOS层可以具有等于或大于400nm或500nm或600nm或700nm或800nm或1μm的PDOS厚度阈值的厚度。

增加低PDOS层的厚度可以增加低PDOS层与基板的“振动解耦”效应。换句话说，增加低PDOS层的厚度可以减少在低PDOS层的表面处的声子的数量(例如声子态密度；PDOS)。例如，如果低PDOS层厚于PDOS厚度阈值(例如100nm或400nm或500nm或600nm或700nm或800nm或1μm)，则PDOS层中的声子可以独立于基板120中的声子(和/或介电层130中的声子)。换句话说，在低PDOS层厚于PDOS厚度阈值(例如100nm或400nm或500nm或600nm或700nm或800nm或1μm)的情况下，低PDOS层的PDOS可以独立于低PDOS层下方的基板的PDOS或者至少受其影响较小。另一方面，较薄层(即，厚度小于PDOS厚度阈值的层)的PDOS可以由相应基板的PDOS支配或影响。低PDOS层的合适的PDOS厚度阈值可以大于100nm或400nm或500nm或600nm或700nm或800nm或1μm。

高声速c_S通过PDOS～(1/c_S)³转换为低PDOS。因此，为了提高效率，低PDOS层中的(横向)声速c_S可以例如大于3040m/s。例如，声速c_S等于或大于4100m/s、4300m/s、4500m/s、4700m/s、4900m/s和5100m/s也是可能的。

表1指示了各种材料的(横向)声速c_S和相对于铜(Cu)的PDOS。

表1

材料	cS(m/s)	相对PDOS
			Cu	2270	100％
Au	1200	677％
			Al	3040	42％
TiN	5400	7％
			W	2890	48％
Ti	3125	38％

Cu和Au是离子阱中常用作电极和/或电极表面材料的典型材料。从表中可以看出，例如，与Cu或Au相比，TiN、W和Ti表现出明显较低的PDOS。在表1所示的材料中，针对TiN，可以预期金属材料或具有类金属行为的材料的最低PDOS。因此，在一个实施例中，低PDOS层的材料可以是TiN。在一个实施例中，低PDOS层由TiN组成，并且具有等于或大于400nm的厚度。

图5至图8中示出了被配置成形成结构化电极层125的各种不同层或堆叠的示例。图5至图8仅示出了较下电极层125，但是所有示例也适用于例如结构化顶部电极层155。

参考图5和6，结构化电极层125包括低PDOS层520。低PDOS层520设置在基板120之上，并且如果存在的话，设置在介电层130之上。低PDOS层520可以是结构化电极层125的顶层。也就是说，低PDOS层520可以提供结构化电极层125的暴露顶表面125A。

在如图5所示的一个示例中，低PDOS层520可以是结构化电极层125的唯一层。也就是说，结构化电极层125可以仅由低PDOS层构成。在这种情况下，低PDOS层520的材料同时用于承载可在离子阱中出现的例如高达1A的相对高的电流。在一些示例中，电流也可能比1A高。为了能够以尽可能少的发热实现这种载流能力，在图5的实施例中，低PDOS层520可以特别厚(如上所述，这也提高了低PDOS层520的声学效率)。例如，低PDOS层520可以具有大于上述低PDOS厚度阈值的厚度，即大于100nm或400nm或500nm或600nm或700nm或800nm或1μm的厚度。在一些实施例中，低PDOS层520的厚度可以小于2μm。在其他示例中，低PDOS层520的厚度也可以大于2μm。

在如图6所示的另一示例中，结构化电极层125还可以包括设置在基板120和低PDOS层520之间的高导电率金属层620。高导电率金属层620的厚度可以在100nm至10μm、特别是1μm至2μm的范围内。

在一个实施例中，高导电率金属层620可以包括或由导电率大于低PDOS层520的材料的导电率的高导电率金属组成。在其他示例中，导电率金属层可以具有与低PDOS层520相同的导电率。

高导电率金属层620例如可以包括或由AlSiCu合金或AlCu合金或Cu或Al组成。示例性AlSiCu合金可以具有以重量百分比(％wt)计的化学成分，例如，98.5％wt的Al、1.0％wt的Si和0.5％wt的Cu，余量为附带杂质。示例性AlCu合金可以具有以重量百分比计的化学成分，例如，99.5％wt的Al和0.5％wt的Cu，余量为附带杂质。在其他示例中，金属材料可以由Au或Ag组成，或者可以包括或由上述材料的任何组合组成。

高导电率金属层620可以例如按照低PDOS层520来结构化。Al基层可能更适合湿法结构化，而可能比Al基层具有更高的导电率的Cu基层可能需要附加的结构化步骤。

高导电率金属层620可以具有承载相对高的充电电流(例如用于RF电极的电容充电电流)的功能。换句话说，高导电率金属层620可以用于最小化由于操作期间的欧姆损耗而导致的耗散/发热。如果在结构化电极层125中包括高导电率金属层620，则与图5所示的示例相比，低PDOS层520的厚度可以减小。例如，低PDOS层可以具有在低PDOS厚度阈值(例如100nm或400nm或500nm或600nm或700nm或800nm或1μm)和1.5μm之间的厚度。如上所述，低PDOS层的最小厚度(例如低PDOS厚度阈值)可以确保来自基板120(和/或介电层130)的足够的声子衰减。

返回参考图5，如果在结构化电极层125中不存在高导电率金属层620，则低PDOS层520应当具有处理电极电流的适当厚度，例如，由Cu或Au构成的等效电极的2-3倍那么厚。

参考图7和8，在其他实施例中，结构化电极层125可以包括设置在低PDOS层520或高导电率金属层620之上的贵金属顶层720。在这些实施例中，顶层720可以提供结构化电极层125的暴露表面125A。换句话说，顶层720可以实现结构化电极层125的最终涂层，例如，用于表面钝化。在一些示例中，顶层720可以直接沉积在低PDOS层520上。

顶层720的厚度可以在5nm至40nm、特别是10nm至20nm的范围内。例如，顶层720可以是Au、Pt、Pd或其他贵(珍贵)金属材料。贵金属材料可以减少杂质在暴露表面125A上的沉积。

图7示出了类似于图5的示例但是其中用于表面钝化的顶层720布置在低PDOS层520之上的示例。因此，上面关于图5的讨论也适用于图7。

图8示出了类似于图6的示例但是其中用于表面钝化的顶层720布置在低PDOS层520之上的示例。因此，上面关于图6的讨论也适用于图8。

例如，低PDOS层520可以例如包括或由TiN或TiW或Ti或W组成，或者可以包括或由这些材料的任何组合组成。Ti、W和TiN在表1中示出。TiW是基于Ti和W的合金，与Ti和W相比，它可能表现出相似的声速c_S和/或PDOS。以重量百分比(％wt)计的示例性化学成分是例如18-20％wt的Ti，余量为W和附带杂质。

与结构化电极层125相关的所有公开内容(特别是图5至8的层堆叠)可以等同地应用于图4所示的结构化顶部电极层155、400，并且参考上述公开内容以避免重复。

图9示出了制造用于控制俘获离子的微制造装置(例如，装置100、200、400)的方法的示例性阶段。该方法具体涉及这种装置的电极层(例如，结构化电极层125和/或结构化顶部电极层155)的形成。

在S1，该方法包括提供介电材料或半导体材料的基板120。基板可以是例如晶片。

如上所述，可选地，介电层130可以例如设置在基板120的上表面上。此外，如图2和4所示，金属层135、145可以形成在介电层130中。

在S2，在基板120之上形成结构化电极层125，其中结构化电极层125形成被配置成在结构化电极层之上的空间中俘获离子的离子阱的多个电极。结构化电极层125包括导电的低声子态密度层，称为低PDOS层，低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm、400nm或500nm或600nm或700nm或800nm或1μm的厚度。

示例

以下示例涉及本公开的其他方面。

示例1是一种用于控制俘获离子的微制造装置，所述微制造装置包括：介电材料或半导体材料的基板；和设置在所述基板之上的结构化电极层，其中所述结构化电极层形成离子阱的多个电极，所述离子阱被配置成在所述结构化电极层之上的空间中俘获离子。所述结构化电极层包括低声子态密度层，称为低PDOS层，所述低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm的厚度。

在示例2中，示例1的主题可以可选地包括其中所述低PDOS层的厚度大于400nm或500nm或600nm或700nm或800nm或1μm。

在示例3中，示例1或2的主题可以可选地包括其中所述低PDOS层中的声速大于3040m/s。

在示例4中，前述示例中任一个的主题可以可选地包括其中所述结构化电极层还包括设置在所述低PDOS层之上的贵金属顶层，所述顶层具有在5nm至40nm、特别是10nm至20nm范围内的厚度。

在示例5中，前述示例中任一个的主题可以可选地包括其中结构化电极层还包括设置在所述基板和所述低PDOS层之间的高导电率金属层，其中高导电率金属层的厚度在100nm至2μm、特别是300nm至1000nm的范围内，并且高导电率金属层包括或由导电率大于所述低PDOS层的材料的导电率的高导电率金属组成。

在示例6中，示例5的主题可以可选地包括其中所述高导电率金属层包括Al或AlSiCu或Cu。

在示例7中，示例4的主题可以可选地包括其中所述结构化电极层仅由所述低PDOS层和所述顶层构成。

在示例8中，示例1至3中任一个的主题可以可选地包括其中所述结构化电极层仅由所述低PDOS层构成。

在示例9中，前述示例中任一个的主题可以可选地包括其中所述基板由蓝宝石或熔融石英或石英或硅组成。

示例10是一种制造用于控制俘获离子的微制造装置的方法，所述方法包括：提供介电材料或半导体材料的基板；和在所述基板之上形成结构化电极层，其中所述结构化电极层形成离子阱的多个电极，所述离子阱被配置成在所述结构化电极层之上的空间中俘获离子，其中所述结构化电极层包括导电的低声子态密度层，称为低PDOS层，所述低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm的厚度。

在示例11中，示例10的主题可以可选地还包括在所述低PDOS层之上形成贵金属顶层，所述顶层具有在5nm至40nm、特别是10nm至20nm范围内的厚度。

在示例12中，示例10或11的主题可以可选地包括其中形成设置在基板和低PDOS层之间的高导电率金属层，其中高导电率金属层具有在100nm至1500nm、特别是300nm至1000nm范围内的厚度，并且高导电率金属层包括导电率大于所述低PDOS层的材料的导电率的高导电率金属或由高导电率金属组成。

在示例13中，示例10至12中任一个的主题可以可选地包括其中所述结构化电极层通过包括蚀刻所述低PDOS层的光刻而形成。

尽管本文已经示出和描述了具体示例，但是本领域普通技术人员将会理解，在不脱离本发明的范围的情况下，可以用各种替代和/或等效的实现来代替示出和描述的具体示例。本申请意在覆盖本文讨论的具体示例的任何修改或变化。因此，本发明意在仅由权利要求及其等同物来限制。

Claims (13)

1.一种用于控制俘获离子的微制造装置，所述微制造装置包括：

介电材料或半导体材料的基板；和

设置在所述基板之上的结构化电极层，其中所述结构化电极层形成离子阱的多个电极，所述离子阱被配置成在所述结构化电极层之上的空间中俘获离子，其中所述结构化电极层包括低声子态密度层即低PDOS层，所述低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm的厚度。

2.根据权利要求1所述的微制造装置，其中所述低PDOS层的厚度大于400nm或500nm或600nm或700nm或800nm或1μm。

3.根据权利要求1或2所述的微制造装置，其中所述低PDOS层中的声速大于3040m/s。

4.根据前述权利要求中任一项所述的微制造装置，其中所述结构化电极层还包括设置在所述低PDOS层之上的惰性金属材料顶层，所述顶层具有在5nm至40nm、特别是10nm至20nm范围内的厚度。

5.根据权利要求1至4中任一项所述的微制造装置，其中所述结构化电极层还包括设置在所述基板和所述低PDOS层之间的高导电率金属层，高导电率层具有在100nm至10μm、特别是1μm至2μm范围内的厚度。

6.根据权利要求5所述的微制造装置，其中所述高导电率金属层包括Al或AlSiCu或Cu。

7.根据权利要求4所述的微制造装置，其中所述结构化电极层仅由所述低PDOS层和所述顶层构成。

8.根据权利要求1或2所述的微制造装置，其中所述结构化电极层仅由所述低PDOS层构成。

9.根据前述权利要求中任一项所述的微制造装置，其中所述基板由蓝宝石或熔融石英或硅组成。

10.一种制造用于控制俘获离子的微制造装置的方法，所述方法包括：

提供介电材料或半导体材料的基板；和

在所述基板之上形成结构化电极层，其中所述结构化电极层形成离子阱的多个电极，所述离子阱被配置成在所述结构化电极层之上的空间中俘获离子，其中所述结构化电极层包括低声子态密度层即低PDOS层，所述低PDOS层由TiN或TiW或Ti或W组成，并且具有等于或大于100nm的厚度。

11.根据权利要求9所述的方法，还包括：

在所述低PDOS层之上形成惰性金属材料顶层，所述顶层具有在5nm至40nm、特别是10nm至20nm范围内的厚度。

12.根据权利要求10所述的方法，还包括：

形成设置在所述基板和所述低PDOS层之间的高导电率金属层，高导电率层具有在100nm至10μm、特别是1μm至2μm范围内的厚度。

13.根据权利要求9至12中任一项所述的方法，其中所述结构化电极层通过包括蚀刻所述低PDOS层的光刻而形成。