CN118136643A - 图像传感器、像素结构及其制作方法 - Google Patents

Abstract

本发明提供了一种图像传感器、像素结构及其制作方法，应用于半导体制备技术领域。在本发明中，通过在源极跟随晶体管栅极的侧壁设置与基底直接接触的第一导电插塞，实现只需至少一个第一导电插塞便可将浮动扩散点、源极跟随晶体管栅极及复位晶体管源极进行电性连接，既减少了像素结构中金属线和导电插塞的数量，即简化了工艺、降低了制作成本，又避免了现有技术中像素结构中将浮动扩散点电性引出的导电插塞和金属线与其他栅极及导电插塞、金属线之间的寄生电容太大，进而影响转换增益和像素噪声，亦即实现了像素结构的紧凑设计，缩小了像素结构在基底上的占用面积，并为提供更复杂的其他连接以及实现更复杂的功能保留了更多空间。

Description

图像传感器、像素结构及其制作方法

技术领域

本发明涉及半导体技术领域，特别涉及一种图像传感器、像素结构及其制作方法。

背景技术

图像传感器通常用于将光学信号转换为电信号，是组成数字摄像头的重要组成部分，根据器件的不同，可分为电荷耦合器件型(charge Coupled Device，简称CCD)和CMOS图像传感器型(CMOS Image Sensor，简称CIS)两大类。通常CMOS图像传感器的一个有源像素单元包含位于外延层中的光电二极管（Photo Diode，PD）和若干晶体管，以4T结构CMOS图像传感器为例，四个晶体管具体包括转移管(Transfer ，Tx)、源极跟随管(Source Follow，SF)、复位管(Reset，RST) 和行选择管(Row Select，RS)。

目前，图像传感器内的每一像素结构中的多个晶体管之间均是采用导电插塞和金属线进行像素内部的连接，而采用导电插塞和金属线进行像素内部连接的方案会造成像素结构的寄生电容太大，进而影响转换增益和像素的噪声，以及增大像素结构的RC延迟，进而降低像素结构的读取速度及帧率的问题。

现阶段采用的方法主要是减小金属线宽度以及尽量在高层进行金属走线来减少寄生效应，但是对于可用金属层较少的像素阵列，其效果很有限，且还不利于像素单元的微缩。

发明内容

本发明的目的在于提供一种图像传感器、像素结构及其制作方法，以利用一个或两个直接电性连接源极跟随晶体管栅极和至少位于其一侧的基底的第一导电插塞，实现无需金属线便可将浮动扩散点、源极跟随晶体管栅极及复位晶体管源极进行电性连接的目的，避免了金属线的存在所导致的浮动扩散点的寄生电容增大、转换增益降低、以及噪声降低的技术问题。

第一方面，为了解决上述技术问题，本发明提供了一种像素结构的制作方法，至少可包括如下步骤：

提供一基底，所述基底内形成有器件隔离结构以及被所述器件隔离结构定义出的转移晶体管区、源极跟随晶体管区及复位晶体管区，所述基底上形成有栅极氧化层。

于所述栅极氧化层上形成栅极层，所述栅极层包括相互分隔设置的转移晶体管栅极、源极跟随晶体管栅极和复位晶体管栅极。

于所述基底上形成将所述栅极层掩埋在内的层间介质层。

于所述层间介质层内形成至少一第一导电插塞和多个第二导电插塞，所述第一导电插塞至少覆盖所述源极跟随晶体管栅极的侧壁，且沿垂直方向延伸覆盖所述源极跟随晶体管栅极两侧的部分基底表面。

在其中一些可选的示例中，所述第一导电插塞在垂直方向上的截面形状可为倒L形、长方形或底部未封闭的箱形。

在其中一些可选的示例中，当所述第一导电插塞的形状为所述倒L形和/或所述长方形时，所述像素结构包括两个相对且分别独立设置在所述源极跟随晶体管栅极的一侧壁上的所述第一导电插塞；其中，一形状为所述倒L形的第一导电插塞还沿水平方向延伸覆盖所述源极跟随晶体管栅极的部分顶面，且所述垂直方向和所述水平方向垂直。

在其中一些可选的示例中，当所述第一导电插塞的形状为所述底部未封闭的箱形时，该形状为所述底部未封闭的箱形的第一导电插塞还沿水平方向延伸覆盖所述源极跟随晶体管栅极的整个顶面。

在其中一些可选的示例中，形成所述第一导电插塞的步骤，包括：

对所述层间介质层的位于所述源极跟随晶体管栅极的部分进行刻蚀，以形成一凹槽，所述凹槽在水平方向上的宽度大于所述源极跟随晶体管栅极在所述水平方向的宽度，以在露出所述源极跟随晶体管栅极的顶面的同时，露出位于其两侧的部分基底的顶面。

在所述凹槽内沉积导电材料，以形成所述第一导电插塞。

以及在所述凹槽的剩余空间内填满所述层间介质层的绝缘材料。

在其中一些可选的示例中，所述多个第二导电插塞，分别设置在所述转移晶体管栅极、所述复位晶体管栅极以及所述复位晶体管栅极的远离所述源极跟随晶体管栅极侧的部分基底表面上，以与其一一对应电性连接。

在其中一些可选的示例中，所述第一导电插塞的顶面与所述第二导电插塞的顶面可齐平。

在其中一些可选的示例中，所述第一导电插塞的顶面可低于所述第二导电插塞的顶面。

在其中一些可选的示例中，在形成顶面齐平的所述第一导电插塞与所述第二导电插塞之后，所述制作方法还可以包括：

沿所述垂直方向向下刻蚀去除所述层间介质层和所述第一导电插塞的部分高度，以使刻蚀后剩余的第一导电插塞的顶面低于所述第二导电插塞的顶面。

在其中一些可选的示例中，在形成所述栅极层之后，且在形成所述层间介质层之前，所述制作方法还可以包括：

于所述转移晶体管栅极和所述源极跟随晶体管栅极之间的基底内形成浮动扩散节点。

以及于所述源极跟随晶体管栅极和所述复位晶体管栅极之间的基底内形成复位晶体管源极。

在其中一些可选的示例中，在形成所述凹槽之后，且在形成所述导电材料之前，所述制作方法还可以包括：

沿着所述凹槽，向所述凹槽所露出的靠近所述转移晶体管栅极的基底表面进行离子注入，以形成浮动扩散节点。

以及沿着所述凹槽，向所述凹槽所露出的靠近所述复位晶体管栅极的基底表面进行离子注入，以形成复位晶体管源极。

在其中一些可选的示例中，在形成所述第一导电插塞和所述第二导电插塞之后，所述制作方法还可以包括：

于所述层间介质层内形成多个金属线，一所述金属线设置在一所述第二导电插塞上，以与该第二导电插塞电性连接。

在其中一些可选的示例中，所述栅极层为多晶硅栅极层或金属栅极层。

第二方面，基于相同的发明构思，本发明还提供了一种像素结构，具体可包括：

基底。

栅极氧化层，位于所述基底上，并包括相互分隔设置且底部露出基底部分顶面的第一接触孔和第二接触孔。

栅极层，包括设置在所述第一接触孔和所述第二接触孔之间的栅极氧化层上的源极跟随晶体管栅极，以及设置在所述第二接触孔的远离所述第一接触孔侧的栅极氧化层上的复位晶体管栅极。

浮动扩散点，位于所述第一接触孔下方所露出的基底内。

复位晶体管源极，位于所述第二接触孔下方所露出的基底内。

至少一第一导电插塞，所述第一导电插塞至少覆盖在所述源极跟随晶体管栅极的侧壁上，且沿垂直方向延伸设置在所述第一接触孔和/或所述第二接触孔内，以将所述浮动扩散点和/或所述复位晶体管源极与所述源极跟随晶体管栅极电性连接。

多个第二导电插塞，分别设置在所述转移晶体管栅极、所述复位晶体管栅极以及所述复位晶体管栅极的远离所述第二接触孔侧的部分基底表面上，以与其一一对应电性连接。

以及多个金属线，一所述金属线设置在一所述第二导电插塞上，以与该第二导电插塞电性连接。

在其中一些可选的示例中，所述第一导电插塞在所述垂直方向上的截面形状可为倒L形、长方形或底部未封闭的箱形。

在其中一些可选的示例中，当所述第一导电插塞的形状为所述倒L形和/或所述长方形时，所述像素结构包括两个相对且分别独立设置在所述源极跟随晶体管栅极的一侧壁上的所述第一导电插塞； 其中，一形状为所述倒L形的第一导电插塞还沿水平方向延伸覆盖所述源极跟随晶体管栅极的部分顶面，且所述垂直方向和所述水平方向垂直。

在其中一些可选的示例中，当所述第一导电插塞的形状为所述底部未封闭的箱形时，该形状为所述底部未封闭的箱形的第一导电插塞还沿水平方向延伸覆盖所述源极跟随晶体管栅极的整个顶面。

在其中一些可选的示例中，所述栅极层还可以包括：

转移晶体管栅极，所述转移晶体管栅极设置在所述第一接触孔的远离所述第二接触孔侧的栅极氧化层上。

在其中一些可选的示例中，所述第一导电插塞的顶面与所述第二导电插塞的顶面可以齐平。

在其中一些可选的示例中，所述第一导电插塞的顶面可以低于所述第二导电插塞的顶面。

第三方面，基于相同的发明构思，本发明还提供了一种图像传感器，其至少包括一个如上所述的像素结构，且该像素结构的具体结构在此将不再累述。

与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

本发明提供了一种像素结构的制作方法，其包括：提供一基底，所述基底内形成有器件隔离结构以及被所述器件隔离结构定义出的转移晶体管区、源极跟随晶体管区及复位晶体管区，所述基底上形成有栅极氧化层，于所述栅极氧化层上形成栅极层，所述栅极层包括相互分隔设置的转移晶体管栅极、源极跟随晶体管栅极和复位晶体管栅极，于所述基底上形成将所述栅极层掩埋在内的层间介质层，于所述层间介质层内形成至少一第一导电插塞和多个第二导电插塞，所述第一导电插塞至少覆盖所述源极跟随晶体管栅极的侧壁，且沿垂直方向延伸覆盖所述源极跟随晶体管栅极两侧的部分基底表面。

本发明中，通过一个或两个直接电性连接源极跟随晶体管栅极和至少位于其一侧的基底的第一导电插塞（也可理解为共享导电插塞），实现像素结构中多个部件之间的直接电性连接，既减少了像素结构中金属线和导电插塞的数量，即简化了工艺、降低了制作成本，又避免了现有技术中像素结构中将浮动扩散点电性引出的导电插塞和金属线与其他栅极及导电插塞、金属线之间的寄生电容太大，进而影响转换增益和像素噪声的技术问题，即本发明只需一个或两个第一导电插塞（无需金属线）便可将浮动扩散点、源极跟随晶体管栅极及复位晶体管源极进行电性连接，亦即实现了像素结构的紧凑设计，缩小了像素结构在基底上的占用面积，并为提供更复杂的其他连接以及实现更复杂的功能保留了更多空间。

附图说明

附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：

图1为本发明实施例中所提供的包含两个在垂直方向上的截面形状为倒L形的第一导电插塞的一像素结构的一种局部示意图。

图2为本发明实施例中所提供的包含两个在垂直方向上的截面形状为倒L形的第一导电插塞的一像素结构的另一种局部示意图。

图3为本发明实施例中所提供的包含两个在垂直方向上的截面形状为长方形的第一导电插塞的一像素结构的一种局部示意图。

图4为本发明实施例中所提供的包含两个在垂直方向上的截面形状为长方形的第一导电插塞的一像素结构的另一种局部示意图。

图5为本发明实施例中所提供的包含一个在垂直方向上的截面形状为底部未封闭的箱形的第一导电插塞的一像素结构的一种局部示意图。

图6为本发明实施例中所提供的包含一个在垂直方向上的截面形状为底部未封闭的箱形的第一导电插塞的一像素结构的另一种局部示意图。

图7为本发明实施例中所提供的所述像素结构的制作方法的流程示意图。

其中，附图标记为：

100-基底，STI-浅沟槽隔离结构，Tx-转移晶体管区，SF-源极跟随晶体管区，RST-复位晶体管区，110-栅极氧化层，101-第一接触孔，102-第二接触孔，120-栅极层，SG-源极跟随晶体管栅，SG-源极跟随晶体管栅极，RG-复位晶体管栅极，FD-浮动扩散点，S1-复位晶体管源极，130-层间介质层，CT1-第一导电插塞，CT2-第二导电插塞，M1-金属线。

在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制。

具体实施方式

为了使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。 可以理解的是，本发明中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的区域相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，区域相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的区域相对描述词。

在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。 需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

根据背景技术介绍可知，目前，图像传感器内的每一像素结构中的多个晶体管之间均是采用导电插塞和金属线进行像素内部的连接，而采用导电插塞和金属线进行像素内部连接的方案存在以下主要缺陷：1、导电插塞、金属线以及不同晶体管的栅极之间存在较大的寄生电容（即寄生效应），而像素结构的转换增益则与像素结构中浮动扩散点（Floating Diffusion Node，FD）的电容值密切相关，具体地，转换增益与FD节点的电容值成反比，因此较高的寄生电容势必造成像素结构的转换增益降低，进而影响其噪声的技术问题；2、导电插塞、金属线以及不同晶体管的栅极之间的大寄生电容，还会增加像素结构的RC延迟，进而降低像素结构的读取速度及帧率；3、像素结构的设计尺寸受到限制，具体的，由于现有技术需要额外的导电插塞和金属线实现像素结构的部件连接，而其导电插塞和金属线则均需要满足一定的设计规范（design rule），这种连接限制了其他连接的尺寸或复杂度。

为了解决如上问题，本发明发明人提出了可以通过优化用于电性引出浮动扩散点、源极跟随晶体管栅极和复位晶体管源极的导电插塞和金属线的方式，降低该部分导电插塞、金属线与其他栅极（多晶硅栅极或金属栅极）之间的寄生效应，并具体提出了优化后无需金属线便可实现局部多部件电性连接的第一导电插塞的新型结构。具体的，该第一导电插塞在垂直于所述基底表面的方向（以下简称为垂直方向）上的截面形状可示例性的为倒L形、长方形或底部未封闭的箱形。

下文将通过与附图相结合的方式，对本发明实施例中所提供的多种不同形状的无需金属线便可实现局部多部件电性连接的第一导电插塞的新型结构及包含其在内的一像素结构进行详细介绍。

为了方便理解，下文中定义了水平方向和垂直方向，其中水平方向即为与基底100的表面相平行的方向；垂直方向即为与基底100的表面垂直的方向，并且所述水平方向和垂直方向均相互垂直。

应理解，本发明实施例中所提出的像素结构可为4T、5T、6T、7T或8T像素结构，而所述图像传感器则具体可包括由多个所述像素结构构成的像素阵列，而为了简化附图，本发明实施例中所提供的如下附图仅绘制了所述图像传感器中的任意一4T像素结构中的部分晶体管。

实施例一

请参阅图1，图1为本发明实施例中所提供的包含两个在垂直方向上的截面形状为倒L形的第一导电插塞的一像素结构的局部示意图。如图1所示，本发明实施例中所提供的像素结构可包括：

基底100，其中所述基底100内形成有多个器件隔离结构（如浅沟槽隔离结构STI）以及被所述器件隔离结构定义出的转移晶体管区Tx、源极跟随晶体管区SF及复位晶体管区RST。

栅极氧化层110，所述栅极氧化层110位于所述基底100上，并包括相互分隔设置且底部露出基底100部分顶面的第一接触孔101和第二接触孔102，其中所述第一接触孔101的底部所露出的基底100的部分区域即为后续用于形成像素结构中的浮动扩散点FD的对应基底区域，而所述第二接触孔102的底部所露出的基底100的部分区域即为后续用于形成像素结构中的复位晶体管源极S1的对应基底区域。

栅极层120，所述栅极层120具体包括：设置在所述第一接触孔101的远离所述第二接触孔102侧的栅极氧化层110上的转移晶体管栅极TG，设置在所述第一接触孔101和所述第二接触孔102之间的栅极氧化层110上的源极跟随晶体管栅极SG，以及设置在所述第二接触孔102的远离所述第一接触孔101侧的栅极氧化层110上的复位晶体管栅极RG。其中，所述栅极层120可为重掺杂的多晶硅栅极层或重掺杂的金属栅极层，而其内所掺杂的离子可包括磷离子。

浮动扩散点FD，所述浮动扩散点FD具体位于所述第一接触孔101下方所露出的基底100内。

复位晶体管源极S1，所述复位晶体管源极S1具体位于所述第二接触孔102下方所露出的基底100内。

两个第一导电插塞CT1，所述两个第一导电插塞CT1在所述垂直方向上的截面形状均为倒L形，且该两个第一导电插塞CT1对称且不直接接触的设置在所述源极跟随晶体管栅极SG的两侧侧壁上，并沿水平方向延伸覆盖所述源极跟随晶体管栅极SG的部分顶面，即构成所述倒L形，且所述两个第一导电插塞CT1沿垂直方向均沿延伸设置在所述第一接触孔101或所述第二接触孔102内，以通过穿过所述第一接触孔101的第一导电插塞CT1将所述源极跟随晶体管栅极SG与所述浮动扩散点FD电性连接，并通过穿过所述第二接触孔102的第一导电插塞CT1将所述源极跟随晶体管栅极SG与所述复位晶体管源极S1电性连接，即将所述浮动扩散点FD、所述复位晶体管源极S1、所述源极跟随晶体管栅极SG三者仅利用两个第一导电插塞CT1电性连接。

多个第二导电插塞CT2，分别设置在所述转移晶体管栅极TG、所述复位晶体管栅极RG以及所述复位晶体管栅极RG的远离所述第二接触孔102侧的部分基底100表面上，以与其一一对应电性连接。

多个金属线M1，一所述金属线M1设置在一所述第二导电插塞CT2上，以与该第二导电插塞CT2电性连接。

在本发明实施例中，通过第一导电插塞CT1和源极跟随晶体管栅极SG的导电性，将直接接触的两个所述第一导电插塞CT1和所述源极跟随晶体管栅极SG直接电性连接，而无需在单独设置金属线（由于其无需外接电源），即省去（去除）了像素结构中用于电性引出且将其互连的所述浮动扩散点FD、所述复位晶体管源极S1、所述源极跟随晶体管栅极SG的金属线，亦即减少了像素结构中金属线和导电插塞的数量，简化了工艺、降低了制作成本，并且还进一步避免了现有技术中像素结构中将浮动扩散点电性引出的导电插塞和金属线与其他栅极及导电插塞、金属线之间的寄生电容太大，进而影响转换增益和像素噪声的技术问题。

应理解，本发明实施例一中的所述两个第一导电插塞CT1在所述垂直方向上的高度可以与所述第二导电插塞CT2的高度相同（即二者顶面齐平），而在其他实施例中，所述两个第一导电插塞CT1在所述垂直方向上的高度还可以与所述第二导电插塞CT2的高度不同（即二者顶面不齐平），且优选让所述两个第一导电插塞CT1的顶面低于所述第二导电插塞CT2的顶面，如图2所示。

实施例二

请参阅图3，图3为本发明实施例中所提供的包含两个在垂直方向上的截面形状为长方形的第一导电插塞的一像素结构的局部示意图。如图3所示，本发明实施例中所提供的像素结构可包括：

基底100，其中所述基底100内形成有多个器件隔离结构（如浅沟槽隔离结构STI）以及被所述器件隔离结构定义出的转移晶体管区Tx、源极跟随晶体管区SF及复位晶体管区RST。

栅极氧化层110，所述栅极氧化层110位于所述基底100上，并包括相互分隔设置且底部露出基底100部分顶面的第一接触孔101和第二接触孔102，其中所述第一接触孔101的底部所露出的基底100的部分区域即为后续用于形成像素结构中的浮动扩散点FD的对应基底区域，而所述第二接触孔102的底部所露出的基底100的部分区域即为后续用于形成像素结构中的复位晶体管源极S1的对应基底区域。

栅极层120，所述栅极层120具体包括：设置在所述第一接触孔101的远离所述第二接触孔102侧的栅极氧化层110上的转移晶体管栅极TG，设置在所述第一接触孔101和所述第二接触孔102之间的栅极氧化层110上的源极跟随晶体管栅极SG，以及设置在所述第二接触孔102的远离所述第一接触孔101侧的栅极氧化层110上的复位晶体管栅极RG。其中，所述栅极层120可为重掺杂的多晶硅栅极层或重掺杂的金属栅极层，而其内所掺杂的离子可包括磷离子。

浮动扩散点FD，所述浮动扩散点FD具体位于所述第一接触孔101下方所露出的基底100内。

复位晶体管源极S1，所述复位晶体管源极S1具体位于所述第二接触孔102下方所露出的基底100内。

两个第一导电插塞CT1，所述两个第一导电插塞CT1在所述垂直方向上的截面形状均为长方形，且该两个第一导电插塞CT1对称且不直接接触的设置在所述源极跟随晶体管栅极SG的两侧侧壁上，并沿水平方向延伸覆盖所述源极跟随晶体管栅极SG的部分顶面，即构成所述长方形，且所述两个第一导电插塞CT1沿垂直方向均沿延伸设置在所述第一接触孔101或所述第二接触孔102内，以通过穿过所述第一接触孔101的第一导电插塞CT1将所述源极跟随晶体管栅极SG与所述浮动扩散点FD电性连接，并通过穿过所述第二接触孔102的第一导电插塞CT1将所述源极跟随晶体管栅极SG与所述复位晶体管源极S1电性连接，即将所述浮动扩散点FD、所述复位晶体管源极S1、所述源极跟随晶体管栅极SG三者仅利用两个第一导电插塞CT1电性连接。

多个第二导电插塞CT2，分别设置在所述转移晶体管栅极TG、所述复位晶体管栅极RG以及所述复位晶体管栅极RG的远离所述第二接触孔102侧的部分基底100表面上，以与其一一对应电性连接。

多个金属线M1，一所述金属线M1设置在一所述第二导电插塞CT2上，以与该第二导电插塞CT2电性连接。

在本发明实施例中，其所述第一导电插塞CT1和第二导电插塞CT2的顶面与所述实施例一中所对应的结构相同，即既可以相同，也可以不同，而图3是以所述第一导电插塞CT1的顶面低于所述第二导电插塞CT2的顶面为例，并利用附图4示例出所述第一导电插塞CT1的顶面与所述第二导电插塞CT2的顶面齐平的情况，这里将不再累述。

实施例三

请参阅图5，图5为本发明实施例中所提供的包含一个在垂直方向上的截面形状为底部未封闭的箱形的第一导电插塞的一像素结构的局部示意图。如图5所示可知，其除了第一导电插塞CT1与上述实施例一、实施例二不同，其其余部件均相同，为了简化描述，下文将对在垂直方向上的截面形状为底部未封闭的箱形的第一导电插塞CT1进行介绍，其他部件介绍详见如上实施例一和实施例二。

如图5所示，本发明实施例三中的所述像素结构仅包括一个在垂直方向上的截面形状为底部未封闭的箱形第一导电插塞CT1，且该第一导电插塞CT1将所述源极跟随晶体管栅极SG的顶面及两侧侧壁均包裹在内，且沿所述垂直方向延伸设置（如填满）所述第一接触孔101和所述第二接触孔102，且该在垂直方向上的截面形状为底部未封闭的箱形第一导电插塞CT1的顶面亦可以与所述第二导电插塞CT2的顶面齐平，也可与其不同，所述图5用于示例二者顶面相同的情况，并用图6示出在垂直方向上的截面形状为底部未封闭的箱形第一导电插塞CT1的顶面低于所述第二导电插塞CT2的顶面的情况，这里将不再对此累述。

应理解，如上图1~图6仅从垂直于所述基底100表面的方向示例出本发明所提供的实施例一~实施例三中的多种新型结构的第一导电插塞的结构，而所述第一导电插塞对应在与所述基底100表面平行（以下简称为水平方向）上的截面具体可为正方形、长方形、圆形等。并且，在上述实施例一和实施例二中，所述像素结构中所包含的两个所述第一导电插塞的形状可以同时均是所述倒L形，也可同时都是所述长方形，当然还可以是一个为所述倒L形，一个为所述长方形，对此本发明不做具体限定。

请参阅图7，针对如上所述实施例一~实施例三，本发明如下实施例中还提供了形成所述像素结构的制作方法，其中图7为本发明实施例中所提供的所述像素结构的制作方法的流程示意图。如图7所示，本发明所提供的半导体结构的制作方法至少可以包括：

步骤S701，提供一基底，所述基底内形成有器件隔离结构以及被所述器件隔离结构定义出的转移晶体管区、源极跟随晶体管区及复位晶体管区，所述基底上形成有栅极氧化层。

步骤S702，于所述栅极氧化层上形成栅极层，所述栅极层包括相互分隔设置的转移晶体管栅极、源极跟随晶体管栅极和复位晶体管栅极。

步骤S703，于所述基底上形成将所述栅极层掩埋在内的层间介质层。

步骤S704，于所述层间介质层内形成至少一第一导电插塞和多个第二导电插塞，所述第一导电插塞至少覆盖所述源极跟随晶体管栅极的侧壁，且沿垂直方向延伸覆盖所述源极跟随晶体管栅极两侧的部分基底表面。

在上述步骤S701中，可先提供一基底100，所述基底100具体用于形成所述图像传感器的像素阵列中的一像素结构；其中，所述基底100可以是本领域公知的任意合适的衬底材料，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side Polished Wafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。示例性的，本实施例中基底100例如为硅晶圆，当然其也可为掺P离子的P型硅晶圆。同时，在提供所述基底100后，还可通过离子注入，先在所述基底100内形成P阱，以为后续形成像素结构的多个NMOS管做准备。

然后，可利用刻蚀工艺，如干法刻蚀工艺或湿法刻蚀工艺中的至少一种，对所述基底100进行刻蚀，以在所述基底100内形成用于分割多个晶体管的器件隔离结构，如浅沟槽隔离结构STI，作为一种示例，本发明实施例中所提供的像素单元中仅示例性的绘制了组成像素结构的一转移晶体管、一源极跟随晶体管以及一复位晶体管，因此图1~图6也仅示例性的绘制了两个浅沟槽隔离结构STI，且将所述基底100划分成从左到右依次相连排布的转移晶体管区Tx、源极跟随晶体管区SF及复位晶体管区RST。

其中，所述转移晶体管区Tx具体用于至少一转移晶体管，所述源极跟随晶体管区SF具体用于形成至少一源极跟随晶体管，所述复位晶体管区RST具体用于形成至少一复位晶体管，并且，将所述转移晶体管源极作为像素单元的感光区，将所述转移晶体管漏极作为浮动扩散点FD，所述感光区用于在曝光过程中将包含图像信息的光信号经光电效应转换为电信号，感光区内可以具有光电二极管PD，当然，也可以是其他光电转换元件，以实现上述功能；所述传输晶体管用于将感光区的电信号转移至浮动扩散点FD；所述源极跟随晶体管用于对浮动扩散点FD的电信号放大输出；所述复位晶体管根据复位控制信号对浮动扩散点FD的电压进行复位。

当然所述像素结构还可以包括其他晶体管，如行选择晶体管，但为了简化附图绘制，本发明实施例中所提供的附图中均未体现。

接着，再利用沉积工艺，化学气相沉积工艺、物理气相沉积工艺以及原子层沉积工艺中的至少一种，在所述基底100的表面上形成栅极氧化层110，所述栅极氧化层的材料包括氧化物，如二氧化硅。

在上述步骤S702中，可利用如上所述沉积工艺，进一步在所述栅极氧化层110的表面上形成栅极层，其中其中所述栅极层120为掺杂后的多晶硅栅极层或掺杂后的金属栅极层，且所述栅极层所掺杂的离子包括磷离子，即所述栅极层120为重掺杂后的多晶硅栅极层或重掺杂后的金属栅极层，然后再利用光刻、刻蚀工艺，图形化所述栅极层120，以在所述栅极层120内形成相互分隔设置的转移晶体管栅极TG、源极跟随晶体管栅极SG和复位晶体管栅极RG。

示例一，承接所述步骤S702，在形成分立的所述三个栅极之后，便可利用离子注入工艺，在所述转移晶体管栅极TG和所述源极跟随晶体管栅极SG之间的基底100内形成浮动扩散节点FD，并在所述源极跟随晶体管栅极SG和所述复位晶体管栅极RG之间的基底100内形成复位晶体管源极S1，以及如上每一晶体管的其他掺杂离子区，如轻掺杂漏区LDD，感光区如光电二极管区PD等。

示例二，如上所述的浮动扩散节点FD和复位晶体管源极S1的离子注入形成过程还可以在形成用于制备所述第一导电插塞CT1的凹槽之后，由于本发明实施例中所提供的所述第一导电插塞CT1的凹槽形状特殊，即该凹槽势必会漏出所述源极跟随晶体管栅极SG两侧的部分基底表面，因此，在形成该凹槽之后，还可沿着所述凹槽向下对基底进行离子注入工艺，进而实现在形成栅极层120、层间介质层130之后以及凹槽之后，在形成浮动扩散节点FD和复位晶体管源极S1的方案。

在上述步骤S703中，可利用如上所述沉积工艺中的至少一种，在所述基底100上形成层间介质层130，其中所述层间介质层130的材料可为二氧化硅或氮化硅，且该层间介质层130将所述转移晶体管栅极TG、源极跟随晶体管栅极SG和复位晶体管栅极RG均掩埋在内，以利用后续形成第一导电插塞、第二导电插塞以及金属线。

在上述步骤S704中，可利用如上刻蚀工艺中的至少一种，对所述层间介质层130进行刻蚀，以在其内形成用于制备所述第一导电插塞CT1和第二导电插塞CT2的多个凹槽，其中，位于所述源极跟随晶体管栅极SG的层间介质层130部分内所形成的凹槽具体用于形成所述第一导电插塞CT1，且该凹槽在水平方向上的宽度大于所述源极跟随晶体管栅极SG在所述水平方向的宽度，以在露出所述源极跟随晶体管栅极SG的顶面的同时，露出位于其两侧的部分基底100的顶面，之后基于如上所述示例二的描述，可进一步执行离子注入工艺。接着，利用沉积、刻蚀等工艺，在所述凹槽内均填充导电材料，如金属钨，以形成所述第一导电插塞CT1和所述第二导电插塞CT2，之后，在利用沉积工艺依次在所述第二导电插塞CT2的顶面上分别形成一金属线M1。

应理解，由于本发明如上所述的实施例一~实施例三中的所述第一导电插塞CT1和所述第二导电插塞CT2存在二者顶面齐平或不齐平的两种情况，因此，在利用如上所述的步骤S704形成顶面齐平的所述第一导电插塞CT1和所述第二导电插塞CT2之后，在光刻胶保护其余所述第二导电插塞CT2的基础上进一步利用刻蚀工艺，沿着所述垂直方向向下刻蚀去除所述第一导电插塞的部分高度，以使刻蚀后剩余的第一导电插塞CT1的顶面低于所述第二导电插塞CT2的顶面。

当然，在其他实施例中，还可以在利用如上步骤S703形成顶面齐平的所述第一导电插塞CT1和所述第二导电插塞CT2之后，先利用所述层间介质层130的绝缘材料继续填满所述凹槽的剩余区域，然后再利用刻蚀工艺，下刻蚀去除所述层间介质层130和所述第一导电插塞CT1的部分高度，以使刻蚀后剩余的第一导电插塞CT1的顶面低于所述第二导电插塞CT2的顶面，但不限于此。

综上，本发明提供了一种像素结构的制作方法，其包括：提供一基底，所述基底内形成有器件隔离结构以及被所述器件隔离结构定义出的转移晶体管区、源极跟随晶体管区及复位晶体管区，所述基底上形成有栅极氧化层，于所述栅极氧化层上形成栅极层，所述栅极层包括相互分隔设置的转移晶体管栅极、源极跟随晶体管栅极和复位晶体管栅极，于所述基底上形成将所述栅极层掩埋在内的层间介质层，于所述层间介质层内形成至少一第一导电插塞和多个第二导电插塞，所述第一导电插塞至少覆盖所述源极跟随晶体管栅极的侧壁，且沿垂直方向延伸覆盖所述源极跟随晶体管栅极两侧的部分基底表面。

本发明中，通过一个或两个直接电性连接源极跟随晶体管栅极和至少位于其一侧的基底的第一导电插塞（也可理解为共享导电插塞），实现像素结构中多个部件之间的直接电性连接，既减少了像素结构中金属线和导电插塞的数量，即简化了工艺、降低了制作成本，又避免了现有技术中像素结构中将浮动扩散点电性引出的导电插塞和金属线与其他栅极及导电插塞、金属线之间的寄生电容太大，进而影响转换增益和像素噪声的技术问题，即本发明只需一个或两个第一导电插塞（无需金属线）便可将浮动扩散点、源极跟随晶体管栅极及复位晶体管源极进行电性连接，亦即实现了像素结构的紧凑设计，缩小了像素结构在基底上的占用面积，并为提供更复杂的其他连接以及实现更复杂的功能保留了更多空间。

需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第 二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或 多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (15)

1.一种像素结构的制作方法，其特征在于，包括：

提供一基底，所述基底内形成有器件隔离结构以及被所述器件隔离结构定义出的转移晶体管区、源极跟随晶体管区及复位晶体管区，所述基底上形成有栅极氧化层；

于所述栅极氧化层上形成栅极层，所述栅极层包括相互分隔设置的转移晶体管栅极、源极跟随晶体管栅极和复位晶体管栅极；

于所述基底上形成将所述栅极层掩埋在内的层间介质层；

于所述层间介质层内形成至少一个第一导电插塞和多个第二导电插塞，所述第一导电插塞至少覆盖所述源极跟随晶体管栅极的侧壁，且沿垂直方向延伸覆盖所述源极跟随晶体管栅极两侧的部分基底表面。

2.如权利要求1所述的像素结构的制作方法，其特征在于，所述第一导电插塞在垂直方向上的截面形状为倒L形、长方形或底部未封闭的箱形。

3.如权利要求2所述的像素结构的制作方法，其特征在于，当所述第一导电插塞的形状为所述倒L形和/或所述长方形时，所述像素结构包括两个相对且分别独立设置在所述源极跟随晶体管栅极的一侧壁上的所述第一导电插塞；其中，一形状为所述倒L形的第一导电插塞还沿水平方向延伸覆盖所述源极跟随晶体管栅极的部分顶面，且所述垂直方向和所述水平方向垂直。

4.如权利要求2所述的像素结构的制作方法，其特征在于，当所述第一导电插塞的形状为所述底部未封闭的箱形时，该形状为所述底部未封闭的箱形的第一导电插塞还沿水平方向延伸覆盖所述源极跟随晶体管栅极的整个顶面。

5.如权利要求2所述的像素结构的制作方法，其特征在于，形成所述第一导电插塞的步骤，包括：

对所述层间介质层的位于所述源极跟随晶体管栅极的部分进行刻蚀，以形成一凹槽，所述凹槽在水平方向上的宽度大于所述源极跟随晶体管栅极在所述水平方向的宽度，以在露出所述源极跟随晶体管栅极的顶面的同时，露出位于其两侧的部分基底的顶面；

在所述凹槽内沉积导电材料，以形成所述第一导电插塞；以及，

在所述凹槽的剩余空间内填满所述层间介质层的绝缘材料。

6.如权利要求5所述的像素结构的制作方法，其特征在于，所述多个第二导电插塞，分别设置在所述转移晶体管栅极、所述复位晶体管栅极以及所述复位晶体管栅极的远离所述源极跟随晶体管栅极侧的部分基底表面上，以与其一一对应电性连接。

7.如权利要求6所述的像素结构的制作方法，其特征在于，所述第一导电插塞的顶面与所述第二导电插塞的顶面齐平。

8.如权利要求7所述的像素结构的制作方法，其特征在于，所述第一导电插塞的顶面低于所述第二导电插塞的顶面。

9.如权利要求8所述的像素结构的制作方法，其特征在于，在形成顶面齐平的所述第一导电插塞与所述第二导电插塞之后，所述制作方法还包括：

沿所述垂直方向向下刻蚀去除所述层间介质层和所述第一导电插塞的部分高度，以使刻蚀后剩余的第一导电插塞的顶面低于所述第二导电插塞的顶面。

10.如权利要求1所述的像素结构的制作方法，其特征在于，在形成所述栅极层之后，且在形成所述层间介质层之前，所述制作方法还包括：

于所述转移晶体管栅极和所述源极跟随晶体管栅极之间的基底内形成浮动扩散节点；以及，

于所述源极跟随晶体管栅极和所述复位晶体管栅极之间的基底内形成复位晶体管源极。

11.如权利要求5所述的像素结构的制作方法，其特征在于，在形成所述凹槽之后，且在形成所述导电材料之前，所述制作方法还包括：

沿着所述凹槽，向所述凹槽所露出的靠近所述转移晶体管栅极的基底表面进行离子注入，以形成浮动扩散节点；以及，

沿着所述凹槽，向所述凹槽所露出的靠近所述复位晶体管栅极的基底表面进行离子注入，以形成复位晶体管源极。

12.如权利要求1所述的像素结构的制作方法，其特征在于，在形成所述第一导电插塞和所述第二导电插塞之后，所述制作方法还包括：

于所述层间介质层内形成多个金属线，一所述金属线设置在一所述第二导电插塞上，以与该第二导电插塞电性连接。

13.如权利要求1所述的像素结构的制作方法，其特征在于，所述栅极层为多晶硅栅极层或金属栅极层。

14.一种像素结构，其特征在于，包括：

基底；

栅极氧化层，位于所述基底上，并包括相互分隔设置且底部露出基底部分顶面的第一接触孔和第二接触孔；

栅极层，包括设置在所述第一接触孔和所述第二接触孔之间的栅极氧化层上的源极跟随晶体管栅极，以及设置在所述第二接触孔的远离所述第一接触孔侧的栅极氧化层上的复位晶体管栅极；

浮动扩散点，位于所述第一接触孔下方所露出的基底内；

复位晶体管源极，位于所述第二接触孔下方所露出的基底内；

至少一个第一导电插塞，所述第一导电插塞至少覆盖在所述源极跟随晶体管栅极的侧壁上，且沿垂直方向延伸设置在所述第一接触孔和/或所述第二接触孔内，以将所述浮动扩散点和/或所述复位晶体管源极与所述源极跟随晶体管栅极电性连接；

多个第二导电插塞，分别设置在所述转移晶体管栅极、所述复位晶体管栅极以及所述复位晶体管栅极的远离所述第二接触孔侧的部分基底表面上，以与所述转移晶体管栅极、所述复位晶体管栅极以及所述复位晶体管栅极的远离所述第二接触孔侧的部分基底表面一一对应电性连接；以及，

多个金属线，一所述金属线设置在一所述第二导电插塞上，以与该第二导电插塞电性连接。

15.一种图像传感器，其特征在于，包括至少一个权利要求14中所述的像素结构。