CN118057583A - 测试单元及形成方法、测试结构及形成方法、测试方法 - Google Patents
测试单元及形成方法、测试结构及形成方法、测试方法 Download PDFInfo
- Publication number
- CN118057583A CN118057583A CN202211459338.4A CN202211459338A CN118057583A CN 118057583 A CN118057583 A CN 118057583A CN 202211459338 A CN202211459338 A CN 202211459338A CN 118057583 A CN118057583 A CN 118057583A
- Authority
- CN
- China
- Prior art keywords
- wire
- conductive plug
- conductive
- contact
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 88
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000010998 test method Methods 0.000 title claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 description 56
- 239000002184 metal Substances 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000004065 semiconductor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种测试单元及形成方法、测试结构及形成方法、测试方法，测试单元包括：衬底；位于衬底上相互分立的第一导线；位于第一导线上相互分立的第一导电插塞和第二导电插塞；位于第一导电插塞上的第二导线，第二导线包括相对的第一端部和第二端部，第一导电插塞的表面与第一端部的底部表面接触；位于第二导电插塞上的第三导线，第三导线包括相对的第三端部和第四端部；位于第二导线上的第三导电插塞；位于第三导线上的第四导电插塞，第四导电插塞的底部表面与第四端部的表面接触；位于第三导电插塞上的第四导线；位于第四导电插塞上的第五导线；进而可以对相关工艺制程做出针对性的改进。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种测试单元及形成方法、测试结构及形成方法、测试方法。
背景技术
随着半导体技术的进步，集成电路器件的尺寸变得越来越小，当集成电路的集成度增加时，芯片表面无法提供足够面积来制作所需的互连线。因此，目前超大规模集成电路的结构大都采用多层堆叠的金属互连结构。在多层堆叠的金属互连结构中，每一层金属互连层都包括若干条金属互连线，位于同一层的金属互连线之间利用介质材料相隔离，位于不同层的金属互连线之间也利用介质材料相隔离，不同层的金属互连线之间通过导电插塞相连接。
目前，随着金属互连线的最小关键尺寸不断的缩小，为了提升芯片的集成度，不同层的金属互连线之间在形成导电插塞之后还有一层中间层金属，其中中间层金属只是承担承接上下导电插塞连通的作用，然而在形成的过程中会受到工艺的限制，从而导致中间层金属内具有孔洞等现象，这样就使得不同层的金属互连线之间的连通性差，使得芯片的电阻会急剧上升，严重影响芯片的性能和良率，因此中间层金属的电阻是测试中必须关注的一项指标。
然而，现有技术中在对中间层金属的电阻的测试仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种测试单元及形成方法、测试结构及形成方法、测试方法，获取中间层金属的电阻，进而对相关的工艺制程做出针对性的改善。
为解决上述技术问题，本发明的技术方案提供一种测试单元，包括：衬底；位于所述衬底上相互分立的第一导线；位于所述第一导线上相互分立的第一导电插塞和第二导电插塞；位于所述第一导电插塞上的第二导线，所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触；位于所述第二导电插塞上的第三导线，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触；位于所述第二导线上的第三导电插塞，所述第三导电插塞的底部表面与所述第二端部表面接触；位于所述第三导线上的第四导电插塞，所述第四导电插塞的底部表面与所述第四端部的表面接触；位于第三导电插塞上的第四导线，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；位于所述第四导电插塞上的第五导线，所述第五导线的底部表面与所述第四导电插塞的顶部表面接触。
可选的，所述第一导线沿第一方向延伸；所述第一导电插塞和所述第二导电插塞分别沿第二方向延伸，且所述第一导电插塞和所述第二导电插塞沿所述第一方向平行排布，所述第一方向与所述第二方向不同。
可选的，所述第二导线和所述第三导线分别沿着第三方向延伸，所述第三方向与所述第一方向和所述第二方向不同。
可选的，所述第三导电插塞和所述第四导电插塞分别沿着所述第二方向延伸，且所述第三导电插塞和所述第四导电插塞沿所述第一方向平行排布。
可选的，所述第四导线和所述第五导线分别沿着所述第一方向延伸。
可选的，所述第一导电插塞的边缘在所述第三方向与所述第一端部的边缘在所述第三方向之间的距离为7nm至15nm。
可选的，所述第三导电插塞的边缘在所述第三方向与所述第二端部的边缘在所述第三方向之间的距离为7nm至15nm。
可选的，所述第一导线沿着所述第三方向的宽度为40nm至100nm。
可选的，所述第四导线和所述第五导线沿着所述第三方向的宽度为40nm至100nm。
可选的，所述第二导线的端部处和所述第三导线的端部处在所述第三方向上具有切割分段。
可选的，所述第一导电插塞的边缘在所述第一方向上与所述第一导线的边缘在所述第一方向上之间的距离为7nm至35nm
可选的，所述第二导电插塞的边缘在所述第一方向上与所述第一导线的边缘在所述第一方向上之间的距离为7nm至35nm。
本发明还提供一种测试结构，包括若干个上述的测试单元，相邻的所述测试单元中的所述第四导线和所述第五导线连通。
可选的，所述测试单元的数量为103至107个。
本发明还提供一种测试方法，包括：提供测试结构，所述测试结构包括若干个测试单元，所述测试单元包括：衬底；位于所述衬底上相互分立的第一导线；位于所述第一导线上相互分立的第一导电插塞和第二导电插塞；位于所述第一导电插塞上的第二导线，所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触；位于所述第二导电插塞上的第三导线，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触；位于所述第二导线上的第三导电插塞，所述第三导电插塞的底部表面与所述第二端部表面接触；位于所述第三导线上的第四导电插塞，所述第四导电插塞的底部表面与所述第四端部的表面接触；位于第三导电插塞上的第四导线，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；位于所述第四导电插塞上的第五导线，所述第五导线的底部表面与所述第四导电插塞的顶部表面接触；在所述第四导线和所述第五导线之间加载恒定电流；获取所述第四导线和所述第五导线之间电压；根据所述电压和所述恒定电流，获取所述第四导线和所述第五导线之间的电阻。
本发明提供一种测试单元的形成方法，包括：提供衬底；在所述衬底上形成相互分立的第一导线；在所述第一导线上形成相互分立的第一导电插塞和第二导电插塞；在所述第一导电插塞上形成第二导线，所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触；在所述第二导电插塞上形成第三导线，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触；在所述第二导线上形成第三导电插塞，所述第三导电插塞的底部表面与所述第二端部表面接触；在所述第三导线上形成第四导电插塞，所述第四导电插塞的底部表面与所述第四端部的表面接触；在第三导电插塞上形成第四导线，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；在所述第四导电插塞上形成第五导线，所述第五导线的底部表面与所述第四导电插塞的顶部表面接触。
可选的，所述第一导电插塞的边缘在第三方向与所述第一端部的边缘在第三方向之间的距离为7nm至15nm。
可选的，所述第三导电插塞的边缘在第三方向与所述第二端部的边缘在第三方向之间的距离为7nm至15nm。
本发明还提供一种测试结构的形成方法，上述的测试单元的形成方法，将相邻的所述测试单元中的所述第四导线和所述第五导线连通设计。
可选的，所述测试单元的数量为103至107个。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的测试单元中，所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触，所述第四导电插塞的底部表面与所述第四端部的表面接触，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；后续在所述第四导线和所述第五导线之间加载恒定电流，电流能够从所述第二导线的所述第一端部流向所述第二端部，从所述第三导线的所述第三端部流向所述第四端部，再获取所述第四导线和所述第五导线之间电压；根据所述电压和所述恒定电流，获取所述第四导线和所述第五导线之间的电阻，这样获取的电阻包含整条所述第二导线的电阻和整条所述第三导线的电阻，这样当电流流过的时候所述第二导线和所述第三导线内具有孔洞，从而出现电阻的突变，进而可以对相关工艺制程做出针对性的改进。
本发明技术方案提供的测试方法中，在所述第四导线和所述第五导线之间加载恒定电流，电流能够从所述第二导线的所述第一端部流向所述第二端部，从所述第三导线的所述第三端部流向所述第四端部，再获取所述第四导线和所述第五导线之间电压；根据所述电压和所述恒定电流，获取所述第四导线和所述第五导线之间的电阻，这样获取的电阻包含整条所述第二导线的电阻和整条所述第三导线的电阻，这样当电流流过的时候所述第二导线和所述第三导线内具有孔洞，从而出现电阻的突变，进而可以对相关工艺制程做出针对性的改进。
附图说明
图1是一种半导体器件的结构示意图；
图2至图11是本发明一实施例测试单元的形成方法各步骤结构示意图；
图12为本发明一实施例测试结构的结构示意图；
图13为本发明一实施例测试单元加载恒定电流和测电压的示意图。
具体实施方式
如背景技术所述，现有技术中对中间层金属的电阻的测试仍存在诸多问题，以下将结合附图进行具体说明。
请参考图1，提供衬底100，位于所述衬底100上的第一介质层101；位于所述第一介质层101内的第一金属层102；位于所述第一介质层101和所述第一金属层102上的第二介质层103；位于所述第二介质层103内的第一导电插塞104；位于所述第二介质层103和所述第一导电插塞104上的第三介质层105；位于所述第三介质层105内的中间金属层106；位于所述第三介质层105和所述中间金属层106上的第四介质层107；位于所述第四介质层107内的第二导电插塞108，所述中间金属层106连通所述第一导电插塞104和所述第二导电插塞108；位于所述第四介质层107和所述第二导电插塞108上的第五介质层109；位于所述第五介质层109内的第二金属层110。
在本实施例中，由于所述中间金属层106的形貌又细又短，这样在进行材料填充形成所述中间金属层106的过程中，所述中间金属层106内容易出现孔洞(图中白色圈部)，严重影响电路的连通性，进而极大地阻碍了产品良率；但是由于所述中间金属层106的长度非常小，现有的测试技术没有办法判断出所述中间金属层106内是否有孔洞的存在，从而无法对相关工艺制程做出针对性的改进。
为了解决上述问题，本发明提供一种测试单元及形成方法、测试结构及形成方法、测试方法，其中测试单元包括所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触，所述第四导电插塞的底部表面与所述第四端部的表面接触，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；后续在所述第四导线和所述第五导线之间加载恒定电流，电流能够从所述第二导线的所述第一端部流向所述第二端部，从所述第三导线的所述第三端部流向所述第四端部，再获取所述第四导线和所述第五导线之间电压；根据所述电压和所述恒定电流，获取所述第四导线和所述第五导线之间的电阻，这样获取的电阻包含整条所述第二导线的电阻和整条所述第三导线的电阻，这样当电流流过的时候所述第二导线和所述第三导线内具有孔洞，从而出现电阻的突变，进而可以对相关工艺制程做出针对性的改进。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明一实施例测试单元的形成方法各步骤结构示意图。
首先请参考图2，提供衬底200。
在本实施例中，所述衬底200包括：基底以及位于所述基底上的器件层，所述器件层内具有若干器件结构。
在本实施例中，所述基底的材料采用硅。
在其他实施例中，所述基底的材料包括碳化硅、硅锗、III-V族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，III-V族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述器件结构包括：晶体管、电容结构、电阻结构和电感结构中的一种或多种。
请参考图3，在所述衬底200上形成相互分立的第一导线201。
在本实施例中，在所述衬底200上形成所述第一导线201的步骤包括：在所述衬底200上形成第一介质层202；图形化所述第一介质层202，在所述第一介质层202内形成通孔(未图示)；在所述通孔内形成所述第一导线201。
在本实施例中，仅仅示出出一个所述第一导线201。
在其他实施例中，所述第一导线201具有多个，多个所述第一导线201在所述衬底200上相互分立排布。
请参考图4和图5，在所述第一导线201上形成相互分立的第一导电插塞203和第二导电插塞204。
图5为图4的立体图，图4为图5在A-A的截面图。
在本实施例中，为了后续突出第一导线、第一导电插塞、第二导电插塞、第二导线、第三导线、第三导电插塞、第四导电插塞、第四导线以及第五导线之间的关系，所有立体图显示了第一导线、第一导电插塞、第二导电插塞、第二导线、第三导线、第三导电插塞、第四导电插塞、第四导线以及第五导线。
在本实施例中，在所述第一导线201上形成相互分立的第一导电插塞203和第二导电插塞204的步骤包括：在所述第一介质层202和所述第一导线201的表面形成第二介质层205，刻蚀所述第二介质层205，在所述第二介质层205内形成暴露出所述第一导线201表面的第一接触孔(未图示)和第二接触孔(未图示)；在所述第一接触孔内形成所述第一导电插塞203，在所述第二接触孔内形成所述第二导电插塞204。
在本实施例中，所述第一导线201沿第一方向延伸；所述第一导电插塞203和所述第二导电插塞204分别沿第二方向延伸，且所述第一导电插塞203和所述第二导电插塞204沿所述第一方向平行排布，所述第一方向与所述第二方向不同。
在本实施例中，所述第一方向和所述第二方向垂直。
在本实施例中，将所述第一方向设定为X方向，将所述第二方向设定为Y方向。
请参考图6和图7，在所述第一导电插塞203上形成第二导线206，所述第二导线206包括相对的第一端部206a和第二端部206b，所述第一导电插塞203的表面与所述第一端部206a的底部表面接触；在所述第二导电插塞204上形成第三导线207，所述第三导线207包括相对的第三端部207a和第四端部207b，所述第二导电插塞204的表面与所述第三端部207a的底部表面接触。
图6为图7在A-A的截面图，图7为图6的立体图。
在本实施例中，在所述第一导电插塞203上形成第二导线206和在所述第二导电插塞204上形成第三导线207的步骤包括：在所述第二介质层205的表面、所述第一导电插塞203的表面和所述第二导电插塞204的表面形成第三介质层208，刻蚀所述第三介质层208，在所述第三介质层208内形成分别暴露出所述第一导电插塞203和所述第二导电插塞204的通孔(未图示)；分别在所述通孔内形成所述第二导线206和所述第三导线207。
在本实施例中，所述第二导线206和所述第三导线207分别沿着第三方向延伸，所述第三方向与所述第一方向和所述第二方向不同。
在本实施例中，将所述第三方向设定为Z方向。
在本实施例中，所述第二导线206的端部处和所述第三导线207的端部处在所述第三方向(Z)上具有切割分段(未图示)，这里设置所述切割分段的目的在于使得所述第二导线206和所述第三导线207只起到连通上下插塞的作用。
请参考图8至图9，在所述第二导线206上形成第三导电插塞209，所述第三导电插塞209的底部表面与所述第二端部206b表面接触，在所述第三导线207上形成第四导电插塞210，所述第四导电插塞210的底部表面与所述第四端部207b的表面接触。
图8为图9在A-A的截面图，图9为图8的立体图。
在本实施例中，形成所述第三导电插塞209和所述第四导电插塞210的步骤包括：在所述第三介质层208的表面、所述第二导线206的表面和所述第三导线207的表面形成第四介质层211，刻蚀所述第四介质层211在所述第四介质层211内分别形成暴露出所述第二端部206a的表面和所述第四端部207b的表面的通孔(未图示)；分别在通孔内形成所述第三导电插塞209和所述第四导电插塞210，所述第三导电插塞209的底部表面与所述第二端部206b表面接触，所述第四导电插塞210的底部表面与所述第四端部207b的表面接触。
在本实施例中，所述第三导电插塞209和所述第四导电插塞210分别沿着所述第二方向(Y)延伸，且所述第三导电插塞209和所述第四导电插塞210沿所述第一方向(X)平行排布。
请参考图10至图11，在第三导电插塞209上形成第四导线212，所述第四导线212的底部表面与所述第三导电插塞209的顶部表面接触；在所述第四导电插塞210上形成第五导线213，所述第五导线213的底部表面与所述第四导电插塞210的顶部表面接触。
图10的视图方向和图8的视图方向一致；图11为图10的立体图。
在本实施例中，形成所述第四导线212和所述第五导线213的步骤包括：在所述第四介质层211上形成第五介质层214，刻蚀所述第五介质层214分别在所述第五介质层214内形成开口(未图示)，所述开口的底部表面分别暴露出所述第三导电插塞209的表面和所述第四导电插塞210的表面；分别在所述开口内形成第四导线212和所述第五导线213，所述第四导线212的底部表面与所述第三导电插塞209的顶部表面接触，所述第五导线213的底部表面与所述第四导电插塞210的顶部表面接触。
在本实施例中，所述第二导线206包括相对的第一端部206a和第二端部206b，所述第一导电插塞203的表面与所述第一端部206a的底部表面接触，所述第三导线207包括相对的第三端部207a和第四端部207b，所述第二导电插塞204的表面与所述第三端部207a的底部表面接触，所述第四导电插塞210的底部表面与所述第四端部207b的表面接触，所述第四导线212的底部表面与所述第三导电插塞209的顶部表面接触；后续在所述第四导线212和所述第五导线213之间加载恒定电流，电流能够从所述第二导线206的所述第一端部206a流向所述第二端部206b，从所述第三导线207的所述第三端部207a流向所述第四端部207b，再获取所述第四导线212和所述第五导线213之间电压；根据所述电压和所述恒定电流，获取所述第四导线和所述第五导线之间的电阻，这样获取的电阻包含整条所述第二导线206的电阻和整条所述第三导线207的电阻，这样当电流流过的时候所述第二导线和所述第三导线内具有孔洞，从而出现电阻的突变，进而可以对相关工艺制程做出针对性的改进。
在本实施例中，所述第四导线212和所述第五导线213分别沿着所述第一方向(X)延伸。
在本实施例中，请参考图11，所述第一导电插塞203的边缘在所述第三方向与所述第一端部206a的边缘在所述第三方向(Z)之间的距离(a1)为7nm至15nm，当所述第一导电插塞203的边缘在所述第三方向与所述第一端部206a的边缘在所述第三方向(Z)之间的距离(a1)小于7nm，导致所述第二导线206与所述第一导电插塞203之间发生断路；当所述第一导电插塞203的边缘在所述第三方向与所述第一端部206a的边缘在所述第三方向(Z)之间的距离(a1)大于15nm，会导致所述第二导线206本身的长度太长，不构成小岛的结构，进而无法有效监测其间隙填充效果。
在本实施例中，请参考图11，所述第三导电插塞209的边缘在所述第三方向与所述第二端部206b的边缘在所述第三方向之间的距离(a2)为7nm至15nm；当所述第三导电插塞209的边缘在所述第三方向与所述第二端部206b的边缘在所述第三方向之间的距离(a2)小于7nm，导致所述第二导线206与所述第三导电插塞209之间发生断路；当所述第三导电插塞209的边缘在所述第三方向与所述第二端部206b的边缘在所述第三方向之间的距离(a2)大于15nm，会导致所述第二导线206本身的长度太长，不构成小岛的结构，进而无法有效监测其间隙填充效果。
在本实施例中，请继续参考图11，所述第一导线201沿着所述第三方向(Z)的宽度(d1)为40nm至100nm，这样设置的优点在于增大所述第一导线201宽度可确保所述第一导线201本身不会出现孔洞等问题从而导致断路，同时又不会因为所述第一导线201太宽而使得测试结构占用太大的面积。
在本实施例中，请继续参考图10，所述第四导线212和所述第五导线213沿着所述第三方向的宽度(d2)为40nm至100nm，这样设置的优点在于增大述第四导线212和所述第五导线213宽度可确保所述述第四导线212和所述第五导线213本身不会出现孔洞等问题从而导致断路，同时又不会因为述第四导线212和所述第五导线213太宽而使得测试结构占用太大的面积。
在本实施例中，请继续参考图11，所述第一导电插塞203的边缘在所述第一方向(X)上与所述第一导线201的边缘在所述第一方向(X)上之间的距离(L1)为7nm至35nm；当所述第一导电插塞203的边缘在所述第一方向(X)上与所述第一导线201的边缘在所述第一方向(X)上之间的距离(L1)小于7nm，导致所述第一导电插塞203与所述第一导线201之间出现连接断路；当所述第一导电插塞203的边缘在所述第一方向(X)上与所述第一导线201的边缘在所述第一方向(X)上之间的距离(L1))大于35nm，导致测试结构占用面积太大。
在本实施例中，请继续参考图11，所述第二导电插塞204的边缘在所述第一方向(X)上与所述第一导线201的边缘在所述第一方向(X)上之间的距离(L2)为7nm至35nm；当所述第二导电插塞204的边缘在所述第一方向(X)上与所述第一导线201的边缘在所述第一方向(X)上之间的距离(L2)小于7nm，会导致所述第二导电插塞204与所述第一导线201之间出现连接断路；当所述第二导电插塞204的边缘在所述第一方向(X)上与所述第一导线201的边缘在所述第一方向(X)上之间的距离(L2)大于35nm，导致测试结构占用面积太大。
相应的，请参考图12，本发明还提供一种测试结构的形成方法，包括上述的测试单元的形成方法，将相邻的所述测试单元中的所述第四导线212和所述第五导线213连通设计形成测试结构300。
在本实施例中，仅仅示出了将两个测试单元连接在一起形成测试结构的形成方法。
在实际的生产工艺中，将多个测试单元连接在一起形成测试结构，其中所述测试单元的数量为103至107个。
相应的，请参考图13，本发明还提供一种测试方法，在图11的结构基础上，在所述第四导线212和所述第五导线213之间加载恒定电流I，获取所述第四导线和所述第五导线之间电压U；由于在所述第四导线212和所述第五导线213之间加载的恒定电流能够从所述第二导线206的所述第一端部206a流向所述第二端部206b，从所述第三导线207的所述第三端部207a流向所述第四端部207b，根据所述电压U和所述恒定电流I，获取所述第四导线212和所述第五导线213之间的电阻R包含整条所述第二导线206的电阻和整条所述第三导线207的电阻，这样当电流流过的时候所述第二导线206和所述第三导线207内具有孔洞，从而出现电阻的突变，进而可以对相关工艺制程做出针对性的改进。
图13的虚线表示电流的流向。
相应的，本发明还提供一种测试单元，请参考图10和图11，衬底200；位于所述衬底200上相互分立的第一导线201；位于所述第一导线201上相互分立的第一导电插塞203和第二导电插塞204；位于所述第一导电插塞203上的第二导线206，所述第二导线206包括相对的第一端部206a和第二端部206b，所述第一导电插塞203的表面与所述第一端部206a的底部表面接触；位于所述第二导电插塞204上的第三导线207，所述第三导线207包括相对的第三端部207a和第四端部207b，所述第二导电插塞204的表面与所述第三端部207a的底部表面接触；位于所述第二导线206上的第三导电插塞209，所述第三导电插塞209的底部表面与所述第二端部206b表面接触；位于所述第三导线207上的第四导电插塞210，所述第四导电插塞210的底部表面与所述第四端部207b的表面接触；位于第三导电插塞209上的第四导线212，所述第四导线212的底部表面与所述第三导电插塞209的顶部表面接触；位于所述第四导电插塞210上的第五导线213，所述第五导线213的底部表面与所述第四导电插塞210的顶部表面接触。
在本实施例中，所述第二导线206包括相对的第一端部206a和第二端部206b，所述第一导电插塞203的表面与所述第一端部206a的底部表面接触，所述第三导线207包括相对的第三端部207a和第四端部207b，所述第二导电插塞204的表面与所述第三端部207a的底部表面接触，所述第四导电插塞210的底部表面与所述第四端部207b的表面接触，所述第四导线212的底部表面与所述第三导电插塞209的顶部表面接触；后续在所述第四导线212和所述第五导线213之间加载恒定电流，电流能够从所述第二导线206的所述第一端部206a流向所述第二端部206b，从所述第三导线207的所述第三端部207a流向所述第四端部207b，再获取所述第四导线212和所述第五导线213之间电压；根据所述电压和所述恒定电流，获取所述第四导线和所述第五导线之间的电阻，这样获取的电阻包含整条所述第二导线206的电阻和整条所述第三导线207的电阻，这样当电流流过的时候所述第二导线和所述第三导线内具有孔洞，从而出现电阻的突变，进而可以对相关工艺制程做出针对性的改进。
请参考图12，本发明还提供一种测试结构300，包括上述的测试单元，相邻的所述测试单元中的所述第四导线212和所述第五导线213连通。
图12仅仅出了两个测试单元连接在一起形成的测试结构300。
在实际的生产工艺中，将多个测试单元连接在一起形成测试结构300，其中所述测试单元的数量为103至107个。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种测试单元，其特征在于，包括：
衬底；
位于所述衬底上相互分立的第一导线；
位于所述第一导线上相互分立的第一导电插塞和第二导电插塞；
位于所述第一导电插塞上的第二导线，所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触；位于所述第二导电插塞上的第三导线，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触；位于所述第二导线上的第三导电插塞，所述第三导电插塞的底部表面与所述第二端部表面接触；
位于所述第三导线上的第四导电插塞，所述第四导电插塞的底部表面与所述第四端部的表面接触；
位于第三导电插塞上的第四导线，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；
位于所述第四导电插塞上的第五导线，所述第五导线的底部表面与所述第四导电插塞的顶部表面接触。
2.如权利要求1所述的测试单元，其特征在于，所述第一导线沿第一方向延伸；所述第一导电插塞和所述第二导电插塞分别沿第二方向延伸，且所述第一导电插塞和所述第二导电插塞沿所述第一方向平行排布，所述第一方向与所述第二方向不同。
3.如权利要求2所述的测试单元，其特征在于，所述第二导线和所述第三导线分别沿着第三方向延伸，所述第三方向与所述第一方向和所述第二方向不同。
4.如权利要求2所述的测试单元，其特征在于，所述第三导电插塞和所述第四导电插塞分别沿着所述第二方向延伸，且所述第三导电插塞和所述第四导电插塞沿所述第一方向平行排布。
5.如权利要求2所述的测试单元，其特征在于，所述第四导线和所述第五导线分别沿着所述第一方向延伸。
6.如权利要求3所述的测试单元，其特征在于，所述第一导电插塞的边缘在所述第三方向与所述第一端部的边缘在所述第三方向之间的距离为7nm至15nm。
7.如权利要求3所述的测试单元，其特征在于，所述第三导电插塞的边缘在所述第三方向与所述第二端部的边缘在所述第三方向之间的距离为7nm至15nm。
8.如权利要求3所述的测试单元，其特征在于，所述第一导线沿着所述第三方向的宽度为40nm至100nm。
9.如权利要求3所述的测试单元，其特征在于，所述第四导线和所述第五导线沿着所述第三方向的宽度为40nm至100nm。
10.如权利要求3所述的测试单元，其特征在于，所述第二导线的端部处和所述第三导线的端部处在所述第三方向上具有切割分段。
11.如权利要求2所述的测试单元，其特征在于，所述第一导电插塞的边缘在所述第一方向上与所述第一导线的边缘在所述第一方向上之间的距离为7nm至35nm。
12.如权利要求2所述的测试单元，其特征在于，所述第二导电插塞的边缘在所述第一方向上与所述第一导线的边缘在所述第一方向上之间的距离为7nm至35nm。
13.一种测试结构，其特征在于，包括若干个权利要求1至权利要求12任一项所述的测试单元，相邻的所述测试单元中的所述第四导线和所述第五导线连通。
14.如权利要求13所述的测试结构，其特征在于，所述测试单元的数量为103至107个。
15.一种测试方法，其特征在于，包括：
提供测试结构，所述测试结构包括若干个测试单元，所述测试单元包括：衬底；
位于所述衬底上相互分立的第一导线；
位于所述第一导线上相互分立的第一导电插塞和第二导电插塞；
位于所述第一导电插塞上的第二导线，所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触；位于所述第二导电插塞上的第三导线，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触；位于所述第二导线上的第三导电插塞，所述第三导电插塞的底部表面与所述第二端部表面接触；
位于所述第三导线上的第四导电插塞，所述第四导电插塞的底部表面与所述第四端部的表面接触；
位于第三导电插塞上的第四导线，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；
位于所述第四导电插塞上的第五导线，所述第五导线的底部表面与所述第四导电插塞的顶部表面接触；
在所述第四导线和所述第五导线之间加载恒定电流；
获取所述第四导线和所述第五导线之间电压；
根据所述电压和所述恒定电流，获取所述第四导线和所述第五导线之间的电阻。
16.一种测试单元的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成相互分立的第一导线；
在所述第一导线上形成相互分立的第一导电插塞和第二导电插塞；
在所述第一导电插塞上形成第二导线，所述第二导线包括相对的第一端部和第二端部，所述第一导电插塞的表面与所述第一端部的底部表面接触；在所述第二导电插塞上形成第三导线，所述第三导线包括相对的第三端部和第四端部，所述第二导电插塞的表面与所述第三端部的底部表面接触；在所述第二导线上形成第三导电插塞，所述第三导电插塞的底部表面与所述第二端部表面接触；
在所述第三导线上形成第四导电插塞，所述第四导电插塞的底部表面与所述第四端部的表面接触；
在第三导电插塞上形成第四导线，所述第四导线的底部表面与所述第三导电插塞的顶部表面接触；
在所述第四导电插塞上形成第五导线，所述第五导线的底部表面与所述第四导电插塞的顶部表面接触。
17.如权利要求16所述的测试单元的形成方法，其特征在于，所述第一导电插塞的边缘在第三方向与所述第一端部的边缘在第三方向之间的距离为7nm至15nm。
18.如权利要求16所述的测试单元的形成方法，其特征在于，所述第三导电插塞的边缘在第三方向与所述第二端部的边缘在第三方向之间的距离为7nm至15nm。
19.一种测试结构的形成方法，其特征在于，包括若干个权利要求16至权利要求18任一所述的测试单元的形成方法，将相邻的所述测试单元中的所述第四导线和所述第五导线连通设计。
20.如权利要求19所述的测试结构的形成方法，其特征在于，所述测试单元的数量为103至107个。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211459338.4A CN118057583A (zh) | 2022-11-21 | 2022-11-21 | 测试单元及形成方法、测试结构及形成方法、测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211459338.4A CN118057583A (zh) | 2022-11-21 | 2022-11-21 | 测试单元及形成方法、测试结构及形成方法、测试方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118057583A true CN118057583A (zh) | 2024-05-21 |
Family
ID=91069475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211459338.4A Pending CN118057583A (zh) | 2022-11-21 | 2022-11-21 | 测试单元及形成方法、测试结构及形成方法、测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118057583A (zh) |
-
2022
- 2022-11-21 CN CN202211459338.4A patent/CN118057583A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100483706C (zh) | 具有薄膜电容器结构的集成电路封装衬底 | |
| CN100565231C (zh) | 测试设备 | |
| KR20120002499A (ko) | 스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스 | |
| KR102502870B1 (ko) | 표준 셀 블록용 파워 레일 | |
| CN103378034A (zh) | 具有硅通孔内连线的半导体封装 | |
| US8674404B2 (en) | Additional metal routing in semiconductor devices | |
| KR20230014087A (ko) | 3차원 반도체 디바이스 내의 온칩 커패시터 및 이를 형성하는 방법 | |
| US20150076665A1 (en) | Alignment mark structure | |
| CN112002693B (zh) | 存储器及其形成方法、半导体器件 | |
| CN118057583A (zh) | 测试单元及形成方法、测试结构及形成方法、测试方法 | |
| CN118057582A (zh) | 测试单元及形成方法、测试结构及形成方法、测试方法 | |
| CN110291630A (zh) | 包括拓扑绝缘体材料的电互连 | |
| KR20110046921A (ko) | 도전 패턴 구조물 및 그 제조 방법 | |
| CN212810305U (zh) | 存储器及半导体器件 | |
| CN118057585A (zh) | 测试结构及形成方法、测试方法 | |
| CN118057584A (zh) | 测试结构及形成方法、测试方法 | |
| JPH11251430A (ja) | 集積回路の中の導電素子を相互に接続する方法とシステム | |
| CN117954425A (zh) | 测试结构及测试方法 | |
| US9754859B2 (en) | Semiconductor device | |
| KR100344835B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20210105065A (ko) | 반도체 장치 및 그 제조 방법 | |
| US7400213B2 (en) | System and method for configuring conductors within an integrated circuit to reduce impedance variation caused by connection bumps | |
| JP3795798B2 (ja) | 半導体記憶装置 | |
| CN219497793U (zh) | 多层结构的基板 | |
| US20240203982A1 (en) | Decoupling capacitor inside backside power distribution network powervia trench |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |