CN110291630A - 包括拓扑绝缘体材料的电互连 - Google Patents

Abstract

本公开涉及电互连(1)。为了在小尺寸结构中和高频率情况下提供用于有效地传导电流的手段，本公开提供一种具有沟道部分(50)的电互连，该沟道部分(50)包括至少一个沟道层(10)，该沟道层由弱拓扑绝缘体材料制成并具有顶表面(11)，该顶表面具有从电互连(1)的第一端(2)延伸到第二端(4)的多个凹槽(12)，其中顶表面(11)和每个凹槽(12)的底表面(12.2)是绝缘的，而每个凹槽(12)的每个侧表面(12.1)包括具有一对拓扑保护的一维电子沟道(15)的导电区(14)。该电互连包括拓扑绝缘体材料。

Description

包括拓扑绝缘体材料的电互连

技术领域

本发明涉及电互连和包括这种电互连的集成电路。

背景技术

在计算机芯片性能的当前状态下，工业越来越接近其基本极限，使得摩尔定律(其声明微处理器芯片上的晶体管数量每18个月到2年便会增加一倍)将不可避免地走向终结。目前，业内顶级微处理器的电路结构的尺寸大约为14纳米。将这些结构的尺寸缩小到10纳米以下，不仅要在调整既定的制造技术方面需要付出巨大努力和成本，而且这样做还会带来量子物理效应的出现，这些效应随之起作用并且折衷和改变了这些结构中使用的标准材料的功能。

缩小微处理器结构的尺寸，随之带来的一个主要问题是热耗散增大，这大大地降低了其性能。在使用铜的情况下，由于其较好的导电性，铜是除铝以外也用于互连的现有技术材料，尺寸缩小到低于100纳米导致电阻显著增加。实际上，材料的电阻率的增加是由于所谓的尺寸效应，其包括漫射电子表面散射，在晶界处的增强的散射和基于表面粗糙度的散射[应用物理学期刊，97卷，023706(2005年)；IEEE电子设备期刊，28卷，428(2007年)]。例如，当铜线的宽度从100纳米减小到10纳米，观察到其电阻率从大约2.5·10^-8欧姆米增加到大约8.3·10^-7欧姆米。已经努力绕过降低尺寸来改进性能的需求，例如通过构造3D架构，使得可以在相同的空间上实现更大的容量，然而这几乎不会改善热耗散这一主要缺点。

除了互连结构尺寸缩小会导致信号电阻增强，如果传输的是高频率的交流电流(AC)，那么标准的金属互连的电阻也大会幅度增加(例如，在将天线连接到接收器或发射器电路的金属传输线中)。原因是所谓的趋肤效应，其导致AC电流被推向导体的周边，使得由所谓的趋肤深度给定的导体的有效横截面减小。例如，在使用铜导体的情况下，趋肤深度从大约60赫兹时的8.6毫米缩小到1太赫兹时的65纳米，以致于该导体的有效AC电阻大大增强，因为电阻与(有效)横截面积成反比。通常情况下，AC电阻比DC电阻高许多倍，因此观察到由于欧姆加热将导致更高的能量损失。例如，这个问题极大地影响了电信领域中的传输线，其中对于高频率信号，在传输导体和低欧姆接收器或发射器之间的功率匹配将会降低。

US 2012/0161209 A1公开了一种互连，该互连具有对缺陷增强的导电性的免疫，其中该互连包括具有拓扑表面态且具有载流子的材料。一个实施例示出了一种具有由该互连构成的多个层的多层结构，该互连由在拓扑表面态下呈现出导电性的材料制成。

US 2012/0138887 A1公开了一种电子器件，其包括使用拓扑材料层形成的电流传输层以及与该电流传输层电接触的至少一个电极。其中，该拓扑材料可以是二维或三维拓扑绝缘体。

US 2016/0035674 A1公开了一种具有多个层的磁性掺杂拓扑绝缘体形式的电路，每个层具有导电边缘，其在这些边缘之间具有绝缘属性。通过在生长拓扑绝缘体的同时改变磁性掺杂剂密度来创建不同的层。第一电极与该多个层的第一组边缘接触，第二电极与第二组边缘接触。

发明内容

因此，本发明的目的在于，提供用于在小尺寸结构和在高频率下有效地传导电流的手段。通过根据权利要求1的电互连以及根据权利要求13的集成电路来实现该目的。

本发明提供一种电互连。一般情况下，术语“电互连”是指可用于并且适于电连接至少两个其他元件或电气组件的元件。换句话说，电互连适于在这些元件之间传导电流。举例来说，可以连接的电气组件有晶体管、处理器、存储器设备、滤波器等。

该电互连具有沟道部分，其包括由弱拓扑绝缘体材料制成的至少一个沟道层。术语“弱拓扑绝缘体材料”在本文中是指具有绝缘内部以及一些表面导电和一些表面绝缘的材料。特别地，导电还是绝缘取决于特定的表面的取向。可以使用的弱拓扑绝缘体材料的示例包括Bi₁₄Rh₃I₉、KHgSb、Bi₂TeI、Bi₁Te₁和Bi₄I₄。然而，其他三维拓扑材料也是适用的。一般情况下，应该考虑将呈现出一维拓扑边缘态的任何拓扑材料用于本发明。

每个沟道层都具有顶表面，该顶表面具有从该电互连的第一端延伸到第二端的多个凹槽。通常地，垂直于该顶表面的沟道层的尺度(即该沟道层的厚度)远小于沿该顶表面的任何尺度(即该沟道层的长度或宽度)。特别地，该沟道层的厚度可以小于20纳米、小于10纳米或者甚至小于5纳米。可以理解，该凹槽(也可以称为沟槽)是该顶表面内的细长的洼陷或凹陷。该凹槽的横截面可以是矩形的，具有垂直于该顶表面延伸的侧表面和平行于该顶表面延伸的底表面。应当指出的是，该凹槽的横截面并不一定是矩形的。其他形式也是适用的，只要存在一维边缘状态的至少一个原子层的限定的阶梯边缘即可。凹槽的深度(即，垂直于该顶表面的尺度)可以小于5纳米、小于2纳米或者甚至小于1纳米。该深度可以对应于一个原子层的厚度或者仅几个原子层的厚度。不应以限制性的方式来理解该术语“顶表面”，该术语仅用于表示参考系内的这个表面，该参考系中它是该沟道层的最上面的表面。应当理解，在操作状态下，该顶表面可以面向侧面或者甚至面向下面。优选地，该顶表面是平面的，与上述凹槽分隔开。在制造过程期间，每个沟道层都可以通过诸如电子束外延的沉积工艺形成，而沟槽则可以通过纳米结构化方法形成，该方法包括但不仅限于光刻、电子束光刻、或扫描探针显微镜刮擦。

该第一和第二端子适于连接到其他电气组件。这些是电互连的组成部分，在操作状态下，向该电互连的组成部分施加电势，然后有电流流入该互连或从该互连流出。换句话说，电流从第一端子流向第二端子(和/或反之亦然)。当该电互连用于连接两个电子组件(例如晶体管、二极管等)时，该第一端子至少间接地连接到一个元件，而该第二端子至少间接地连接到另一个元件。这些凹槽中的每一个凹槽都从该第一端子延伸到该第二端子，即该凹槽在一个端子处开始并在另一个端子处终止。还可以说凹槽并联连接在该第一端子和该第二端子之间。

该顶表面和每个凹槽的底表面是绝缘的，而每个凹槽的每个侧表面包括具有一对一维电子沟道的导电区。制造弱拓扑绝缘体材料以使得该顶表面和与其平行的任何表面是电绝缘的。其它表面，尤其是垂直于该顶表面的表面，可以是导电的。每个凹槽的底表面沿着与该顶表面相同的方向延伸。特别地，该底表面可以平行于该顶表面。因此，该顶表面和每个底表面都是绝缘的。

垂直于顶表面的该凹槽的侧表面是至少部分地导电的。更具体地，每个侧表面包括具有一对拓扑保护的一维电子沟道的导电区。在上下文中，“侧表面”当然是指从该顶表面“向下”延伸的该凹槽的那些表面，即远离该顶表面的那些表面。即使弱拓扑绝缘体的内部是绝缘的，该侧表面也是至少部分地导电的，并且其允许电子沿着该凹槽的长移动。特别地，电子可以在任一方向上移动，即从第一端子移动到第二端子，反之亦然，但是，在任一方向上的电流将是自旋极化的。换句话说，从第一端子流向第二端子的电子的自旋将反向平行于从第二端子流向第一端子的电子的自旋。因此，每个导电区包括一对一维电子沟道。

弱拓扑绝缘体的一个特殊性质是这些电子沟道中的每一个都具有量子化电导e²/h(h是普朗克常数)，并且这些沟道内的电子被保护以免受到反向散射，使得可以预期到在室温下在几百纳米以上的附近的无耗散电导。换句话说，电导基本上不取决于凹槽的长度、深度或宽度。因此，只要两个相邻的电子沟道不重叠，可以将每个凹槽的横截面最小化而不影响电导。一维电子沟道的空间延伸取决于它们的空间态密度，并且就材料Bi₁₄Rh₃I₉而言，一维电子沟道的空间延伸仅在1纳米范围内。与传统金属导体相关的尺寸效应对电子沟道的影响要小得多。因此，该凹槽的最小尺寸主要受制造工艺的限制。此外，因为电子沟道的纳米级的有效横截面，电子沟道的电导主要与电流的频率无关，而相比之下，传统的金属导体在较高频率下受到趋肤效应的影响。

尽管单个凹槽的电导是相当小的，但是由于第一和第二端子是通过多个凹槽连接的，本发明的互连的总电导是相当大的。类似地，多个凹槽的连接导致通过电子沟道的电流电阻急剧减小。由于凹槽的宽度和深度可以是几纳米级的，因此可以在小沟道层上设置相对大量的凹槽。连接第一和第二端子的凹槽的数量可以是至少5个、至少10个或者至少20个。由于所有这些凹槽的电子沟道连接到同一对端子，相邻沟道之间的串扰效应通常可以忽略不计。

弱拓扑绝缘体材料的一个特征是在电子沟道中的电子表现为无质量狄拉克费米子，并以高速的10⁵米/秒级的费米速度移动。该电子的高速度以及他们的针对反向散射的拓扑保护导致了长的平均自由程(例如，室温下几百纳米)，因而该互连可以在非常高的带宽下(如太赫兹机制)工作。此外，由于一维电子沟道的费米速度高，在毫微微秒范围内的高切换次数(对于1微米长度的互连来说)原则上是可行的，这比使用本领域公知的金属互连要快得多。

由于对该弱拓扑绝缘体表面进行了特定的纳米图案化，导致了多个高导电性一维电子沟道的并联连接，由于降低的电阻率使得本发明的互连的功耗更小，并且因此，比本领域公知的金属互连耗散更少的热量。此外，由于其能够承载更高的电流密度并且可以更快地执行操作，时钟速率得到了提升。其适用于传输高频AC信号而不受趋肤效应的影响，因此可以实现良好的谐振器以及原则上高达10¹⁵赫兹的阻抗转换特性。

根据一个优选的实施例，该第一端子包括由金属制成的第一电极，该第二端子包括由金属制成的第二电极，其中至少一个沟道层的凹槽从该第一电极延伸到该第二电极。适用于每个电极的金属是，例如，金、铜、铝和银。在该互连的制造过程中，可以通过公知的加法技术直接将每个电极形成在该沟道层上。在该实施例中，上述至少一个沟道层的沟槽并联连接在第一和第二电极之间。尽管电极是“普通”金属导体，但是与各个凹槽的横截面相比，各电极的横截面相对较大，而它可以比每个凹槽短得多。因此，对该互连的总电导率的任何不利影响得到限制。

为了避免在一维电子沟道之间的任何干扰，优选的是，将一个沟道层的所有凹槽都分隔开。换句话说，这些凹槽不会分支、彼此相交或彼此接触。而且，通常会有一个必要的最小间隔，以便于避免相邻凹槽中的电子沟道重叠或杂化。然而，两个凹槽之间的间隔可以相当小，类似于单个凹槽的宽度。优选地，该间隔以及该宽度可以小于10纳米或小5纳米，但是至少3纳米，因为弱拓扑绝缘体中的一维电子沟道的空间延伸大约为1纳米级。应当注意的是，在一些实施例中，该间隔可以小于该单个凹槽的宽度。

为了最佳地使用该沟道层的上表面上的可用空间并且使整体电流密度最大化以及使整体电阻最小化，优选的是一个沟道层的至少一些凹槽平行地延伸。特别地，一个沟道层的所有凹槽可以平行地延伸。例如，这些凹槽可以对应于沿着顶表面的多条平行直线。在更加一般的情况下，即使该凹槽不是直的，“平行地延伸”意味着是多个凹槽通过相同的两个端子连接起来，两个相邻凹槽之间的间隔在这些凹槽的长度上是恒定的，并且多个凹槽将相同的两个端子连接起来。

尽管该电互连可以利用单个沟道层来实现，但是，非常优选的是该互连包括以堆叠方式布置的多个沟道层。这意味着该多个沟道层沿垂直于该多个层的上表面的方向被布置在彼此之上。通常地，两个相邻的沟道层是分隔开的。对于沟道层的总数没有实际限制。例如，根据信号传输的应用和要求，互连可以包括2到100个，或者更具体地，5到50个沟道层。如下文中将进一步解释的，至少一些沟道层或甚至所有沟道层可以是相同的。特别地，每个沟道层可以使用同一种弱拓扑绝缘体材料。

在该实施例中，不同的沟道层的凹槽从第一端子延伸到第二端子。换句话说，属于不同沟道层的凹槽并联连接在第一和第二端子之间。应当理解，这样提高了该电互连相对于第一和第二端子的整体电导并降低了整体电阻。例如，当使用10个相同的沟道层时，电导可以提高10倍，电阻可以降低10倍。然而，如下文中将说明的，其他沟道层可以包括不从第一端子延伸到第二端子的凹槽。

优选地，多个(即，至少两个)不同沟道层中的至少一些凹槽平行地延伸。特别地，多个不同沟道层中的所有凹槽可以平行地延伸。不同沟道层中的凹槽可以相对于彼此水平地偏移(其中上表面限定了水平方向)。然而，如果所有多个层都相同，将有助于制造工艺，使得不同沟道层中的凹槽被垂直地设置在彼此之上。

通常地，通过绝缘层将两个相邻的沟道层分隔开，该绝缘层包括与该弱拓扑绝缘体材料不同的绝缘材料。这里的术语“绝缘”是指电绝缘体，其导电率通常小于10^-8S·cm^-1。在制造工艺期间，可以通过沉积工艺创建一个沟道层，然后通过合适的烧蚀工艺创建凹槽。然后，在上表面上设置一层绝缘材料，其中可以使用适用于创建该沟道层的定位工艺。通常地，也会将该绝缘材料放置在凹槽内，即在侧表面之间。由于其绝缘特性，它不允许相对的侧表面之间存在任何(或至少任何实质的)电流。因此，不同侧表面中的电子沟道保持彼此绝缘。

优选地，该绝缘材料具有相当低的相对介电常数，使得相邻的电子沟道之间的电容耦合最小化。更具体地，该相对介电常数可以小于10，优选小于5。这种材料的一个示例是二氧化硅，其相对介电常数约为3.9。

如果该电互连用于连接仅两个电子组件，则其可以仅具有两个端子，即，第一和第二端子。然而，可以连接两个以上的组件。根据优选实施例，该电互连包括至少一个第一沟道层和至少一个第二沟道层，该至少一个第一沟道层具有从该电互连的第一端子延伸到第二端子的凹槽，该至少一个第二沟道层具有从该电互连的第三端子延伸到第四端子的凹槽，其中，第三和第四端子中的至少一个与第一和第二端子不同。在这样的实施例中，采用不同的沟道层来连接不同的端子。至少一个第一沟道层，通常是多个第一沟道层，用于连接第一和第二端子；而至少一个第二沟道层，通常是多个第二沟道层，用于连接第三和第四端子。第三和第四端子中的一个可能与第一(或第二)端子实际上是相同的。在这样的实施例中，可以将来自例如第一端子(该第一端子连接到第一电子组件)的电信号分别地传送到第二和第三端子，该第二和第三端子分别连接到第二和第三电子组件。

根据另一个实施例，第三和第四端子都与第一和第二端子不同，例如，在连接四个不同的电子组件的情况下。无论哪种情况下，都是以堆叠的方式布置该至少一个第一沟道层和该至少一个第二沟道层，并且可以通过如上所述的绝缘层将该至少一个第一沟道层和该至少一个第二沟道层分隔开，由此形成两个不同的电连接，并且其相应的凹槽可能甚至在水平方向上彼此“交叉”，而沿垂直方向上被分隔开。这种“交叉”架构非常节省空间。例如，待连接的四个电气组件可以位于同一平面上，这可以实现更有效的集成电路的空间填充。

在第一沟道层中的凹槽通常与在第二沟道层中的凹槽成一定的角度。特别地，该角度可以是90°，即凹槽彼此垂直。在这样的实施例中，四个端子位于该互连的四个不同侧。

类似于第一和第二端子，优选的是，第三端子包括由金属制成的第三电极，第四端子包括由金属制成的第四电极。可以使用与用于第一和第二端子相同的金属。

由于每个沟道层的边缘也可以像凹槽的侧表面那样导电，因此将这些边缘与除了那些与各沟道层的凹槽连接的端子之外的端子分隔开是合理的。通过插入上述绝缘体材料可以实现这种分隔。根据这样的实施例，每个第一沟道层通过绝缘体材料与第三和第四端子中的至少一个分隔开，并且每个第二沟道层通过绝缘体材料与第一和第二端子中的至少一个分隔开。

如果该电互连包括多个第一沟道层和多个第二沟道层，那么会有多种关于如何将这些层布置在彼此之上的方式。根据一个优选的实施例，交替地设置该第一和第二沟道层。换句话说，将第一沟道层放置在两个第二沟道层之间，反之亦然。应当理解，通常地，每个第一沟道层通过绝缘层与相邻的第二沟道层分隔开。

本发明还提供一种集成电路，其包括根据本发明的电互连。在这样的集成电路中，第一电子组件可连接到第一端子，第二电子组件可连接到第二端子。

附图说明

通过以下结合附图对非限定性的实施例的详细描述，本发明的细节和优点将显而易见。其中：

图1是根据本发明的用于电互连的沟道层的示意性顶视图；

图2是根据图1中的线II-II的横截面图；

图3是与图1类似的示出了导电区的示意性顶视图；

图4是根据图3中的线IV-IV的横截面图；

图5是沟道层和导电层的横截面图；

图6是包括多个沟道层和绝缘层的沟道部分的横截面图；

图7是根据本发明的第一实施例的电互连的顶视图；

图8是根据图7中的线VIII-VIII的横截面图；

图9是延图7中的线IX-IX的横截面图；

图10是根据本发明的第二实施例的电互连的顶视图；

图11是根据图10中的线XI-XI的横截面图。

具体实施方式

图1和图2示出了根据本发明的用于电互连的第一沟道层10的示意图。为便于参考，所有附图中都示出了带有X、Y和Z轴的坐标系。第一沟道层10具有沿X轴和Y轴延伸的大致矩形的平面形状。第一沟道层10的上表面11沿着X-Y平面(也可以称为水平面)延伸并且面向Z方向。应当注意的是，附图中的实施例的尺度未按比例绘制。第一沟道层10的总长度(沿Y轴)和宽度(沿X轴)可以分别是例如几百纳米和15纳米，其厚度(沿Z轴)可以是例如3纳米。沿Y方向延伸的多个竖直凹槽12设置在顶表面11内。这些凹槽12中的每一个都具有矩形横截面，其侧表面12.1沿Y-Z平面延伸，底表面12.2沿X-Y平面延伸。每个凹槽12的宽度可以是例如2纳米，而其深度可以是1纳米，但至少是两个原子层之间的距离。两个相邻的凹槽12由脊13分开，脊13的宽度可以等于每个凹槽12的宽度。

第一沟道层10由弱拓扑绝缘体材料制成，例如，Bi₁₄Rh₃I₉。在制造工艺期间，它可以通过诸如电子束外延的沉积工艺形成，而凹槽12可以随后通过纳米结构化方法形成，例如光刻、电子束光刻或扫描探针显微镜刮擦。弱拓扑绝缘体材料的使用结合第一沟道层10的结构带来了特殊的导电行为，如图3和图4所示。尽管上表面11以及每个凹槽12的底表面12.2是电绝缘的，但凹槽12的每个侧表面12.1包括如图3中所示意性示出的具有一对拓扑保护的一维电子沟道15的导电区14。应当理解，仅示意性地示出导电区14，其实际尺寸和形状视具体的弱拓扑绝缘体材料而不同。然而，应该注意的是，弱拓扑绝缘体的指纹(fingerprint)是空间态密度(spatial density ofstate)非常窄，使得凹槽也制造得非常窄。每个电子沟道15分别允许在正Y方向或负Y方向上传播电子。每个电子沟道15是自旋极化的，即电子自旋的方向与其传播的方向相关。由于弱拓扑绝缘体的特性，每个电子沟道15具有量子化电导e²/h(h是普朗克常数)，其基本上不取决于凹槽12的长度、深度或宽度。因此，可以大大增加上述第一沟道层10的长度，而不会影响电导，至少可以达到室温下几百纳米量级的平均自由程长度。第一沟道层10的总电导大致与凹槽12的数量成比例。由于凹槽12之间存在脊13并且鉴于凹槽12本身的宽度，通常在两个相邻导电区14之间没有或只有可忽略不计的电流，即这些导电区14是电绝缘的。

图5示出了放置在由电绝缘材料(此处为二氧化硅)制成的绝缘层20的顶部的、如在图1至4中所示出的第一沟道层10。通过重复地在彼此之上放置如图5中所示的结构，可以得到如图6中所示的沟道部分50。在这样的沟道部分50中，多个相同的第一沟道层10被以堆叠的方式布置在彼此之上(即，沿着Z轴)。将多个绝缘层20中的一个插入在每两个相邻的第一沟道层10之间。也可以使用该绝缘材料填充凹槽12，但是由于其绝缘特性，在相邻的导电区14之间仅有可忽略的电流流动。应当理解，通过堆叠多个第一沟道层10(其中该第一沟道层10中的每一个包括多个凹槽12)，与图1中所示的单个沟道层10相比，沟道部分50的总电导显著增加，电阻减小。

图7至图9示出了根据本发明的电互连1的第一实施例,其包括沟道部分50，该沟道部分50类似于图6中所示的沟道部分。在沿Y轴的沟道部分50的两个相对侧上，第一端子2的第一电极3和第二端子4的第二电极5连接到沟道部分50。电极3、5可以由诸如铜、铝、金等电子应用领域公知的金属组成，而且电极3、5可以通过加法工艺直接在沟道层10上生长。所有第一沟道层10的所有凹槽12从第一电极3延伸到第二电极5。换句话说，所有凹槽12并联连接在第一电极3和第二电极5之间。电互连1可以用作例如集成电路的一部分，以电连接第一电子组件(其连接到第一端子2)与第二电子组件(其连接到第二端子4)。

图10和图11示出了根据本发明的电互连1的第二实施例,其包括多个第一沟道层10和多个第二沟道层30。沟道层10、30被以堆叠方式设置，其中绝缘层20将相邻的沟道层10、30分隔开。该第二沟道层30的整体结构与第一沟道层10非常类似。然而，第一沟道层10的凹槽12沿着Y轴延伸，而第二沟道层30的凹槽32沿着X轴延伸。这些凹槽32还包括导电区34，并由脊33分隔开。第一沟道层10的所有凹槽12从第一电极3延伸到第二电极5，而第二沟道层30的所有凹槽32从第三端子6的第三电极7延伸到第四端子8的第四电极9。可以以类似于制造第一和第二电极3、5的方式制造这些电极7、9。如图11所示，通过绝缘材料将所有导电区14、34彼此分隔开。此外，通过绝缘材料将每个第一沟道层10与第三和第四电极7、9分隔开，并且通过绝缘材料将每个第二沟道层30与第一和第二电极3、5分隔开。

附图标记列表

1 电互连

2，4，6，8 端子

3，5，7，9 电极

10 第一沟道层

11 上表面

12，32 凹槽

12.1 侧表面

12.2 底表面

13 脊

14，34 导电区

15 电子沟道

20 绝缘层

30 第二沟道层

50 沟道部分

X X轴

Y Y轴

Z Z轴

Claims (13)

1.一种具有沟道部分(50)的电互连(1)，所述沟道部分(50)包括由弱拓扑绝缘体材料或任何其他三维拓扑绝缘体材料制成的至少一个沟道层(10)，所述弱拓扑绝缘体材料或任何其他三维拓扑绝缘体材料呈现拓扑保护的一维电子沟道，并且所述至少一个沟道层(10)包括具有从所述电互连(1)的第一端子(2)延伸到第二端子(4)的多个凹槽(12)的顶表面(11)，其中，所述顶表面(11)和每个凹槽(12)的底表面(12.2)都是绝缘的，而每个凹槽(12)的每个侧表面(12.1)包括具有一对拓扑保护的一维电子沟道(15)的导电区(14)。

2.根据前述权利要求中任一项所述的电互连，其特征在于，所述第一端子(2)包括由金属制成的第一电极(3)，并且所述第二端子(4)包括由金属制成的第二电极(5)，其中至少一个沟道层(10)的所述凹槽(12)从所述第一电极(3)延伸到所述第二电极(5)。

3.根据前述权利要求中任一项所述的电互连，其特征在于，一个沟道层(10)的所有凹槽(12)被分隔开。

4.根据前述权利要求中任一项所述的电互连，其特征在于，一个沟道层(10，30)的至少一些所述凹槽(12，32)是平行的。

5.根据前述权利要求中任一项所述的电互连，其特征在于，所述电互连(1)包括以堆叠方式布置的多个沟道层(10，30)。

6.根据权利要求5所述的电互连，其特征在于，多个不同沟道层(10，30)中的至少一些凹槽(12，32)是平行的。

7.根据权利要求5或6所述的电互连，其特征在于，两个相邻的沟道层(10，30)通过绝缘层(20)被分隔开，所述绝缘层(20)包括与所述拓扑绝缘体材料不同的绝缘材料。

8.根据前述权利要求中任一项所述的电互连，其特征在于，所述绝缘材料的相对介电常数小于10，优选小于5。

9.根据权利要求5至8中任一项所述的电互连，其特征在于，所述电互连(1)包括至少一个第一沟道层(10)和至少一个第二沟道层(30)，所述至少一个第一沟道层(10)具有从所述第一端子(2)延伸到所述第二端子(4)的凹槽(12)，并且所述至少一个第二沟道层(30)具有从所述电互连(1)的第三端子(6)延伸到第四端子(8)的凹槽(32)，其中，所述第三端子(6)和所述第四端子(8)中的至少一个与所述第一端子(2)和所述第二端子(4)不同。

10.根据权利要求9所述的电互连，其特征在于，所述第三端子(6)包括由金属制成的第三电极(7)，并且所述第四端子(8)包括由金属制成的第四电极(9)。

11.根据权利要求9或10所述的电互连，其特征在于，每个第一沟道层(10)通过所述绝缘体材料与所述第三端子(6)和所述第四端子(8)中的至少一个分隔开，并且每个第二沟道层(30)通过所述绝缘体材料与所述第一端子(2)和所述第二端子(4)中的至少一个分隔开。

12.根据权利要求9至11中任一项所述的电互连，其特征在于，所述第一沟道层(10)和所述第二沟道层(30)被交替地设置。

13.一种集成电路，其特征在于，所述集成电路包括根据前述权利要求中任一项所述的电互连(1)。