CN118039501A - 半导体结构的制造方法 - Google Patents

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车行远
陈雅婷
黄彬杰
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Abstract

本发明公开一种半导体结构的制造方法，包括以下步骤。在第一基底中形成第一牺牲层与第二牺牲层。在第一基底上形成包括第一介电结构与第一着陆垫的第一元件层。在第二基底上形成包括第二介电结构与第二着陆垫的第二元件层。将第一介电结构接合于第二介电结构，第一牺牲层对准第一着陆垫，且第二牺牲层对准第二着陆垫。移除部分第一基底，而暴露出第一牺牲层与第二牺牲层。利用第一基底作为掩模，进行回蚀刻制作工艺，而形成暴露出第一着陆垫的第一开口与暴露出第二着陆垫的第二开口。在第一开口与第二开口中分别形成第一基底穿孔结构与第二基底穿孔结构。

Description

半导体结构的制造方法
技术领域
本发明涉及一种半导体制作工艺，且特别是涉及一种半导体结构的制造方法。
背景技术
在一些半导体制作工艺中，会先利用两个基底上的介电层进行接合，再形成基底穿孔(through-substrate via，TSV)结构。在进行上述接合制作工艺时，常会产生重叠偏差。因此，目前的作法是加大位于基底上的着陆垫(landing pad)的尺寸，以确保后续形成的基底穿孔结构可顺利地着陆于着陆垫上。然而，加大着陆垫的尺寸会增加芯片的尺寸以及降低元件设计的弹性。
发明内容
本发明提供一种半导体结构的制造方法，其有利于缩小着陆垫的尺寸，进而可缩小芯片的尺寸以及提升元件设计的弹性。
本发明提出一种半导体结构的制造方法，包括以下步骤。提供第一基底。在第一基底中形成第一牺牲层与第二牺牲层。在第一基底上形成第一元件层。第一元件层包括第一介电结构与第一着陆垫。第一着陆垫位于第一介电结构中。提供第二基底。在第二基底上形成第二元件层。第二元件层包括第二介电结构与第二着陆垫。第二着陆垫位于第二介电结构中。将第一介电结构接合于第二介电结构，其中第一牺牲层对准第一着陆垫，且第二牺牲层对准第二着陆垫。移除部分第一基底，而暴露出第一牺牲层与第二牺牲层。利用第一基底作为掩模，对第一牺牲层与第一介电结构进行回蚀刻制作工艺，而形成暴露出第一着陆垫的第一开口，且对第二牺牲层、第一介电结构与第二介电结构进行回蚀刻制作工艺，而形成暴露出第二着陆垫的第二开口。在第一开口中形成第一基底穿孔结构，且在第二开口中形成第二基底穿孔结构。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一介电结构可包括第一介电层与第一保护层。第一介电层位于第一基底、第一牺牲层与第二牺牲层上。第一着陆垫可位于第一介电层中。第一保护层位于第一介电层上。第二介电结构可包括第二介电层与第二保护层。第二介电层位于第二基底上。第二着陆垫可位于第二介电层中。第二保护层位于第二介电层上。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，将第一介电结构接合于第二介电结构的方法可包括将第一保护层接合于第二保护层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，将第一介电结构接合于第二介电结构的方法例如是熔融接合(fusion bonding)法。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，在移除部分第一基底之后，第一牺牲层与第二牺牲层可分别贯穿第一基底。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，部分第一基底的移除方法例如是机械研磨(mechanical grinding)法、湿式蚀刻法、化学机械研磨(chemical mechanical polishing，CMP)法或其组合。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，回蚀刻制作工艺例如是干式蚀刻制作工艺。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，在形成第一开口与第二开口之后，部分第一牺牲层可留在第一开口的两侧，且部分第二牺牲层可留在第二开口的两侧。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一牺牲层的剖面形状与第二牺牲层的剖面形状可为倒梯形、矩形或梯形。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还包括以下步骤。在形成第一基底穿孔结构与第二基底穿孔结构之前，可在第一开口的侧壁与第二开口的侧壁上形成衬介电层。
基于上述，在本发明所提出的半导体结构的制造方法中，在将第一介电结构接合于第二介电结构之后，第一牺牲层对准第一着陆垫，且第二牺牲层对准第二着陆垫。此外，移除部分第一基底，而暴露出第一牺牲层与第二牺牲层。然后，利用第一基底作为掩模，对第一牺牲层与第一介电结构进行回蚀刻制作工艺，而形成暴露出第一着陆垫的第一开口，且对第二牺牲层、第一介电结构与第二介电结构进行回蚀刻制作工艺，而形成暴露出第二着陆垫的第二开口。亦即，可利用自对准的方式来形成第一开口与第二开口。由此，本发明所提出的半导体结构的制造方法可具有较佳的对准精度(alignment accuracy)，而有利于缩小第一着陆垫的尺寸与第二着陆垫的尺寸，进而可缩小芯片的尺寸以及提升元件设计的弹性。此外，由于本发明所提出的半导体结构的制造方法是通过自对准的方式来形成用以容纳基底穿孔结构(如，第一基底穿孔结构与第二基底穿孔结构)的开口(如，第一开口与第二开口)，因此可减少光掩模数量，进而降低制造成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1J为本发明的一些实施例的半导体结构的制造流程剖面图；
图2A至图2B为本发明的另一些实施例的半导体结构的制造流程剖面图；
图3A至图3B为本发明的另一些实施例的半导体结构的制造流程剖面图。
符号说明
10,20,30:半导体结构
100,200:基底
102a,102b:牺牲层
104,202:元件层
106,204:介电结构
108,206:着陆垫
110,208:介电层
112,210:保护层
114:衬介电材料层
114a:衬介电层
116:阻障材料层
116a,116b:阻障层
118:基底穿孔材料层
118a,118b:基底穿孔
120a,120b:基底穿孔结构
OP1,OP2,OP3,OP4:开口
P1,P2:部分
S1:表面
S2,S3:侧壁
T1,T2,T3,T4,T5,T6:厚度
W1,W3:最小宽度
W2,W4:宽度
具体实施方式
下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未依照原尺寸作图。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1J为根据本发明的一些实施例的半导体结构的制造流程剖面图。
请参照图1A，提供基底100。在一些实施例中，基底100可为半导体基底，如硅基底。此外，在图中虽未示出，但在基底100上可具有掺杂区等所需的构件，于此省略其说明。
接着，在基底100中形成牺牲层102a与牺牲层102b。在一些实施例中，牺牲层102a的材料与牺牲层102b的材料例如是氧化硅等介电材料。在一些实施例中，牺牲层102a与牺牲层102b的形成方法可包括以下步骤，但本发明并不以此为限。首先，可通过光刻制作工艺与蚀刻制作工艺对基底100进行图案化，而形成开口OP1与开口OP2。接着，可在基底上100形成牺牲材料层(未示出)，且牺牲材料层填入开口OP1与开口OP2。在一些实施例中，牺牲材料层的形成方法例如是化学气相沉积法。然后，可移除位于开口OP1的外部与开口OP2的外部的牺牲材料层，而在开口OP1与开口OP2中分别形成牺牲层102a与牺牲层102b。
在本实施例中，牺牲层102a的剖面形状与牺牲层102b的剖面形状可为倒梯形，但本发明并不以此为限。在一些实施例中，可通过控制用以形成开口OP1与开口OP2的蚀刻制作工艺的参数来调整开口OP1的剖面形状与开口OP2的剖面形状，由此可调整形成在开口OP1中的牺牲层102a的剖面形状与形成在开口OP2中的牺牲层102b的剖面形状。在另一些实施例中，牺牲层102a的剖面形状与牺牲层102b的剖面形状可为矩形(图2A)或梯形(图3A)。
请参照图1B，在基底100上形成元件层104。元件层104包括介电结构106与着陆垫108。介电结构106位于基底100、牺牲层102a与牺牲层102b上。着陆垫108位于介电结构106中。在一些实施例中，着陆垫108的材料例如是铜或铝等导电材料。在一些实施例中，可通过前段制作工艺(front end of line(FEOL)process)与后段制作工艺(back end of line(BEOL)process)来形成元件层104。
在一些实施例中，介电结构106可包括介电层110与保护层112。介电层110位于基底100、牺牲层102a与牺牲层102b上。着陆垫108可位于介电层110中。在一些实施例中，介电层110可为多层结构。在一些实施例中，介电层110的材料例如是氧化硅。此外，在图中虽未示出，但在介电层110中可具有所需的半导体元件(如，主动(有源)元件及/或被动(无源)元件)，于此省略其说明。保护层112位于介电层110上。在一些实施例中，保护层112的材料例如是氧化硅等介电材料。
请参照图1C，提供基底200。在一些实施例中，基底200可为半导体基底，如硅基底。此外，在图中虽未示出，但在基底200上可具有掺杂区等所需的构件，于此省略其说明。
接着，在基底200上形成元件层202。元件层202包括介电结构204与着陆垫206。介电结构204位于基底200上。着陆垫206位于介电结构204中。在一些实施例中，着陆垫206的材料例如是铜或钨等导电材料。在一些实施例中，可通过前段制作工艺与后段制作工艺来形成元件层202。
在一些实施例中，介电结构204可包括介电层208与保护层210。介电层208位于基底200上。着陆垫206可位于介电层208中。在一些实施例中，介电层208可为多层结构。在一些实施例中，介电层208的材料例如是氧化硅。此外，在图中虽未示出，但在介电层208中可具有所需的半导体元件(如，主动元件及/或被动元件)，于此省略其说明。保护层210位于介电层208上。在一些实施例中，保护层210的材料例如是氧化硅等介电材料。
请参照图1D，将介电结构106接合于介电结构204，其中牺牲层102a对准着陆垫108，且牺牲层102b对准着陆垫206。亦即，牺牲层102a的垂直投影可落在着陆垫108上，且牺牲层102b的垂直投影可落在着陆垫206上。在一些实施例中，牺牲层102a的最小宽度W1可小于着陆垫108的宽度W2。在一些实施例中，牺牲层102b的最小宽度W3可小于着陆垫206的宽度W4。在一些实施例中，将介电结构106接合于介电结构204的方法例如是熔融接合法。在一些实施例中，将介电结构106接合于介电结构204的方法可包括将保护层112接合于保护层210。举例来说，可通过熔融接合法将保护层112接合于保护层210。
在本实施例中，牺牲层102a的数量是以一个为例，牺牲层102b的数量是以一个为例，着陆垫108的数量是以一个为例，且着陆垫206的数量是以一个为例，但本发明并不以此为限。只要牺牲层102a的数量为至少一个，牺牲层102b的数量为至少一个，着陆垫108的数量为至少一个，且着陆垫206的数量为至少一个，即属于本发明所涵盖的范围。在另一些实施例中，牺牲层102a的数量可为两个以上。在另一些实施例中，牺牲层102b的数量可为两个以上。在另一些实施例中，着陆垫108的数量可为两个以上。在另一些实施例中，着陆垫206的数量可为两个以上。此外，牺牲层102a的数量与牺牲层102b的数量可依据着陆垫108的数量与着陆垫206的数量来对应调整。
请参照图1E，移除部分基底100，而暴露出牺牲层102a与牺牲层102b。在移除部分基底100之后，牺牲层102a与牺牲层102b可分别贯穿基底100。在一些实施例中，部分基底100的移除方法例如是机械研磨法、湿式蚀刻法、化学机械研磨法或其组合。举例来说，可利用牺牲层102a与牺牲层102b作为终止层，对基底100进行机械研磨制作工艺、湿式蚀刻制作工艺、化学机械研磨制作工艺或其组合，而移除部分基底100并暴露出牺牲层102a与牺牲层102b。
请参照图1F，利用基底100作为掩模，对牺牲层102a与介电结构106进行回蚀刻制作工艺，而形成暴露出着陆垫108的开口OP3，且对牺牲层102b、介电结构106与介电结构204进行回蚀刻制作工艺，而形成暴露出着陆垫206的开口OP4。由此，可利用自对准的方式来形成开口OP3与开口OP4。开口OP3与开口OP4可通过同一个回蚀刻制作工艺来形成。在上述回蚀刻制作工艺中，着陆垫108与着陆垫206可用以作为蚀刻终止层。在本实施例中，在形成开口OP3与开口OP4之后，部分牺牲层102a可留在开口OP3的两侧，且部分牺牲层102b可留在开口OP4的两侧，但本发明并不以此为限。在一些实施例中，留在开口OP3的两侧的部分牺牲层102a与留在开口OP4的两侧的部分牺牲层102b可具有隔离功能。在一些实施例中，上述回蚀刻制作工艺例如是干式蚀刻制作工艺。
请参照图1G，可共形地在基底100上且在开口OP3与开口OP4中形成衬介电材料层114。在一些实施例中，位于基底100的表面S1上的衬介电材料层114的厚度T1可大于位于开口OP3中的衬介电材料层114的厚度T2与位于开口OP4中的衬介电材料层114的厚度T3。在一些实施例中，衬介电材料层114的材料例如是的材料例如是氧化硅。在一些实施例中，衬介电材料层114的形成方法例如是化学气相沉积法。
请参照图1H，可移除位于开口OP3底部的部分衬介电材料层114与位于开口OP4底部的部分衬介电材料层114，而形成衬介电层114a。由此，可在开口OP3的侧壁S2与开口OP4的侧壁S3上形成衬介电层114a。衬介电层114a可暴露出部分着陆垫108与部分着陆垫206。在一些实施例中，衬介电层114a更可形成在基底100的表面S1上。在一些实施例中，位于基底100的表面S1上的衬介电层114a的厚度T4可大于位于开口OP3的侧壁S2上的衬介电层114a的厚度T5与位于开口OP4的侧壁S3上的衬介电层114a的厚度T6。在一些实施例中，衬介电层114a的材料例如是氧化硅。在一些实施例中，可通过回蚀刻制作工艺(如，干式蚀刻制作工艺)来移除位于开口OP3底部的部分衬介电材料层114与位于开口OP4底部的部分衬介电材料层114。
请参照图1I，可共形地在开口OP3与开口OP4中形成阻障材料层116。在一些实施例中，阻障材料层116可形成在衬介电层114a、部分着陆垫108与部分着陆垫206上。在一些实施例中，阻障材料层116的材料例如是钽(Ta)、氮化钽(TaN)或其组合。在一些实施例中，阻障材料层108的形成方法例如是物理气相沉积法或化学气相沉积法。
接着，可在阻障材料层116上形成基底穿孔材料层118。基底穿孔材料层118可填入开口OP3与开口OP4中。在一些实施例中，基底穿孔材料层118的材料例如是铜等导电材料。在一些实施例中，基底穿孔材料层118的形成方法例如是物理气相沉积法、电镀法或其组合。
请参照图1J，可移除位于开口OP3的外部与开口OP4的外部的部分基底穿孔材料层118与部分阻障材料层116，而形成基底穿孔118a、基底穿孔118b、阻障层116a与阻障层116b。由此，可在开口OP3中形成基底穿孔结构120a，且可在开口OP4中形成基底穿孔结构120b。基底穿孔结构120a可电连接于着陆垫108。基底穿孔结构120b可电连接于着陆垫206。在一些实施例中，基底穿孔结构120a可包括基底穿孔118a与阻障层116a。基底穿孔118a位于开口OP3中。阻障层116a可位于基底穿孔118a与衬介电层114a之间以及基底穿孔118a与着陆垫108之间。在一些实施例中，基底穿孔结构120b可包括基底穿孔118b与阻障层116b。基底穿孔118b位于开口OP4中。阻障层116b可位于基底穿孔118b与衬介电层114a之间以及基底穿孔118b与着陆垫206之间。
在一些实施例中，衬介电层114a可位于基底穿孔结构120a与基底100之间、基底穿孔结构120a与介电结构106之间、基底穿孔结构120b与基底100之间、基底穿孔结构120b与介电结构106之间以及基底穿孔结构120b与介电结构204之间。
在本实施例中，基底穿孔结构120a的数量是以一个为例，且基底穿孔结构120b的数量是以一个为例，但本发明并不以此为限。只要基底穿孔结构120a的数量为至少一个，且基底穿孔结构120b的数量为至少一个，即属于本发明所涵盖的范围。在另一些实施例中，基底穿孔结构120a的数量可为两个以上。在另一些实施例中，基底穿孔结构120b的数量可为两个以上。此外，基底穿孔结构120a的数量与基底穿孔结构120b的数量可依据着陆垫108的数量与着陆垫206的数量来对应调整。
基于上述实施例可知，在半导体结构10的制造方法中，在将介电结构106接合于介电结构204之后，牺牲层102a对准着陆垫108，且牺牲层102b对准着陆垫206。此外，移除部分基底100，而暴露出牺牲层102a与牺牲层102b。然后，利用基底100作为掩模，对牺牲层102a与介电结构106进行回蚀刻制作工艺，而形成暴露出着陆垫108的开口OP3，且对牺牲层102b、介电结构106与介电结构204进行回蚀刻制作工艺，而形成暴露出着陆垫206的开口OP4。亦即，可利用自对准的方式来形成开口OP3与开口OP4。由此，半导体结构10的制造方法可具有较佳的对准精度，而有利于缩小着陆垫108的尺寸与着陆垫206的尺寸，进而可缩小芯片的尺寸以及提升元件设计的弹性。此外，由于半导体结构10的制造方法是通过自对准的方式来形成用以容纳基底穿孔结构(如，基底穿孔结构120a与基底穿孔结构120b)的开口(如，开口OP3与开口OP4)，因此可减少光掩模数量，进而降低制造成本。
图2A至图2B为根据本发明的另一些实施例的半导体结构的制造流程剖面图。
请参照图1A与图2A，图2A的结构与图1A的结构的差异如下。在图2A中，牺牲层102a的剖面形状与牺牲层102b的剖面形状可为矩形。在一些实施例中，可通过控制用以形成开口OP1与开口OP2的蚀刻制作工艺的参数来调整开口OP1的剖面形状与开口OP2的剖面形状，由此可调整形成在开口OP1中的牺牲层102a的剖面形状与形成在开口OP2中的牺牲层102b的剖面形状。此外，在图1A的结构与图2A的结构中，相同或相似的构件以相同的符号表示，且省略其说明。
接着，可进行如同图1B至图1J的步骤，而形成图2B的半导体结构20。此外，由于图2A中的牺牲层102a的剖面形状与牺牲层102b的剖面形状为可矩形，因此在进行如同图1F中的用以形成开口OP3与开口OP4的回蚀刻制作工艺时，牺牲层102a与牺牲层102b可被完全移除。
此外，在图1J的半导体结构10与图2B的半导体结构20中，相同或相似的构件以相同的符号表示，且省略其说明。
基于上述实施例可知，在半导体结构20的制造方法中，在将介电结构106接合于介电结构204之后，牺牲层102a对准着陆垫108，且牺牲层102b对准着陆垫206。此外，移除部分基底100，而暴露出牺牲层102a与牺牲层102b。然后，利用基底100作为掩模，对牺牲层102a与介电结构106进行回蚀刻制作工艺，而形成暴露出着陆垫108的开口OP3，且对牺牲层102b、介电结构106与介电结构204进行回蚀刻制作工艺，而形成暴露出着陆垫206的开口OP4。亦即，可利用自对准的方式来形成开口OP3与开口OP4。由此，半导体结构20的制造方法可具有较佳的对准精度，而有利于缩小着陆垫108的尺寸与着陆垫206的尺寸，进而可缩小芯片的尺寸以及提升元件设计的弹性。此外，由于半导体结构20的制造方法是通过自对准的方式来形成用以容纳基底穿孔结构(如，基底穿孔结构120a与基底穿孔结构120b)的开口(如，开口OP3与开口OP4)，因此可减少光掩模数量，进而降低制造成本。
图3A至图3B为根据本发明的另一些实施例的半导体结构的制造流程剖面图。
请参照图1A与图3A，图3A的结构与图1A的结构的差异如下。在图3A中，牺牲层102a的剖面形状与牺牲层102b的剖面形状可为梯形。在一些实施例中，可通过控制用以形成开口OP1与开口OP2的蚀刻制作工艺的参数来调整开口OP1的剖面形状与开口OP2的剖面形状，由此可调整形成在开口OP1中的牺牲层102a的剖面形状与形成在开口OP2中的牺牲层102b的剖面形状。此外，在图1A的结构与图3A的结构中，相同或相似的构件以相同的符号表示，且省略其说明。
接着，可进行如同图1B至图1J的步骤，而形成图3B的半导体结构30。此外，由于图3A中的牺牲层102a的剖面形状与牺牲层102b的剖面形状可为梯形，因此在进行如同图1F中的用以形成开口OP3与开口OP4的回蚀刻制作工艺时，牺牲层102a与牺牲层102b可被完全移除。此外，如图3A与图3B所示，由于牺牲层102a的剖面形状与牺牲层102b的剖面形状可为梯形，因此基底穿孔结构120a的位于基底100中的部分P1的剖面形状可包括梯形，且基底穿孔结构120b的位于基底100中的部分P2的剖面形状可包括梯形。
另外，在图1J的半导体结构10与图3B的半导体结构30中，相同或相似的构件以相同的符号表示，且省略其说明。
基于上述实施例可知，在半导体结构30的制造方法中，在将介电结构106接合于介电结构204之后，牺牲层102a对准着陆垫108，且牺牲层102b对准着陆垫206。此外，移除部分基底100，而暴露出牺牲层102a与牺牲层102b。然后，利用基底100作为掩模，对牺牲层102a与介电结构106进行回蚀刻制作工艺，而形成暴露出着陆垫108的开口OP3，且对牺牲层102b、介电结构106与介电结构204进行回蚀刻制作工艺，而形成暴露出着陆垫206的开口OP4。亦即，可利用自对准的方式来形成开口OP3与开口OP4。由此，半导体结构30的制造方法可具有较佳的对准精度，而有利于缩小着陆垫108的尺寸与着陆垫206的尺寸，进而可缩小芯片的尺寸以及提升元件设计的弹性。此外，由于半导体结构30的制造方法是通过自对准的方式来形成用以容纳基底穿孔结构(如，基底穿孔结构120a与基底穿孔结构120b)的开口(如，开口OP3与开口OP4)，因此可减少光掩模数量，进而降低制造成本。
综上所述，上述实施例的半导体结构的制造方法可具有较佳的对准精度，而有利于缩小着陆垫的尺寸，进而可缩小芯片的尺寸以及提升元件设计的弹性。此外，在上述实施例的半导体结构的制造方法中，可通过自对准的方式来形成用以容纳基底穿孔结构的开口，因此可减少光掩模数量，进而降低制造成本。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (10)

1.一种半导体结构的制造方法，包括：
提供第一基底；
在所述第一基底中形成第一牺牲层与第二牺牲层；
在所述第一基底上形成第一元件层，其中所述第一元件层包括第一介电结构与第一着陆垫，且所述第一着陆垫位于所述第一介电结构中；
提供第二基底；
在所述第二基底上形成第二元件层，其中所述第二元件层包括第二介电结构与第二着陆垫，且所述第二着陆垫位于所述第二介电结构中；
将所述第一介电结构接合于所述第二介电结构，其中所述第一牺牲层对准所述第一着陆垫，且所述第二牺牲层对准所述第二着陆垫；
移除部分所述第一基底，而暴露出所述第一牺牲层与所述第二牺牲层；
利用所述第一基底作为掩模，对所述第一牺牲层与所述第一介电结构进行回蚀刻制作工艺，而形成暴露出所述第一着陆垫的第一开口，且对所述第二牺牲层、所述第一介电结构与所述第二介电结构进行所述回蚀刻制作工艺，而形成暴露出所述第二着陆垫的第二开口；以及
在所述第一开口中形成第一基底穿孔结构，且在所述第二开口中形成第二基底穿孔结构。
2.如权利要求1所述的半导体结构的制造方法，其中
所述第一介电结构包括：
第一介电层，位于所述第一基底、所述第一牺牲层与所述第二牺牲层上，其中所述第一着陆垫位于所述第一介电层中；以及
第一保护层，位于所述第一介电层上，且
所述第二介电结构包括：
第二介电层，位于所述第二基底上，其中所述第二着陆垫位于所述第二介电层中；以及
第二保护层，位于所述第二介电层上。
3.如权利要求2所述的半导体结构的制造方法，其中将所述第一介电结构接合于所述第二介电结构的方法包括将所述第一保护层接合于所述第二保护层。
4.如权利要求1所述的半导体结构的制造方法，其中将所述第一介电结构接合于所述第二介电结构的方法包括熔融接合法。
5.如权利要求1所述的半导体结构的制造方法，其中在移除部分所述第一基底之后，所述第一牺牲层与所述第二牺牲层分别贯穿所述第一基底。
6.如权利要求1所述的半导体结构的制造方法，其中部分所述第一基底的移除方法包括机械研磨法、湿式蚀刻法、化学机械研磨法或其组合。
7.如权利要求1所述的半导体结构的制造方法，其中所述回蚀刻制作工艺包括干式蚀刻制作工艺。
8.如权利要求1所述的半导体结构的制造方法，其中在形成所述第一开口与所述第二开口之后，部分所述第一牺牲层留在所述第一开口的两侧，且部分所述第二牺牲层留在所述第二开口的两侧。
9.如权利要求1所述的半导体结构的制造方法，其中所述第一牺牲层的剖面形状与所述第二牺牲层的剖面形状包括倒梯形、矩形或梯形。
10.如权利要求1所述的半导体结构的制造方法，还包括：
在形成所述第一基底穿孔结构与所述第二基底穿孔结构之前，在所述第一开口的侧壁与所述第二开口的侧壁上形成衬介电层。
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