CN118017985A - 动态锁存比较器 - Google Patents

Abstract

本发明涉及动态锁存比较器，该动态锁存比较器包括：放大级模块，与锁存级模块连接，用于接收输入信号，并对所述输入信号进行放大处理，其中，所述放大级模块上串联有开关晶体管，所述开关晶体管受所述锁存级模块的输出电压控制；锁存级模块，用于接收经过放大处理的输入信号，并对所述输入信号进行比较处理，输出比较结果。通过在放大级模块上串联受所述锁存级模块的输出电压控制的开关晶体管，实现了在比较阶段结束后，及时断开不必要的通路以减小功耗，提高了能效的技术效果。

Description

动态锁存比较器

技术领域

本发明涉及锁存比较器的技术领域，特别涉及一种动态锁存比较器。

背景技术

锁存比较器是一种特殊类型的比较器，用于将输入信号与参考电压进行比较，并将结果保持在输出端口。它通常用于数字电路中，例如模数转换器（ADC）和数字通信系统中。

同时，锁存比较器通常由一个或多个比较器、反馈电路和锁存器组成。比较器用于比较输入信号和参考电压，并产生输出。反馈电路和锁存器用于将输出保持在特定状态，直到下一次触发信号到来。

但是，现有锁存比较器在功耗方面可能出现一些问题，如在比较完成后，该动态锁存比较器中的部分电路路径可能仍然保持开启状态或存在额外的静态电流路径，导致额外的功耗。针对上述技术问题，目前尚未得到解决方法。

发明内容

本发明的主要目的为提供一种动态锁存比较器，以解决现有锁存比较器在功耗方面可能出现一些问题。

为实现上述目的，本发明提供了一种动态锁存比较器，所述动态锁存比较器包括：放大级模块，与所述锁存级模块连接，用于接收输入信号，并对所述输入信号进行放大处理，其中，所述放大级模块上串联有开关晶体管，所述开关晶体管受所述锁存级模块的输出电压控制；锁存级模块，用于接收经过放大处理的输入信号，并对所述输入信号进行比较处理，输出比较结果。

进一步的，所述放大级模块的输出节点直接连接所述锁存级模块的晶体管源端。

进一步的，所述锁存级模块的输出节点之间设有用于实现输出节点之间电荷共享的晶体管元件。

进一步的，所述放大级模块包括：第一晶体管（Mt1）、第二晶体管（M1）、第三晶体管（M2）、第四晶体管（M3）、第五晶体管（M4）、第六晶体管（M5）、第七晶体管（M6）；第一晶体管（Mt1）为NMOS晶体管，源极接地，漏极与第二晶体管（M1）和第三晶体管（M2）的源极相连，栅极接时钟信号（CLK）；第二晶体管（M1）为NMOS晶体管，漏极与第四晶体管（M3）的源极相连，栅极接正差分输入信号（VINP）；第三晶体管（M2）为NMOS晶体管，漏极与第五晶体管（M4）的源极相连，栅极接负差分输入信号（VINN）；第四晶体管（M3）为NMOS晶体管，漏极与第六晶体管（M5）的漏极相连，栅极接收OUTP信号；第五晶体管（M4）为NMOS晶体管，漏极与第七晶体管（M6）的漏极相连，栅极接收OUTN信号；第六晶体管（M5）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）；第七晶体管（M6）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）。

进一步的，所述锁存级模块包括：第八晶体管（M7）、第九晶体管（M8）、第十晶体管（M9）、第十一晶体管（M10）、第十二晶体管（MC1）；第八晶体管（M7）为NMOS晶体管，源极连接到第六晶体管（M5）和第四晶体管（M3）的漏极之间的第一节点（fp），漏极输出OUTN信号，栅极接收OUTP信号；第九晶体管（M8）为NMOS晶体管，源极连接到第五晶体管（M4）和第七晶体管（M6）的漏极之间的第二节点（fn），漏极输出OUTP信号，栅极接收OUTN信号；第十晶体管（M9）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTN信号，栅极接收OUTP信号；第十一晶体管（M10）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTP信号，栅极接收OUTN信号；第十二晶体管（MC1）为PMOS晶体管，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK），或者，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK）。

进一步的，所述放大级模块包括：第十三晶体管（Mt2）、第十四晶体管（M11）、第十五晶体管（M12）、第十六晶体管（M13）、第十七晶体管（M14）、第十八晶体管（M15）、第十九晶体管（M16）；第十三晶体管（Mt2）为PMOS晶体管，源极接电源（VDD），漏极与第十四晶体管（M11）和第十五晶体管（M12）的源极相连，栅极接时钟信号（CLK）；第十四晶体管（M11）为PMOS晶体管，漏极与第十六晶体管（M13）的源极相连，栅极接正差分输入信号（VINP）；第十五晶体管（M12）为PMOS晶体管，漏极与第十七晶体管（M14）的源极相连，栅极接负差分输入信号（VINN）；第十六晶体管（M13）为PMOS晶体管，漏极与第十八晶体管（M15）的漏极相连，栅极接收OUTN信号；第十七晶体管（M14）为PMOS晶体管，漏极与第十九晶体管（M16）的漏极相连，栅极接收OUTP信号；第十八晶体管（M15）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）；第十九晶体管（M16）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）。

进一步的，所述锁存级模块包括：第二十晶体管（M17）、第二十一晶体管（M18）、第二十二晶体管（M19）、第二十三晶体管（M20）、第二十四晶体管（MC2）；第二十晶体管（M17）为PMOS晶体管，漏极接收OUTN信号，源极连接到第十六晶体管（M13）和第十八晶体管（M15）的漏极之间的第一节点（fp），栅极接收OUTP信号；第二十一晶体管（M18）为PMOS晶体管，漏极接收OUTP信号，源极连接到第十七晶体管（M14）和第十九晶体管（M16）的漏极之间的第二节点（fn），栅极接收OUTN信号；第二十二晶体管（M19）为NMOS晶体管，源极接地，漏极输出OUTN信号，栅极接收OUTP信号；第二十三晶体管（M20）为NMOS晶体管，源极接地，漏极输出OUTP信号，栅极接收OUTN信号；第二十四晶体管（MC2）为NMOS晶体管，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK），或者，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK）。

进一步的：在复位阶段：接时钟信号（CLK）为0时，第十二晶体管（MC1）导通，第一晶体管（Mt1）关断；上一个比较阶段结束后，动态锁存比较器的正输出端（OUTP）输出1，动态锁存比较器的负输出端（OUTN）输出0，或者，动态锁存比较器的正输出端（OUTP）输出0，动态锁存比较器的负输出端（OUTN）输出1，此时通过第十二晶体管（MC1）导通，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到高于电源电压的1/2的电平状态，第六晶体管（M5）和第七晶体管（M6）导通，将第一节点（fp）和第二节点（fn）上拉至电源电压，复位完成；在比较阶段：接时钟信号（CLK）为1时，第十二晶体管（MC1）断开，第一晶体管（Mt1）导通，第六晶体管（M5）和第七晶体管（M6）关断；动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到高于电源电压的1/2的电平状态，第四晶体管（M3）和第五晶体管（M4）导通，基于动态锁存比较器的正输入端（VINP）和动态锁存比较器的负输入端（VINN）的输入值的大小不同，第一节点（fp）和第二节点（fn）以不同的速度被下拉；在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）下拉速度大于第二节点（fn）下拉速度，第一节点（fp）率先下降到第一点位，令第八晶体管（M7）率先导通，OUTP最终被上拉至电源电压，OUTN被下拉至接地，比较结束；在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）下拉速度小于第二节点（fn）下拉速度，第二节点（fn）率先下降到第一点位，令第九晶体管（M8）率先导通，OUTN最终被上拉至电源电压，OUTP被下拉至接地，比较结束。

进一步的：在复位阶段：接时钟信号（CLK）为0时，第二十四晶体管（MC2）导通，第十三晶体管（Mt2）关断；上一个比较阶段结束后，动态锁存比较器的正输出端（OUTP）输出1，动态锁存比较器的负输出端（OUTN）输出0，或者，动态锁存比较器的正输出端（OUTP）输出0，动态锁存比较器的负输出端（OUTN）输出1，此时通过第二十四晶体管（MC2）导通，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到低于电源电压的1/2的电平状态，第十八晶体管（M15）和第十九晶体管（M16）导通，将第一节点（fp）和第二节点（fn）下拉至地，复位完成；在比较阶段：接时钟信号（CLK）为0时，第二十四晶体管（MC2）断开，第十三晶体管（Mt2）导通，第十八晶体管（M15）和第十九晶体管（M16）关断；动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到低于电源电压的1/2的电平状态，第十六晶体管（M13）和第十七晶体管（M14）导通，基于动态锁存比较器的正输入端（VINP）和动态锁存比较器的负输入端（VINN）的输入值的大小不同，第一节点（fp）和第二节点（fn）以不同的速度被上拉；在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）上拉速度小于第二节点（fn）上拉速度，第二节点（fn）率先上升到第二点位，令第二十一晶体管（M18）率先导通，OUTP最终被上拉至电源电压，OUTN被下拉至接地，比较结束；在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）上拉速度大于第二节点（fn）上拉速度，第一节点（fp）率先上升到第二点位，令第二十一晶体管（M17）率先导通，OUTN最终被上拉至电源电压，OUTP被下拉至接地，比较结束。

本发明提供的动态锁存比较器相比传统的双尾动态锁存比较器更出色。它通过以下方式实现了性能的优化：

首先，通过添加受输出端电压控制的开关晶体管（如图2所示，在第二晶体管（M1）和第三晶体管（M2）上串联两个开关晶体管第四晶体管（M3）和第五晶体管（M4）），在比较阶段结束后及时断开不必要的通路以减小功耗，使得锁存比较器在比较完成后能够及时降低功耗，提高了能效。

其次，在动态锁存比较器中，前置放大器的输出直接馈送至锁存级晶体管的源节点（如图2所示，将第一节点（fp）和第二节点（fn）直接连接至第八晶体管（M7）和第九晶体管（M8）的源端，并删除了传统结构中与第八晶体管（M7）和第九晶体管（M8）并联的晶体管（M25、M26）），提高了锁存器的有效跨导，同时在不降低功耗和速度的情况下，大幅降低了输入失调电压。

最后，在动态锁存比较器中，在锁存器输出节点之间添加一个电荷共享晶体管MC1（如图2所示，通过第十二晶体管（MC1）在两个输出节点间共享电荷）。由于两个负载电容共享电荷，输出不会低于阈值电压，使得锁存器在比较阶段初期即处于ON态。这样，在再生阶段可以更快地比较输入信号，从而加快运行速度，显著改善了延迟和功耗。

综上所述，本发明提供的动态锁存比较器通过优化设计和电路结构，在失调、功耗和速度三方面上都实现了更佳的性能，并且在整体上更为简洁和高效。

附图说明

图1是传统的双尾动态锁存比较器电路的电路结构示意图；

图2是本发明一实施例中动态锁存比较器电路的电路结构示意图；

图3是本发明另一实施例中动态锁存比较器电路的电路结构示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，对现有锁存比较器进行说明。

传统的双尾动态锁存比较器电路的电路结构如图1所示，该传统的双尾比较器结构包括预放大级和锁存级。预放大级由Mt3、M21~M24晶体管组成，锁存级由Mt4、M25~M30晶体管组成。

该电路能够根据M21和M22晶体管栅端输入电压（VINP、VINN）大小不同，利用锁存级正反馈快速做出判断比较，在比较器电路的输出端（OUTN、OUTP）输出比较结果，比较结果表现为一个输出高电平一个输出低电平。具体原理如下：

该锁存比较器的工作可大致分为两个阶段：复位阶段和比较阶段。

在复位阶段：接时钟信号（CLK）为0时，Mt3和Mt4均保持关闭。M23、M24导通，第一节点（fp）和第二节点（fn）被上拉至电源电压；同时M25、M26导通，将OUTP、OUTN下拉至地；

在比较阶段：接时钟信号（CLK）为1时，Mt3、Mt4均保持开启，由于输入电压VINN、VINP不同，M21和M22以不同的速度将第一节点（fp）和第二节点（fn）下拉。

设动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值，则第一节点（fp）下拉速度大于第二节点（fn）下拉速度，当第一节点（fp）的节点电位率先下降到低于M25的阈值电压Vthn，M25率先关断，在latch的正反馈作用下，OUTP被上拉到电源电压，OUTN被下拉到地，比较结束。输出结果：OUTP为高电平，OUTN为低电平。

若动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值，则输出结果反之。

针对上述传统的双尾动态锁存比较器电路分析可知，上述传统的双尾动态锁存比较器电路一旦比较完成，M25、M26都会关断，而无益于提高锁存器的有效跨导；在复位阶段，又需要重新将OUTP、OUTN重新放电至地，从而导致更多功耗；另外，上述传统的双尾动态锁存比较器电路在锁存阶段存在额外的静态电流通路，会降低该结构的速度并提高功耗，Mt4上的大锁存电流可以提高再生速度，但额外的M25、M26晶体管会提高失调。

为了克服现有技术方案的不足，本发明的主要目的是提供一种动态锁存比较器。该动态锁存比较器包括：

放大级模块，与所述锁存级模块连接，用于接收输入信号，并对所述输入信号进行放大处理，其中，所述放大级模块上串联有开关晶体管，所述开关晶体管受所述锁存级模块的输出电压控制。

锁存级模块，用于接收经过放大处理的输入信号，并对所述输入信号进行比较处理，输出比较结果。

也即，通过添加受输出端电压控制的开关晶体管（如图2所示，在第二晶体管（M1）和第三晶体管（M2）上串联两个开关晶体管第四晶体管（M3）和第五晶体管（M4）），在比较阶段结束后及时断开不必要的通路以减小功耗，使得锁存比较器在比较完成后能够及时降低功耗，提高了能效。

在一个实施例中，所述放大级模块的输出节点直接连接所述锁存级模块的晶体管源端。也即，在动态锁存比较器中，前置放大器的输出直接馈送至锁存级晶体管的源节点（如图2所示，将第一节点（fp）和第二节点（fn）直接连接至第八晶体管（M7）和第九晶体管（M8）的源端，并删除了传统结构中与第八晶体管（M7）和第九晶体管（M8）并联的晶体管（M25、M26）），提高了锁存器的有效跨导，同时在不降低功耗和速度的情况下，大幅降低了输入失调电压。

在一个实施例中，所述锁存级模块的输出节点之间设有用于实现输出节点之间电荷共享的晶体管元件。也即，在动态锁存比较器中，在锁存器输出节点之间添加一个电荷共享晶体管MC1（如图2所示，通过第十二晶体管（MC1）在两个输出节点间共享电荷）。由于两个负载电容共享电荷，输出不会低于阈值电压，使得锁存器在比较阶段初期即处于ON态。这样，在再生阶段可以更快地比较输入信号，从而加快运行速度，显著改善了延迟和功耗。

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

参照图2，本发明提供一种动态锁存比较器，该优化的比较器的前置放大器用NMOS晶体管来实现，并设有对应的latch级连接。

所述动态锁存比较器包括预放大级和锁存级，所述放大级模块包括：第一晶体管（Mt1）、第二晶体管（M1）、第三晶体管（M2）、第四晶体管（M3）、第五晶体管（M4）、第六晶体管（M5）和第七晶体管（M6），所述锁存级模块包括：第八晶体管（M7）、第九晶体管（M8）、第十晶体管（M9）、第十一晶体管（M10）和第十二晶体管（MC1）。

第一晶体管（Mt1）为NMOS晶体管，源极接地，漏极与第二晶体管（M1）和第三晶体管（M2）的源极相连，栅极接时钟信号（CLK）。

第二晶体管（M1）为NMOS晶体管，漏极与第四晶体管（M3）的源极相连，栅极接正差分输入信号（VINP）。

第三晶体管（M2）为NMOS晶体管，漏极与第五晶体管（M4）的源极相连，栅极接负差分输入信号（VINN）。

第四晶体管（M3）为NMOS晶体管，漏极与第六晶体管（M5）的漏极相连，栅极接收OUTP信号。

第五晶体管（M4）为NMOS晶体管，漏极与第七晶体管（M6）的漏极相连，栅极接收OUTN信号。

第六晶体管（M5）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）。

第七晶体管（M6）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）。

第八晶体管（M7）为NMOS晶体管，源极连接到第六晶体管（M5）和第四晶体管（M3）的漏极之间的第一节点（fp），漏极输出OUTN信号，栅极接收OUTP信号。

第九晶体管（M8）为NMOS晶体管，源极连接到第五晶体管（M4）和第七晶体管（M6）的漏极之间的第二节点（fn），漏极输出OUTP信号，栅极接收OUTN信号。

第十晶体管（M9）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTN信号，栅极接收OUTP信号。

第十一晶体管（M10）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTP信号，栅极接收OUTN信号。

第十二晶体管（MC1）为PMOS晶体管，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK），或者，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK）。

该实施例提供的动态锁存比较器的工作方式包括：复位阶段和比较阶段。

在复位阶段：接时钟信号（CLK）为0时，第十二晶体管（MC1）导通，第一晶体管（Mt1）关断；上一个比较阶段结束后，动态锁存比较器的正输出端（OUTP）输出1，动态锁存比较器的负输出端（OUTN）输出0，或者，动态锁存比较器的正输出端（OUTP）输出0，动态锁存比较器的负输出端（OUTN）输出1，此时通过第十二晶体管（MC1）导通，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到高于电源电压的1/2的电平状态，第六晶体管（M5）和第七晶体管（M6）导通，将第一节点（fp）和第二节点（fn）上拉至电源电压，复位完成；

在比较阶段：接时钟信号（CLK）为1时，第十二晶体管（MC1）断开，第一晶体管（Mt1）导通，第六晶体管（M5）和第七晶体管（M6）关断；由于在复位阶段，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到高于电源电压的1/2的电平状态，第四晶体管（M3）和第五晶体管（M4）导通，基于动态锁存比较器的正输入端（VINP）和动态锁存比较器的负输入端（VINN）的输入值的大小不同，第一节点（fp）和第二节点（fn）以不同的速度被下拉；

在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）下拉速度大于第二节点（fn）下拉速度，第一节点（fp）率先下降到第一点位，令第八晶体管（M7）率先导通，OUTP最终被上拉至电源电压，OUTN被下拉至接地，比较结束；

在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）下拉速度小于第二节点（fn）下拉速度，第二节点（fn）率先下降到第一点位，令第九晶体管（M8）率先导通，OUTN最终被上拉至电源电压，OUTP被下拉至接地，比较结束。

在一个示例中，在锁存器比较的过程中，在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，若OUTP和OUTN的差值大于第一阈值，即：OUTN足够小使得第五晶体管（M4）的栅源电压低于其阈值电压，第五晶体管（M4）则立即关断，第四晶体管（M3）则保持导通状态，从而减小了不必要的功耗。

在这个示例中，在锁存器比较中，OUTP大于OUTN，且它们之间的差值超过第一阈值，这表明锁存器比较的结果已经明确，不再需要继续执行比较过程。因此，关闭第五晶体管（M4）并保持第四晶体管（M3）导通状态，避免了继续消耗电流，从而减小了不必要的功耗。

在一个示例中，在锁存器比较的过程中，在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值的情况下，若OUTN和OUTP的差值大于第二阈值，即：OUTP足够小使得第四晶体管（M3）的栅源电压低于其阈值电压，第四晶体管（M3）则立即关断，第五晶体管（M4）则保持导通状态，从而减小了不必要的功耗。

在这个示例中，在锁存器比较中，OUTN大于OUTP，且它们之间的差值超过第二阈值，这表明锁存器比较结果已经明确，不再需要继续执行比较过程。因此 ，关闭第四晶体管（M3）并保持第五晶体管（M4）导通状态，避免了继续消耗电流，从而减小了不必要的功耗。

本实施例提供的动态锁存比较器相比传统的双尾动态锁存比较器，在速度、功耗和失调方面表现更出色。它通过以下方式实现了性能的优化：

首先，本实施例提供的动态锁存比较器相比传统的双尾动态锁存比较器有效提高了t0时输入latch级的初始电压差△V0。此外，本实施例提供的动态锁存比较器去掉了传统双尾动态比较器中的尾电流晶体管，简化了电路设计。具体来说，就是删除了传统结构中与第八晶体管（M7）和第九晶体管（M8）并联的晶体管（M25、M26），并将第一节点（fp）和第二节点（fn）直接连接至第八晶体管（M7）和第九晶体管（M8）的源端。这一系列设计措施减小了工艺引起的偏差和失配，并大幅降低了输入失调电压。

其次，在电路结构上，添加了一个PMOS型电荷传递晶体管MC1，由CLK信号控制。相较于传统的双尾动态锁存比较器，这种设计无需引入CLKB信号，避免了对CLK和CLKB两个信号的同步要求。在复位阶段，第十二晶体管（MC1）在两个输出节点间共享电荷，由于两个负载电容共享电荷，输出不会低于阈值电压。因此，在比较阶段初期，输出端（OUTN、OUTP）无需重新放电至地或充电到电源电压。这一设计可加快再生阶段的比较速度，显著改善了延迟和功耗。

最后，在第二晶体管（M1）和第三晶体管（M2）上串联两个开关晶体管第四晶体管（M3）和第五晶体管（M4），第四晶体管（M3）和第五晶体管（M4）受输出端电压控制，可在比较完成后根据结果关断多余的电流通路，降低功耗。

综上所述，这个实施例提供的动态锁存比较器通过优化设计和电路结构，在失调、功耗和速度三方面上都实现了更佳的性能，并且在整体上更为简洁和高效。

参照图3，本发明提供另一种动态锁存比较器，该优化的比较器的前置放大器用PMOS晶体管来实现，并设有对应的latch级连接。

所述动态锁存比较器包括预放大级和锁存级，所述放大级模块包括：第十三晶体管（Mt2）、第十四晶体管（M11）、第十五晶体管（M12）、第十六晶体管（M13）、第十七晶体管（M14）、第十八晶体管（M15）、第十九晶体管（M16）；所述锁存级模块包括：第二十晶体管（M17）、第二十一晶体管（M18）、第二十二晶体管（M19）、第二十三晶体管（M20）、第二十四晶体管（MC2）。

第十三晶体管（Mt2）为PMOS晶体管，源极接电源（VDD），漏极与第十四晶体管（M11）和第十五晶体管（M12）的源极相连，栅极接时钟信号（CLK）。

第十四晶体管（M11）为PMOS晶体管，漏极与第十六晶体管（M13）的源极相连，栅极接正差分输入信号（VINP）。

第十五晶体管（M12）为PMOS晶体管，漏极与第十七晶体管（M14）的源极相连，栅极接负差分输入信号（VINN）。

第十六晶体管（M13）为PMOS晶体管，漏极与第十八晶体管（M15）的漏极相连，栅极接收OUTN信号。

第十七晶体管（M14）为PMOS晶体管，漏极与第十九晶体管（M16）的漏极相连，栅极接收OUTP信号。

第十八晶体管（M15）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）。

第十九晶体管（M16）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）。

第二十晶体管（M17）为PMOS晶体管，漏极接收OUTN信号，源极连接到第十六晶体管（M13）和第十八晶体管（M15）的漏极之间的第一节点（fp），栅极接收OUTP信号。

第二十一晶体管（M18）为PMOS晶体管，漏极接收OUTP信号，源极连接到第十七晶体管（M14）和第十九晶体管（M16）的漏极之间的第二节点（fn），栅极接收OUTN信号。

第二十二晶体管（M19）为NMOS晶体管，源极接地，漏极输出OUTN信号，栅极接收OUTP信号。

第二十三晶体管（M20）为NMOS晶体管，源极接地，漏极输出OUTP信号，栅极接收OUTN信号。

第二十四晶体管（MC2）为NMOS晶体管，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK），或者，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK）。

该实施例提供的动态锁存比较器的工作方式包括：复位阶段和比较阶段。

在复位阶段：接时钟信号（CLK）为0时，第二十四晶体管（MC2）导通，第十三晶体管（Mt2）关断；上一个比较阶段结束后，动态锁存比较器的正输出端（OUTP）输出1，动态锁存比较器的负输出端（OUTN）输出0，或者，动态锁存比较器的正输出端（OUTP）输出0，动态锁存比较器的负输出端（OUTN）输出1，此时通过第二十四晶体管（MC2）导通，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到低于电源电压的1/2的电平状态，第十八晶体管（M15）和第十九晶体管（M16）导通，将第一节点（fp）和第二节点（fn）下拉至地，复位完成；

在比较阶段：接时钟信号（CLK）为0时，第二十四晶体管（MC2）断开，第十三晶体管（Mt2）导通，第十八晶体管（M15）和第十九晶体管（M16）关断；由于在复位阶段，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到低于电源电压的1/2的电平状态，第十六晶体管（M13）和第十七晶体管（M14）导通，基于动态锁存比较器的正输入端（VINP）和动态锁存比较器的负输入端（VINN）的输入值的大小不同，第一节点（fp）和第二节点（fn）以不同的速度被上拉；

在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）上拉速度小于第二节点（fn）上拉速度，第二节点（fn）率先上升，令第二十一晶体管（M18）率先导通，OUTP最终被上拉至电源电压，OUTN被下拉至接地，比较结束；

在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）上拉速度大于第二节点（fn）上拉速度，第一节点（fp）率先上升，令第二十晶体管（M17）率先导通，OUTN最终被上拉至电源电压，OUTP被下拉至接地，比较结束。

在一个示例中，在锁存器比较的过程中，在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，若OUTP和OUTN的差值大于第二阈值，即：OUTN足够小使得第十六晶体管（M13）的栅源电压低于其阈值电压，第十六晶体管（M13）则立即关断，第十七晶体管（M14）保持导通状态，从而减小了不必要的功耗。

在一个示例中，在锁存器比较的过程中，在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的正负输入端（VINN）的输入值的情况下，若OUTN和OUTP的差值大于第二阈值，即：OUTP足够小使得第十七晶体管（M14）的栅源电压低于其阈值电压，第十七晶体管（M14）则立即关断，第十六晶体管（M13）保持导通状态。

其相比于传统双尾动态比较器的有益效果同上，不再赘述。

综上所述，本发明提供的动态锁存比较器相比传统的双尾动态锁存比较器，在速度、功耗和失调方面表现更出色。它通过以下方式实现了性能的优化：

首先，本实施例提供的动态锁存比较器相比传统的双尾动态锁存比较器有效提高了t0时输入latch级的初始电压差△V0。此外，本实施例提供的动态锁存比较器去掉了传统双尾动态比较器中的尾电流晶体管，简化了电路设计。具体来说，就是删除了传统结构中与第八晶体管（M7）和第九晶体管（M8）并联的晶体管（M25、M26），并将第一节点（fp）和第二节点（fn）直接连接至第八晶体管（M7）和第九晶体管（M8）的源端。这一系列设计措施减小了工艺引起的偏差和失配，并大幅降低了输入失调电压。

其次，在电路结构上，添加了一个PMOS型电荷传递晶体管MC1，由CLK信号控制。相较于传统的双尾动态锁存比较器，这种设计无需引入CLKB信号，避免了对CLK和CLKB两个信号的同步要求。在复位阶段，第十二晶体管（MC1）在两个输出节点间共享电荷，由于两个负载电容共享电荷，输出不会低于阈值电压。因此，在比较阶段初期，输出端（OUTN、OUTP）无需重新放电至地或充电到电源电压。这一设计可加快再生阶段的比较速度，显著改善了延迟和功耗。

最后，在第二晶体管（M1）和第三晶体管（M2）上串联两个开关晶体管第四晶体管（M3）和第五晶体管（M4），第四晶体管（M3）和第五晶体管（M4）受输出端电压控制，可在比较完成后根据结果关断多余的电流通路，降低功耗。

总之，这个实施例提供的动态锁存比较器通过优化设计和电路结构，在失调、功耗和速度三方面上都实现了更佳的性能，并且在整体上更为简洁和高效。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本发明所提供的和实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可以包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM通过多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双速据率SDRAM（SSRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink）DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM等。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、装置、物品或者方法不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、装置、物品或者方法所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、装置、物品或者方法中还存在另外的相同要素。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种动态锁存比较器，其特征在于，所述动态锁存比较器包括：

放大级模块，与锁存级模块连接，用于接收输入信号，并对所述输入信号进行放大处理，其中，所述放大级模块上串联有开关晶体管，所述开关晶体管受所述锁存级模块的输出电压控制；

锁存级模块，用于接收经过放大处理的输入信号，并对所述输入信号进行比较处理，输出比较结果。

2.根据权利要求1所述的动态锁存比较器，其特征在于，所述放大级模块的输出节点直接连接所述锁存级模块的晶体管源端。

3.根据权利要求1或2所述的动态锁存比较器，其特征在于，所述锁存级模块的输出节点之间设有用于实现输出节点之间电荷共享的晶体管元件。

4.根据权利要求1所述的动态锁存比较器，其特征在于，所述放大级模块包括：第一晶体管（Mt1）、第二晶体管（M1）、第三晶体管（M2）、第四晶体管（M3）、第五晶体管（M4）、第六晶体管（M5）和第七晶体管（M6）；

第一晶体管（Mt1）为NMOS晶体管，源极接地，漏极与第二晶体管（M1）和第三晶体管（M2）的源极相连，栅极接时钟信号（CLK）；

第二晶体管（M1）为NMOS晶体管，漏极与第四晶体管（M3）的源极相连，栅极接正差分输入信号（VINP）；

第三晶体管（M2）为NMOS晶体管，漏极与第五晶体管（M4）的源极相连，栅极接负差分输入信号（VINN）；

第四晶体管（M3）为NMOS晶体管，漏极与第六晶体管（M5）的漏极相连，栅极接收OUTP信号；

第五晶体管（M4）为NMOS晶体管，漏极与第七晶体管（M6）的漏极相连，栅极接收OUTN信号；

第六晶体管（M5）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）；

第七晶体管（M6）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）。

5.根据权利要求4所述的动态锁存比较器，其特征在于，所述锁存级模块包括：第八晶体管（M7）、第九晶体管（M8）、第十晶体管（M9）、第十一晶体管（M10）和第十二晶体管（MC1）；

第八晶体管（M7）为NMOS晶体管，源极连接到第六晶体管（M5）和第四晶体管（M3）的漏极之间的第一节点（fp），漏极输出OUTN信号，栅极接收OUTP信号；

第九晶体管（M8）为NMOS晶体管，源极连接到第五晶体管（M4）和第七晶体管（M6）的漏极之间的第二节点（fn），漏极输出OUTP信号，栅极接收OUTN信号；

第十晶体管（M9）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTN信号，栅极接收OUTP信号；

第十一晶体管（M10）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTP信号，栅极接收OUTN信号；

第十二晶体管（MC1）为PMOS晶体管，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK），或者，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK）。

6.根据权利要求1所述的动态锁存比较器，其特征在于，所述放大级模块包括：第十三晶体管（Mt2）、第十四晶体管（M11）、第十五晶体管（M12）、第十六晶体管（M13）、第十七晶体管（M14）、第十八晶体管（M15）、第十九晶体管（M16）；

第十三晶体管（Mt2）为PMOS晶体管，源极接电源（VDD），漏极与第十四晶体管（M11）和第十五晶体管（M12）的源极相连，栅极接时钟信号（CLK）；

第十四晶体管（M11）为PMOS晶体管，漏极与第十六晶体管（M13）的源极相连，栅极接正差分输入信号（VINP）；

第十五晶体管（M12）为PMOS晶体管，漏极与第十七晶体管（M14）的源极相连，栅极接负差分输入信号（VINN）；

第十六晶体管（M13）为PMOS晶体管，漏极与第十八晶体管（M15）的漏极相连，栅极接收OUTN信号；

第十七晶体管（M14）为PMOS晶体管，漏极与第十九晶体管（M16）的漏极相连，栅极接收OUTP信号；

第十八晶体管（M15）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）；

第十九晶体管（M16）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）。

7.根据权利要求6所述的动态锁存比较器，其特征在于，所述锁存级模块包括：第二十晶体管（M17）、第二十一晶体管（M18）、第二十二晶体管（M19）、第二十三晶体管（M20）、第二十四晶体管（MC2）；

第二十晶体管（M17）为PMOS晶体管，漏极接收OUTP信号，源极连接到第十六晶体管（M13）和第十八晶体管（M15）的漏极之间的第一节点（fp），栅极接收OUTP信号；

第二十一晶体管（M18）为PMOS晶体管，漏极接收OUTN信号，源极连接到第十七晶体管（M14）和第十九晶体管（M16）的漏极之间的第二节点（fn），栅极接收OUTN信号；

第二十二晶体管（M19）为NMOS晶体管，源极接地，漏极输出OUTN信号，栅极接收OUTP信号；

第二十三晶体管（M20）为NMOS晶体管，源极接地，漏极输出OUTP信号，栅极接收OUTN信号；

第二十四晶体管（MC2）为NMOS晶体管，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK），或者，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK）。

8.根据权利要求5所述的动态锁存比较器，其特征在于，

在复位阶段：接时钟信号（CLK）为0时，第十二晶体管（MC1）导通，第一晶体管（Mt1）关断；上一个比较阶段结束后，动态锁存比较器的正输出端（OUTP）输出1，动态锁存比较器的负输出端（OUTN）输出0，或者，动态锁存比较器的正输出端（OUTP）输出0，动态锁存比较器的负输出端（OUTN）输出1，此时通过第十二晶体管（MC1）导通，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到高于电源电压的1/2的电平状态，第六晶体管（M5）和第七晶体管（M6）导通，将第一节点（fp）和第二节点（fn）上拉至电源电压，复位完成；

在比较阶段：接时钟信号（CLK）为1时，第十二晶体管（MC1）断开，第一晶体管（Mt1）导通，第六晶体管（M5）和第七晶体管（M6）关断；动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到高于电源电压的1/2的电平状态，第四晶体管（M3）和第五晶体管（M4）导通，基于动态锁存比较器的正输入端（VINP）和动态锁存比较器的负输入端（VINN）的输入值的大小不同，第一节点（fp）和第二节点（fn）以不同的速度被下拉；

在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）下拉速度大于第二节点（fn）下拉速度，令第八晶体管（M7）率先导通，OUTP最终被上拉至电源电压，OUTN被下拉至接地，比较结束；

在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）下拉速度小于第二节点（fn）下拉速度，令第九晶体管（M8）率先导通，OUTN最终被上拉至电源电压，OUTP被下拉至接地，比较结束。

9.根据权利要求7所述的动态锁存比较器，其特征在于，

在复位阶段：接时钟信号（CLK）为0时，第二十四晶体管（MC2）导通，第十三晶体管（Mt2）关断；上一个比较阶段结束后，动态锁存比较器的正输出端（OUTP）输出1，动态锁存比较器的负输出端（OUTN）输出0，或者，动态锁存比较器的正输出端（OUTP）输出0，动态锁存比较器的负输出端（OUTN）输出1，此时通过第二十四晶体管（MC2）导通，动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到低于电源电压的1/2的电平状态，第十八晶体管（M15）和第十九晶体管（M16）导通，将第一节点（fp）和第二节点（fn）下拉至地，复位完成；

在比较阶段：接时钟信号（CLK）为0时，第二十四晶体管（MC2）断开，第十三晶体管（Mt2）导通，第十八晶体管（M15）和第十九晶体管（M16）关断；动态锁存比较器的正输出端（OUTP）和动态锁存比较器的负输出端（OUTN）被复位到低于电源电压的1/2的电平状态，第十六晶体管（M13）和第十七晶体管（M14）导通，基于动态锁存比较器的正输入端（VINP）和动态锁存比较器的负输入端（VINN）的输入值的大小不同，第一节点（fp）和第二节点（fn）以不同的速度被上拉；

在动态锁存比较器的正输入端（VINP）的输入值大于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）上拉速度小于第二节点（fn）上拉速度，第二节点（fn）率先上升，令第二十一晶体管（M18）率先导通，OUTP最终被上拉至电源电压，OUTN被下拉至接地，比较结束；

在动态锁存比较器的正输入端（VINP）的输入值小于动态锁存比较器的负输入端（VINN）的输入值的情况下，第一节点（fp）上拉速度大于第二节点（fn）上拉速度，第一节点（fp）率先上升，令第二十晶体管（M17）率先导通，OUTN最终被上拉至电源电压，OUTP被下拉至接地，比较结束。