CN117999739A - 包括比较器电路的装置 - Google Patents

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Abstract

一种装置(10)包括比较器电路(12)和时钟生成电路(28)。比较器电路被配置成在第一比较阶段期间将第一输入信号(14‑1)与第二输入信号(14‑2)进行比较，以获得比较结果(18)。此外，将输出信号(22)输出，其中输出信号的波形指示该比较结果。在随后的再生阶段期间，重置比较器电路的至少一部分用于随后的第二比较阶段。比较器电路被配置成接收时钟信号(28out)，并且基于时钟信号从第一比较阶段改变到再生阶段。时钟生成电路(28)被配置成接收输出信号(22)或从其导出的信号，并且基于输出信号的波形生成时钟信号，以基于信号波形控制比较器电路从比较阶段到再生阶段。

Description

包括比较器电路的装置
技术领域
本发明涉及一种装置，该装置包括比较器电路和时钟生成电路，该时钟生成电路用于从比较器电路的输出信号生成用于比较器电路的时钟信号。具体地，本发明涉及自计时动态比较器。本发明还涉及一种具有固有自计时的高能效离散时间比较器的电路和原理，不需要内部或外部振荡器在主动比较阶段与被动再生阶段之间切换。
背景技术
时钟或动态比较器在区分输入侧差异方面具有高灵敏度和响应速度，并且可以用非常少的小晶体管实现该功能，从而在非常小的面积上消耗非常少的功率。由于这些性质，动态比较器主要用于模数转换器，因此属于广泛应用的一部分[1]。
然而，这种比较器拓扑需要内部或外部时钟来在被动再生阶段与主动比较阶段之间切换。此处出现了两个主要问题。
一方面，时钟必须足够快以跟随输入信号的变化率。应当注意，比较器的灵敏度也强烈依赖于输入信号的绝对差值。与非常小的差值相比，比较器对大差值的反应更快。因此，如果时钟频率选择得太高，比较器将不能在退回到被动再生阶段之前及时改变其输出，并且输出信号对于后续系统块可能是不可用的或有故障的。这同样适用于选择太慢的时钟速率，但在系统设计中应避免这种情况，并且这并不代表比较器的基本限制。
另一方面，存在异步系统，特别是在传感器技术领域中，其具有极低的功率预算，其中时钟生成将必须额外地在内部或外部实现，并且取决于目标频率，整个系统的复杂性和功率消耗将因此显著增加。
为了防止这些缺点，同时确保高灵敏度、小面积和低功耗，需要由比较器生成独立的动态时钟。本发明公开中提出的构思可以满足这些标准。
比较器比较两个输入侧电压或电流，并用其输出信号指示两个信号中哪一个较高，或者相反，两个信号中哪一个较低。由于该输出信号只能呈现两种状态(高或低)，因此也被称为1位模数转换器。
相比之下，作为运算放大器基础的差分放大器提供两个输入信号的简单或放大的差值，从而提供模拟输出信号。因此，可以将比较器视为差分放大器的特例，其中输入侧的内部差值放大如此之大，以至于输出信号达到相应的供电轨，并且只能呈现两种状态。
在时间连续/静态和时间离散/时钟比较器之间进行进一步的区分。静态比较器的示例如图7中所示。这是具有有源负载的经典差分对(PMOS电流镜)。输入晶体管M1a/M1b和负载晶体管(M2a/M2b)的尺寸设计必须实现输入侧差值的对应放大。比较器始终处于主动状态，因此可以随时比较两个输入信号。然而，这也伴随着取决于VDD与VSS之间的阻抗的连续电流消耗。
换句话说，图7示出了根据[2]的具有有源负载的经典差分对。
使内部放大尽可能大的一种方法是使用交叉耦合的PMOS或NMOS对，或者两者结合使用，作为所谓的“锁存器”。这种静态锁存的比较器如图8中所示。
输入侧的差分对M1a/M1b充当前置放大器，并且交叉耦合的NMOS晶体管M5a/M5b充当决策器。因此，输出信号Von和Vop将总是呈现相反的电位。由于M5a与M5b之间的正反馈，内部增益如此之大，以至于小的输入侧差值不足以改变输出电位。因此，在新的比较操作之前，必须重置“锁存器”。在本电路中，这是由晶体管M4a和M4b完成的。换句话说，图8示出了根据[2]的静态锁存比较器。
由于在应用中，比较器通常必须连续执行几次比较操作，因此引入周期性时钟来重置“锁存器”似乎是显而易见的。这种离散时间/时钟或动态比较器的示例可以在图9中看到。
换句话说，图9示出了根据[2]的已知动态比较器的示例。
“锁存器”由交叉耦合的晶体管M3-M6组成，并且经由时钟信号CLK，比较器被设置为被动再生阶段(Von＝Vop＝VDD)或主动比较阶段(Von＝0/1和Vop＝1/0)。基于这个原理，也有可能使用前置放大器和几个级。图10示出了示例性实现，动态比较器的基本操作模式保持不变。
因此，与静态比较器相比，时钟比较器只能在所施加时钟的一半周期内执行比较操作。另一方面，这种拓扑结构具有最小的静态功耗(漏电流)，因为电压电位仅在时钟周期的切换时刻充电。换句话说，图10示出了根据[2]的动态2级比较器。
因此，希望提供允许简单且不易出错的时钟调整的比较器电路。
发明内容
因此，本发明的一个目的是提供一种比较器电路的简单时钟调整，其不容易出错。
这个目的通过独立权利要求的主题来实现。
本发明的核心思想是已经认识到，在执行的比较之后并且依赖于比较的比较器电路的再生导致再生更加依赖于比较而不是外部时钟信号。这种反馈可以通过简单的手段来实现，并且此外，允许根据比较的速度来调整时钟，这避免了过快和过慢的时钟速率，并且因此不容易出错。
根据实施例，一种装置包括比较器电路，该比较器电路被配置成在第一比较阶段期间将第一输入信号与第二输入信号进行比较，以获得比较结果。比较器电路被配置成将输出信号输出，其中输出信号的波形指示比较结果。比较器电路被配置成在比较阶段之后的再生阶段期间，重置比较器电路的至少一部分用于随后的第二比较阶段。这是基于接收的时钟信号来完成的。基于时钟信号，比较器电路从第一比较阶段改变到再生阶段。该装置还包括时钟生成电路，该时钟生成电路被配置成接收输出信号或从其导出的信号，并且基于输出信号的波形生成时钟信号，以基于波形控制比较器电路从比较阶段到再生阶段。这使得有可能以这样的方式获得时钟信号：即，在输出信号中可识别的比较结果的存在导致随后触发再生阶段，这通过简单的手段是可能的，并且导致对比较器电路的控制，这不容易出错。
根据实施例，比较器电路被配置成提供输出信号作为第一部分信号和第二部分信号，例如作为差分比较器。比较器电路被配置成借助于第一部分信号和第二部分信号中的唯一一个的电平变化来指示从通过先前的再生阶段获得的参考状态开始的比较结果。这允许对信息进行特定于信号的考虑，从而允许较低的复杂度。
根据实施例，该装置被配置成自动地并且根据第一输入信号和第二输入信号生成时钟信号。由此，该装置可以自己生成时钟信号，其中对输入信号的依赖使得有可能避免过快的时钟和过慢的时钟，而不容易出错。
根据实施例，时钟生成电路被配置成由指示比较阶段完成并且比较结果可用的输出信号的电平变化触发，生成时钟信号的电平变化，该变化触发从第一比较阶段到再生阶段的改变。这种依赖性可以以各种各样的方式实现，而不容易出错。
根据实施例，该装置被配置成使得在再生阶段完成时，在时钟信号中引起进一步的电平变化，这又触发第二比较阶段。以这种方式，可以获得时钟信号的一种来回控制，其中比较器电路的一个状态影响时钟信号，而时钟信号又控制比较器电路的后续状态。
根据实施例，比较阶段的持续时间取决于第一输入信号和第二输入信号。该装置被配置成根据比较阶段的持续时间来生成时钟信号的时钟速率。例如，输入信号中的快速电平变化可以产生快速的比较结果，从而产生比较阶段的短持续时间。因此，与输入信号的变化速率较慢相比，该实施例允许时钟速率增加，从而允许自动时钟调整，这在以最高可能分辨率获取采样信号方面是有利的。
根据实施例，时钟生成电路被配置成存在第一电路部分和至少第二电路部分。第一电路部分被配置成在第一电路部分输出处输出指示是否存在比较结果的第一中间信号。第二电路部分被配置成从第一中间信号导出时钟信号。这允许根据是否已经存在比较结果来调节再生阶段的变化。
根据实施例，第一电路部分被形成为异或门(即，异或)，并且其输入形成第一部分信号和第二部分信号，其中比较器电路指示两个部分信号中的唯一一个中存在比较结果。这在逻辑上可以理解为意味着，如果两个信号中的一个信号指示存在“大于另一个信号”的结果，则无论在两个部分信号中的哪一个中指示对应的结果，都存在比较结果。这种累积的信息(由于异或门，该信息是可能的)可以用作时钟信号的基础。
处理由这种异或组件获得的对应信号是另外实施例的主题。
一方面，这些涉及如下事实：信号源被提供，该信号源被配置成在测量间隔的持续时间内提供具有第一控制信号电平的控制信号，用于执行至少第一比较阶段。根据该实施例，第二异或门是该装置的一部分，并且在输入侧连接到信号源和第一电路部分。第二异或门被配置成基于控制信号和第一控制信号的组合来提供时钟信号。这使得对于不需要结果的测量，通过信号源控制测量间隔并因此避免能量消耗成为可能。
在该实施例的背景下，信号源可以被配置成在测量间隔期间向控制信号提供第一信号电平，该第一信号电平逻辑上对应于第一中间信号的结果信号电平。第一结果信号电平可以指示存在比较结果。另一方面，第一中间信号的再生电平指示已经执行了再生阶段，因此比较器电路准备好进行新的测量。该电平不同于结果信号电平。信号源与第一电路部分同步，并且被设置成将控制信号改变成不同于第一控制信号电平的第二控制信号电平，以终止测量间隔，第二控制信号电平的逻辑状态对应于再生电平的逻辑状态。这种同步可以用于防止开始新的测量，从而结束测量间隔。同时，确保比较器被再生，并准备好在随后的测量间隔开始时进行测量。
信号源被配置成仅在第一中间信号具有再生电平时将控制信号改变为第二控制信号电平，以便结束测量间隔。
根据另一实施例，信号源不必同步。例如，信号源可以被配置成在测量间隔的持续时间内提供具有第一控制信号电平的控制信号，用于执行至少第一比较阶段。除了信号源之外，第二电路部分包括第二异或门和第三异或门，其中第三异或门的输出信号耦合到第二异或门的第一输入。第二异或门的第二输入耦合到第一电路部分输出，以接收第一中间信号。第三异或门被配置成在信号输出处提供第二中间信号。第二异或门被配置成基于第一中间信号和第二中间信号的组合在第二异或门的输出处提供时钟信号。该输出一方面耦合到比较器电路，另一方面耦合到第三异或门的第一输入。由此可以实现，尽管信号源是异步的，但是随后通过所描述的第三异或门延迟对应的电平变化并确保在测量间隔之后仍然执行再生阶段来同步信号源。
在该实施例的背景下，可以实现信号源，使得其被配置成在测量间隔期间向控制信号提供第一信号电平，该第一信号电平逻辑上对应于指示存在比较结果的第二中间信号的结果信号电平。第一中间信号的再生电平指示再生阶段被执行并且不同于结果信号电平。信号源被配置成通过将控制信号改变为第二控制信号电平来启动测量间隔的终止。该装置被配置成在将控制信号改变到第二控制信号电平时，通过借助于第三异或门将第二中间信号耦合到第二异或门的输出，仅在第一中间信号具有再生电平时，将第二中间信号改变为逻辑上对应于再生电平的状态。这也防止开始新的测量，同时确保比较器被再生。与第一实施例相比，为此使用了附加的异或门，但是信号源的同步可以省去。
两个实施例都可以被实现为使得该装置被配置成仅在第一中间信号具有指示比较器电路被再生用于后续比较阶段的再生电平时终止测量间隔。
在实施例中定义了另一种可能性，其中第二电路部分包括被配置成提供恒定控制信号(即，具有恒定幅度的信号)的连续信号源。此外，第二电路部分包括控制部件，该控制部件被配置成在测量间隔的持续时间内为连续信号源和比较器电路提供用于操作连续信号源和比较器电路的能量，以便执行至少第一比较阶段。第二电路部分还包括第二异或门，该第二异或门在输入侧耦合到连续信号源和第一电路部分，并且被配置成基于恒定控制信号和第二中间信号的组合来提供时钟信号。这允许在连续信号源通电的持续时间内控制测量间隔。
根据实施例，控制部件可以被配置成在测量间隔结束时切断连续信号源，并且切断比较器电路的至少一部分，以便当比较器电路在随后的测量间隔内再次接通时，获得与通过再生阶段获得的参考状态相当的状态。换句话说，再生阶段不一定在测量间隔结束时执行，而是通过借助于切断以重置比较器电路的对应部分来获得。
另一个实施例涉及将第二电路部分实现为包括反相器电路，该反相器电路耦合到第一电路部分并且被配置成将第一中间信号反相以获得反相的中间信号。可以基于反相的中间信号，例如基于直接反馈，来获得时钟信号。
在该第四实施例的情况下，该装置的控制部件可以被配置成在该装置的若干至少一个测量间隔之后终止反相器电路的操作，并且在随后的测量间隔内当比较器电路的该部分再次接通时，获得与通过再生阶段获得的参考状态相当的比较器电路的状态。当反相器电路再次接通时，可以再次生成时钟信号。
类似于第三实施例，用于准备下一个测量间隔的再生阶段因此可以通过切断比较器电路的至少一部分来获得，这也可以容易地完成并且不容易出错。
其他实施例是其他从属权利要求的主题。
附图说明
下面参考附图解释本发明的优选实施例，其中：
图1示出了根据实施例的装置的示意性电路框图；
图2a至图2b示出了根据实施例的装置的不同状态的真值表；
图3a示出了根据实施例的装置的示意性电路框图，该装置具有用于时钟生成的同步操作的信号源；
图3b至图3d示出了图3a的实施例中具有测量间隔的不同结束时间的各个信号的波形的示例性表示；
图4a示出了根据实施例的装置的示意性电路框图，该装置具有用于时钟生成的异步操作信号源；
图4b示出了图4a的装置的示例性信号的示意表示；
图5a示出了根据实施例的装置的示意性电路框图，该装置具有连续信号源作为信号源；
图5b示出了图5a的装置的示例性信号的示意表示；
图6a示出了根据实施例的装置的示意性电路框图，其中时钟生成电路包括反相器电路；
图6b示出了图6a的装置的示例性信号的示意表示；
图7示出了作为已知静态比较器的示例的电路框图；
图8示出了作为已知静态锁存比较器的示例的电路框图；
图9示出了作为可以在实施例中使用的已知离散时间/时钟或动态比较器的示例的电路框图；以及
图10示出了可以在实施例中使用的具有前置放大器的已知离散时间/时钟或动态比较器的示例的电路框图。
具体实施方式
在下面参考附图详细解释本发明的实施例之前，要指出的是，在不同的附图中，具有相同功能或以相同方式起作用的相同元件、对象和/或结构具有相同的附图标记，从而在不同实施例中示出的这些元件的描述是可互换的或者可以彼此应用。
下面描述的实施例是在各种细节的背景下描述的。然而，实施例可以在没有这些详细特征的情况下实现。此外，为了清楚起见，使用电路框图作为详细表示的替代来描述实施例。此外，各个实施例的细节和/或特征可以容易地彼此结合，只要没有明确描述相反的内容。
下面的实施例在某些地方涉及信号的不同信号电平。这些解释中的一些涉及该信号的逻辑状态或者将该信号解释为逻辑状态。这可以例如在开/关状态的意义上或者在真/假或简化的0/1的意义上完成。即使此外，此处不排除附加的量化级，这些实施例的共同点在于，将对应的信号电平与阈值进行比较，并且由信号电平指示特定状态，例如真或假。确切的信号幅度不是限制性的，并且在本发明的不同实施例中可以不同。
实施例涉及在比较阶段使用比较器，并且涉及在再生阶段重置或再生比较器。特别地，考虑所谓的差分时钟比较器，即动态比较器。这些可以以不同的方式实现，并且可以有一个、两个或多个级。图9或图10中所示的比较器可以用作示例，但不是限制性的。
换句话说，本文描述的实施例可以用于解决上述挑战，即一般的时钟生成和作为输入信号的函数的动态时钟变化(绝对差值+变化率)。
一方面，实施例提供了动态比较器来生成其时钟，用于独立地或以最小的电路添加来切换操作阶段(比较阶段/再生阶段)。此处，用于生成永久振荡的反馈的实现方式是合适的。此外，还可以根据输入信号的差值和变化率动态调整时钟，以便能够既不太快也不太慢地比较两个输入信号，即最佳地进行比较。
所描述的实施例通过使用比较器的输出以及比较操作的结果作为反馈的起点，将两种要求结合起来。
本文描述的一些实施例是结合使用离散值信号的离散比较器来描述的，特别是时钟信号，例如“0”/“1”或“高”/“低”意义上的二进制。然而，本发明不限于此，而是也可以使用模拟或连续值信号容易地应用，例如通过用模拟偏置信号代替图7至图10中的比较器的时钟信号。由此，可以获得比较器配置，也可以理解为连续时间配置。在这种配置中，可以通过接通和切断电源电压来实现时钟控制，诸如对于主动比较阶段为“vdd＝高”，而对于被动再生阶段为“vdd＝低”，由此可以重置锁存器结构，从而可以再次实现自计时比较器。这意味着本文描述的实施例的输出信号时钟信号“CLK”也可以用于接通或切断比较器，这对于一些比较器电路是有效的，但是重要的是避免浮动电位，例如保持高电平，并且这些将仅经由不可避免的漏电流随时间解决。然而，对所定义的内部网络/信号的设置的所有控制可以用于取消锁存器内的正反馈。
图1示出了根据实施例的装置10的示意性电路框图。装置10包括比较器电路12，该比较器电路被配置成在比较阶段期间将第一输入信号141与第二输入信号142进行比较，由比较符号16表示。比较结果18指示输入信号141和142中哪一个具有较大或较小的信号幅度。比较器电路12被配置成将输出信号22输出。输出信号22的波形表示比较结果18。例如，输出信号22的信息内容可以包括电平变化，使得输出信号22的信号电平的变化一方面指示存在比较结果和/或指示两个输入信号141和142中哪一个具有较大或较小的电平值。
虽然本文描述的实施例涉及两个输入信号141和142的比较，但是实施例不限于此，从而也可以例如使用多级比较器比较更大数量的输入信号。
如结合图7至图10所述，比较器电路12被配置成在比较阶段之后的再生阶段期间，重置比较器电路的至少一部分用于随后的比较阶段。再生阶段允许可靠地获得随后的比较结果。
比较器电路12被配置成接收时钟信号24，并且基于时钟信号24从比较阶段改变到再生阶段。
虽然比较器电路12可以具有信号输入261和262来接收输入信号141和142，但是可以在信号输入26T处接收时钟信号24。
参考图10，再生阶段可以例如通过将电位Von和Vop设定为特定电位来设置诸如操作电压VDD。
装置10还包括时钟生成电路28，该时钟生成电路28被配置成接收输出信号22或从其导出的信号，诸如放大的、衰减的或以其他方式进一步处理的信号，同时保留信息内容，并且基于输出信号22的波形生成时钟信号24。因此，根据输出信号22的波形，控制比较器电路12从比较阶段进入再生阶段。
该反馈使得有可能以如下方式实现装置10：即，仅当比较结果18可用时，即不太早时，装置10控制比较器电路12进入再生阶段；还可以以如下方式实现装置10：即，当比较结果18可用时，不必要的等待时间也不会出现，即反馈控制也不太晚。具体地，考虑到获得比较结果18所需的时间段的依赖性，可以认识到动态时钟调整也是可能的。例如，基于所解释的比较器电路，用于获得比较结果的时间段可以取决于输入信号141和/或142的变化率。这些变化率可以随时间变化和/或对于不同的应用可以不同，并且实施例可以允许对其进行自动调整。
图2a和图2b示出了根据如图3a中的示意性电路框图所示实施例的装置30的不同状态的真值表。在这方面，图3a示出了本发明实现的电路原理图。具体地，图3a的实施例示出了使用同步控制信号的电路原理图。图3b、图3c和图3d示出了该实施例的示例性信号波形。此外，图2a示出了动态比较器的真值表，而图2b示出了异或门的真值表。
此处，图2a示出了描述来自图3a的装置30的比较器12的可能真值表201的表示。图2b示出了异或门XOR1的真值表202的示意性表示，该异或门具有附图标记32，并且形成第一电路部分34的至少一部分。异或门32被配置成获得比较器12的第一输出信号221和第二输出信号222，它们可以分别在信号输出out1和out2处提供，并且分别基于在信号输入in1和in2处获得的输入信号141和142，261/262。比较器电路12被配置成提供图1的输出信号22作为第一部分信号221和第二部分信号222。比较器电路12被配置成借助于部分信号221或222中的唯一一个的电平变化来指示从通过先前的再生阶段获得的参考状态开始的比较结果18，这将结合图3b、图3c和图3d进一步解释。这也可以这样来描述：即，从参考状态开始，比较结果18由以下事实来指示：即，两个信号221或222中只有一个执行电平变化，并且该电平变化可以明确地解释为与其相关联的信号(例如out2到in2和out1到in1或反之亦然)大于或小于另一个信号。
在图2a中，在真值表201的不同行中显示该序列。例如，在第一行361中，比较器电路12处于参考状态，并且输入信号141和142还未受到关注。具有示例性逻辑值0的时钟信号24指示比较器电路12处于再生阶段。基于此，两个部分信号221和222例如是逻辑0，其中在不脱离本文描述的实施例的操作模式的情况下，本文描述的逻辑状态也可以反相。
在第二行362中，执行比较阶段，其中信号141的信号幅度小于信号142的信号幅度。在第三行363中，示出了互补状态，其中信号141的信号幅度大于输入信号142的信号幅度。通过时钟信号24的逻辑值1，也称为时钟clk，可以识别比较阶段。
行362和363之间的差异是基于部分信号221和222中的输入信号141和142之间的不同比率而产生的。在行362中，部分信号222指示与其相关联的输入信号142大于输入信号141，而在行363中，部分信号221指示与信号输出out1相关联的输入信号141大于输入信号142的信号幅度。
为了完整起见，参考行364，其中输入信号141和142的两个信号幅度近似相等，并且执行比较阶段，clk＝1。这导致其中一种状态，221＝0和222＝1，或者221＝1和222＝0。换句话说，从行361的参考状态开始，两个信号221和222中只有一个改变到另一个状态。
真值表202示出了异或门32的不同状态。
在已经执行了再生阶段之后，如对应于行361的行421所示，异或门32接收至少在信息内容方面的部分信号221和222。该状态在异或门的输出处被表示为具有第一状态(例如逻辑0)的输出信号38。
另一方面，在对应于行362和363的行422和423中，信号221和222中只有一个已经改变状态的比较器电路12的行为可能导致输出信号38在两种情况下从行421的参考状态开始一致地改变状态，从而指示比较器电路12中存在比较结果18。
行434对应于如下理论状态：其中部分信号221和222都具有逻辑值1，但是实施例由于比较器电路防止了这种情况。在实施例中，仅当时钟信号24具有值“0”时(在所示的示例中可以用值“0”来描述，在其他实施例中可以用互补状态“1”来实现)，比较器的两个输出才相等。在其他状态下，比较器的输出彼此不同。
参见图2a和图2b，很明显，输出信号22或部分信号221和222中的信号波形或电平变化可以使用电路部分34来处理，以便获得输出信号38，在下文中也称为第一中间信号或xor1，其指示是否存在比较结果。用于此目的的电路部分输出44可以是异或门32的一部分，但是这并不妨碍在其他实施例中对信号的后处理，只要信号38的信息内容不受此影响。
装置30还包括另一电路部分46a，其被配置成从中间信号38中导出时钟信号24。
例如，电路部分34可以形成为第一异或门，并且第一部分信号221和第二部分信号222可以耦合到该异或门的输入。
比较器电路12和电路部分34的这种配置也可以是以不同方式形成电路部分46的另一实现方式的基础。
装置30被配置成使得电路部分46a包括信号源48，该信号源被配置成至少在测量间隔52的持续时间内提供具有第一控制信号电平54h的控制信号54，该测量间隔例如在图3b、图3c和图3d中示出，在用于获得至少一个比较结果181至186的至少一个比较阶段期间。此外，电路部分46a包括在输入侧连接到信号源48的第二异或门58，用于获得控制信号54。此外，第二异或门耦合到电路部分34，具体是异或门32及其输出44，以接收中间信号38。异或门58被配置成基于控制信号54和中间信号38的组合来提供时钟信号24。
参考图3b，更详细地解释了控制信号54的效果。
图3b、图3c和图3d各自示出了匹配时间轴t上的四个曲线图，在不同的曲线图中示出了装置30的不同信号。因此，一方面，输入信号141和142以示例性的形式示出并且彼此进行比较。
此外，部分信号221和222被示出用于例如指示六个比较结果181至186。
信号源48的控制信号54在单独的曲线图中示出，其示例性的“高”电平54h确定了测量间隔52的持续时间。测量间隔52例如从大约100ns处的时间t1延伸到大约204ns处的时间t2。
在另一个曲线图中，比较性地示出了时钟信号24和中间信号38。
参考图3a，从时间t1开始，控制信号54现在变为信号电平54h，参考真值表202，即使这里示出了不同的异或门，这也使得时钟信号24变为高电平，这在时间t3示出。比较结果(即输入信号141和142的比较结果181)例如在部分信号221中示出，其具有开关晶体管等所需的时间延迟。于是，一旦中间信号38超过评估阈值(例如对于1.8伏技术电路大约0.9伏，如大约在时间t4处)，异或门58改变到真值表202的行424中所示的状态，即两个输入信号都具有高电平1。因此，时钟信号24回落到低电平，并且由于电平变化，再生阶段开始。
当信号221返回到低电平221l时，这可以导致部分信号221和222返回到行421的参考状态，这在时间t5处示出。在获得行421的状态的再生阶段完成之后，两个信号38和54在它们的电平方面再次彼此不同，这就是为什么在时钟信号24中发生更新的电平变化，其被反馈到比较器电路12，导致更新的比较阶段以获得比较结果182。
由此可以清楚地看出，比较结果的存在启动了再生阶段，并且再生阶段的完成又启动了下一个比较阶段。
因此，装置30包括自计时比较器电路。进一步明显的是，对于获得比较结果181至186的较短持续时间，也可以更快地返回到相应的再生阶段，使得如果更快地获得，例如，则可以在测量间隔52中获得六个更大数量的比较结果中的一个。相反，如果需要更多的时间来获得比较结果，则将获得更少的结果，但是再生阶段的重置仍然与图3a的电路相协调。
信号源48可以被配置成将控制信号54改变为控制信号电平54l，用于仅在中间信号38具有低电平38l时终止测量间隔52，该低电平也可以被解释为再生电平。高电平38h表示存在比较结果，而低电平可以表示已经获得或存在参考状态。在这方面，信号源的操作或行为可以与另外的电路组件同步，这就是为什么信号源也可以被称为同步信号源。
当中间信号38处于电平38l时，同步信号源48仅将控制信号54(也称为sync)转换到控制信号电平54l的事实阻止了获得额外的比较结果187，例如如图3c中所示。与图3b的信号曲线相比，只有信号54的下降沿提前到时间t2’，此时中间信号38才仍处于电平38h。这不能可靠地防止立即切断，而是执行进一步的比较操作，这导致比较结果187。
相比之下，图3d示出了装置30在某个配置中的信号，该配置中测量间隔52的结束发生得较晚，即在大约205ns处，同样在时间t1处开始。显而易见，图3b中明显的时钟信号24的增量62(在没有结果的情况下在图3c中保持为增量62’，但是触发了新的测量间隔)，在没有结果的情况下在图3d中保持为增量62”，因为此处中间信号38的电平处于38l。
原则上，也可以不在时间上限制测量间隔52，例如如果需要连续测量的话。在测量间隔内，类似于装置10，装置30被配置成自动生成时钟信号24，并且作为输入信号141和142的函数。
时钟生成电路28被配置成生成时钟信号的电平变化，参见真值表202的行422和423，其由输出信号的电平变化触发，分别参见真值表201的行362和363，从行361开始，其指示比较阶段完成并且存在比较结果18。时钟信号的电平变化触发从比较阶段变化到再生阶段。再生阶段的完成又触发了时钟信号24的电平变化，这触发了随后的比较阶段。然而，如果测量间隔52之前已经结束，则直到下一个测量间隔才再次执行下一个比较阶段。这也可以在开/关行为的意义上组合地执行，使得时钟生成电路28被示例性地配置成生成时钟信号24中的第一电平变化，例如上升沿，其触发从第一比较阶段变化到再生阶段，由指示比较阶段已经完成并且存在比较结果18的输出信号22的电平变化触发。再生阶段的完成触发时钟信号24的进一步电平变化，其触发随后的比较阶段。
如已经解释的，比较阶段的持续时间可以取决于输入信号141和142。装置10和/或30以及本文描述的其他实施例可以被配置成根据比较阶段的持续时间来生成时钟信号24的时钟速率。
换句话说，差分输出信号221/222或out1和out2被馈入随后的异或门。如果比较器处于其被动再生阶段，两个输出处于相同的逻辑电平，并且xor1提供逻辑0。如果比较器处于其主动比较阶段，两个输出必须互不相同。
即使比较器的两个输入施加了相同的信号，情况也是如此。这种情况下，晶体管的固有热噪声和内部正反馈的巨大增益会触发比较操作。因此，下一个异或门的输入处的逻辑电平不同，并且输出逻辑1。
然而，为了不必依赖于热噪声来初始点燃自振荡，并且在进一步应用的意义上，也为了允许控制比较器活动，第二异或门XOR2连接在第一异或门的下游。此处，第二异或门的第二输入被提供有同步控制信号“sync”。这是同步的，因为只有当产生的中间信号38(xor1)是逻辑0时，它才改变其逻辑电平。如果在任何其他时间发生变化，自振荡可能会停止，但比较器的输出将保持其当前值，直到下一次启用。这可能导致后续信号处理链中的静态误差。
如果第一异或门XOR1的输出是逻辑0并且控制信号sync也是逻辑0，则比较器处于其被动再生阶段或者保持在该阶段。因此，输出信号out1和out2都是逻辑0。
如果第一异或门的输出是逻辑0而控制信号是逻辑1，则第二异或门XOR2输出逻辑1，并且比较器从其被动再生阶段被设置到主动比较阶段。作为比较操作的结果，两个输出信号out1和out2因此必须在逻辑上彼此不同。
如果第一异或门的输出是逻辑1而控制信号是逻辑1，则第二异或门输出逻辑0，并且比较器从其主动比较阶段被设置到被动再生阶段，并且振荡周期再次开始。
基于图3a中的比较器和异或门的真值表，现在可以通过将该逻辑信号反馈回其时钟输入来将其设置为自振荡。控制信号sync可以用于启用或禁用该振荡回路。
通过添加两个XOR逻辑门和一个控制信号，动态比较器一方面可以自己生成所需的时钟，另一方面可以动态地改变它。如果输入侧两个比较器信号的绝对差值较大，则比较器输出的变化速度会快于输入侧差值较小的情况。然而，由于在本构思中时钟的切换速度直接取决于这种变化，下一个时钟周期只能在比较操作已经执行之后被触发。因此，自生时钟永远不会太快，同时根据比较器的输入信号动态变化。
与所描述的现有技术相比，就复杂性和功率要求而言，动态比较器的时钟可以很容易地生成，并且同时被动态地调整到最佳时钟频率。因此，可以保持动态比较器在高灵敏度和快速响应速度以及低空间需求和低功耗方面的优点。
图4a示出了根据实施例的装置40的示意性电路框图，该装置关于于电路部分46针对装置30进行了修改，并且在时钟生成电路28中具有关于电路部分46a进行了修改的电路部分46b。该实施例使得可以使用能够输出不同步或异步控制信号66的异步信号源64，而不是针对测量间隔52的结束同步的信号源48。信号源64可以是与信号源48相同的信号源，不同之处仅在于缺乏同步，即在操作模式中，也可以是不同的信号源。
为了补偿同步的缺乏，电路部分46b包括另一个异或门68。与装置30相比，异或门68接收控制信号66和用于组合的时钟信号24。由此获得的第二中间信号72(表示为xor3)形成本实施例中异或门58的信号输入的基础，而不是图3a的控制信号54。
换句话说，电路部分46b包括信号源64，该信号源被配置成在测量间隔52的持续时间内提供具有第一控制信号电平66h的控制信号66，参见图4b，用于执行至少一个比较阶段。此外，还提供了异或门58和68。异或门68的输出耦合到异或门58的输入。异或门58的另一个输入耦合到电路部分输出44，以接收中间信号38。异或门68又被配置成基于信号24和66的组合在信号输出74处提供表示为xor3的中间信号72，与图3a相比，该中间信号代替信号54形成异或门58的另一输入。
异或门58被配置成基于中间信号38和中间信号72的组合，在异或门58的输出76处提供时钟信号24，该输出一方面又耦合到比较器电路，另一方面耦合到异或门68的对应输入。
图4b示出了信号141和142、221和222、24和66以及38和72在具有匹配时间轴t的相应图中的示意性表示。
测量间隔52的开始也在t＝100ns处，其中时间t2可以是任何时间。比较结果189由时钟信号24的增量249触发，该增量位于测量间隔52内。由此，由组件实现的时间延迟变得明显。
相对于信号源48，信号源64可以被配置成在测量间隔52期间向控制信号66提供逻辑上对应于中间信号38的结果信号电平38h的信号电平66h。这表明存在相应的比较结果。例如，增量381可以指示应用了比较结果181。可以看出，例如，在信号38和72的比较中，不同的信号可以具有不同的电平，但是两者都可以具有相应的高或低电平。也就是说，逻辑上或解释上，增量722对应于增量381。
中间信号38的再生电平38l指示再生阶段被执行，并且不同于结果信号电平38h。信号源64被配置成通过将控制信号从控制信号电平66h改变为与其不同的电平66l来改变(例如减少)测量间隔52的终止。这启动了测量间隔的终止。该装置被配置成当控制信号66改变到电平66l时，通过异或门68耦合到异或门58的输出，仅在中间信号38具有再生电平38l时，将中间信号72改变为逻辑上对应于再生电平38l的状态(即状态72l)。这也防止开始新的测量，同时确保比较器在随后的比较间隔中再生。
在图4b中，可以识别出时移Δt1和ΔT2，这表示存在分别对输入信号141和142以及对应的比较信号181和188进行采样之间的时间段。
换句话说，异或门68执行延迟元件的功能，以在异步信号源64过早切断的情况下使中间信号72仍然保持处于活动状态，直到中间信号38的切断也允许时钟信号24的下降沿。
装置30和装置40都可以被配置成仅在中间信号38具有再生电平38l时有效地终止测量间隔52，该再生电平指示比较器电路被再生用于随后的比较阶段。在装置30的情况下，这可以通过信号源的同步或通过异或门68的延迟元件来实现。
换句话说，图4a示出了具有异步控制信号的电路原理图。图4b示出了该实施例的模拟信号波形。在该实施例中可以看出，通过添加附加的第三异或门XOR3，自振荡的控制也可以用异步控制信号async来实现。在图4a中可以看到电路原理图，并且在图4b中可以看到模拟信号波形。
基本上，自振荡控制回路使用异或门XOR1和XOR2进行操作，如前例所述。然而，为了能够利用异步控制信号async实现控制，时钟信号clk不仅被施加到比较器，还被施加到第三异或门XOR3。这导致两个竞争回路在XOR2处收敛。
初始状态下，async＝0，clk＝0。因此，xor1＝0，xor3＝0，并且比较器处于被动再生阶段。
如果现在经由async＝1(xor1暂时保持为0)使能振荡，clk跳转到逻辑1，并且比较器变为主动比较阶段。然而与此同时，xor3必须变为0，这导致clk再次下降到0。由于逻辑门内存在一定的时间延迟，只有当比较器在其时钟输入处已经观察到1足够长的时间时，才会经由XOR3改变clk。
作为比较操作的结果，两个比较器输出out1和out2在逻辑上彼此不同，并且xor1跳转到1。同时，xor3经由来自XOR3的反馈变回1，并且clk再次变为0。因此，比较器变回被动再生阶段，并且循环再次开始。
由于经由XOR3的回路基本上比通过比较器的回路更快，因此当经由控制信号async禁用自振荡时，存在滞后效应。根据禁用的时间，在比较器停止其功能并且两个输出再次处于逻辑0之前，可以执行另一个比较操作。
图5a示出了根据实施例的装置50的示意性电路框图，其具有与图3a的电路部分46a和图4a的电路部分46b相比被修改的电路部分46c。与图3a的表示相比，电路部分46c具有连续信号源78，其被配置成例如提供恒定控制信号82。在示出的实施例中，恒定控制信号被永久地提供有逻辑1的电平，其中该实施例也可以通过使其他电路组件反相来容易地反相。不同于同步信号源48或异步信号源64，恒定信号源78可以在其操作期间永久地提供信号82。
图5b示出了装置50的示例性信号波形的示意性表示，该信号波形一方面基于信号141和142、另一方面基于信号221和222以及另外信号24、38和82的三个比较。除了分别通过控制信号源48和64，通过接通和/或切断连续信号源78(例如使用开关84)，也可以实现测量间隔52。也就是说，开关84可以被配置成将连续信号源置于操作状态或脱离操作状态。例如，开关84可以形成为功率半导体，但是也可以包括另一种类型的开关。作为将连续信号源78投入运行或不投入运行的替代方案，开关84也可以设置在例如恒定控制信号82朝向异或门58的信号路径中，以中断该信号，但这可能需要额外的措施来为异或门58提供有效电位。
在两个实施例中，可以提供控制部件86，其被配置成在测量间隔52的持续时间内为连续信号源78和比较器电路12提供用于操作连续信号源和比较器电路的能量，以执行至少一个比较阶段。替代地或附加地，只有连续信号可以被切断，和/或异或门XOR2或58不再被供电，和/或进一步地，可能所有关于电源的块可以被切断。因此，在实施例中，块可以被设计为使得整个逻辑被设置为“高主动”，即信号电平高与操作相关联。在这种情况下切断电源总是可以生成低电平，从而产生规定的稳定输出状态。
装置50包括异或门58，该异或门在输入侧耦合到连续信号源78和电路部分34。异或门58被配置成基于恒定控制信号和中间信号38的组合来提供时钟信号24。在电路技术方面，可以实现类似于装置30的效果，但是通过禁用比较器电路12来获得定义的状态，和/或通过禁用恒定信号源78来实现切断控制信号。
根据实施例，控制部件86被配置成在测量间隔52结束时切断连续信号源78，并且还切断比较器电路12的至少一部分，以便当比较器电路12在随后的测量间隔内再次接通时，获得与通过再生阶段获得的参考状态相当的状态。
图5b中时钟信号24的电压峰值88既可以在电源电压接通时获得，也可以在电源电压切断时获得，诸如VDD和可能剩余的电压偏移，在切断时刻并且是由于电容耦合或其他效应。
根据图5a中的电路原理图，恒定信号被施加到第二异或门的输入A。为了保持自振荡，该信号具有逻辑高电平，并且可以例如直接经由连接到正电源电位“vdd”来实现。
假设图5a中所示的所有功能块都经由该电源电位工作，则得到图5b中所示的模拟信号波形。
没有施加电源电压vdd时，所有内部节点都处于0V＝vss＝接地。在100ns时施加足够的电源电压vdd，XOR2的输入处存在两个不同的电平。一个是来自vdd的1，另一个是来自xor1的0。因此，信号clk必须从0跳到1，并且比较器必须改变到主动比较阶段。
作为该比较操作的结果，输出out1和out2具有不同的逻辑电平，并且xor1跳到1。因此，XOR2的输入处出现相同的逻辑电平，并且clk跳到0，由此比较器改变为被动再生阶段。因此，输出out1和out2再次变为0，xor1也变为0，并且循环再次开始。
由于没有提供经由控制信号的控制，所以这种自振荡只能通过中断电源电压vdd来中断，诸如在200ns时。
vdd接通时刻的峰值和vdd切断时的残余电压偏移是由容性耦合和非理想电路元件引起的。
图5a示出了具有恒定控制信号的电路原理图，而图5b示出了该实施例的模拟信号波形。
图6a示出了根据实施例的装置60的示意性电路框图，其中时钟生成电路28具有从图3a、图4a和图5a中的表示修改的电路部分46d，并且包括反相器电路92。
图6b示出了没有图6a中所示的附加控制信号的实施例的电路原理图的模拟信号波形的示例。
反相器电路92耦合到电路部分34，并且被配置成接收中间信号38并反相，以获得表示时钟信号24的反相中间信号。此处，进一步的中间处理也是可能的。该实施例基于获得根据中间信号38的反相的时钟信号，这归因于反相引起的时移。装置60可以包括控制部件86，该控制部件被配置成在若干至少一个测量间隔和/或比较阶段之后终止反相器电路92的操作。此外，控制电路被配置成终止比较器电路12的至少一部分的操作，如结合装置50所描述的。当比较器电路的该部分再次接通时，它具有与通过图3a或图4a的再生阶段获得的参考状态相当的比较器电路状态用于后续测量间隔。当反相器电路再次接通时，时钟信号24再次生成，特别是基于也已经恢复的比较器电路12的操作状态。
参考图10的比较器电路，通过示例解释了终止比较器电路的操作。这些解释可以容易地转移到与本文描述的实施例相关的其他比较器电路。
例如，在图10中，对于输出状态VOP＝1，可以存在以下信号；并且VON＝0；并且clkn＝0，其中clkn描述反相的信号clk，并且在图10中表示为：
然后，电源电位VDD可以降低到0V，以禁用操作。经由断开的晶体管Mt2和M7，VOP现在连接到0V的VDD，因此VOP也变为0V。交叉耦合的锁存器结构使得晶体管M8变得导通，并且将VON放电到VDD＝0V
由于第一级和第二级经由M11和M12(高主动)的耦合，例如，在clkn＝1和clk＝0的情况下，可能发生输出VOP和VON不会立即被重置的情况，但是当两个信号中的一个已经经由漏电流放电到使得其被反相器解释为低电平的程度时，首先会发生上述情况。因此，上述情况可再次发生，并且可以获得参考状态。
另一方面，如果考虑来自图9的比较器，初始状态可以存在于：VOP＝1；VON＝0；并且clk＝1。Vdd被拉至0V，从而被禁用。VOP经由断开的晶体管M6放电至0V，因此M5导通，并且VON保持在0V。如果clk在任何时候都应处于0V，VOP和VON与正常操作模式下一样连接到VDD，并且在这种情况下拉至0V。
在实施例中，还可以给所有功能块、比较器电路12、异或门32和反相器电路92供电，或者再次移除该电源，即将其切断。在这种情况下，经由电源仅控制反相器在技术上可能更实用。此处，参考状态可以如下获得，示例性地使用可以在图6b中用作反相器92的CMOS反相器。如果反相器92的输入为in＝1，则NMOS导通，并且将反相器的输出连接到VSS＝0V，这可以导致clk＝0，并且比较器针对时钟信号被重置。如果反相器92的输入in＝0，则PMOS导通并且将反相器的输出连接到VDD＝0V，这重置了比较器，从而获得参考状态。无论比较器提供或仍能提供什么样的比较结果，时钟信号优选地保持在0电平。
图6b示出了信号141、142、221和222以及24和38的波形的示意性示例性表示，该波形作为施加到反相器电路92用于其操作的电源电压94的函数。该时间段可以定义测量间隔52，但是如在其他实施例中，可以容易地提供附加的、不同的和/或进一步的测量间隔。
禁用反相器电路92会导致时钟信号24停止偏离并且返回到指示再生状态或参考状态的电平24l。因此防止了比较阶段的更新执行。
图6a中所示的电路原理图表示实施例3的另一种可能的简化。第二异或门由简单的反相器代替。图6b示出了相关的模拟信号波形。如在前面的示例中，自振荡的基本控制是经由正电源电位vdd来执行的。
不施加电源电压vdd时，所有内部节点均为0V＝vss＝接地。当在100ns处施加足够的电源电压vdd时，反相器现在可以启动其功能，并且将信号xor1＝0反相。因此，信号clk将从0跳到1，并且比较器必须改变到主动比较阶段。
作为该比较操作的结果，输出out1和out2具有不同的逻辑电平，并且xor1跳到1。因此，反相器的输入处现在为1，并且clk跳到0，由此比较器进入被动再生阶段。因此，输出out1和out2再次变为0，xor1也变为0，并且循环再次开始。
由于没有提供经由控制信号的控制，所以这种自振荡只能通过中断电源电压vdd来中断，例如在200ns时。
vdd接通时刻的峰值和vdd切断时的残余电压偏移是由容性耦合和非理想电路元件引起的。
与实施例3相比，clk以及out1和out2的脉冲宽度稍短，因为反相器中的信号延迟或传播时间比异或门中的稍短。因此，在当前测试情况下，执行了7次而不是仅6次比较操作。
图6a示出了没有附加控制信号的实施例的电路原理图，而图6b示出了该实施例的模拟信号波形。
与已知的方法相比，上述实施例允许为自计时比较器提供低成本和低复杂度的解决方案，但是具有灵活的时钟速率。
例如，在[3]中，提出了具有可变采样速率的跟踪ADC的实现，动态比较器是内部iDAC的一部分。由于用于实现时间延迟的固定反相器链，时钟速率/采样速率可以在12.5MHz与50MHz之间切换。
相比之下，实施例允许在比较器的技术上最小和最大切换速率之间无级设置多个直至所有时钟速率。为了控制开关，在[3]中，需要两个附加的辅助比较器和一个数字状态机。在实施例中，使用两个(当使用同步控制信号时)或三个(当使用异步控制信号时)异或门或一个反相器就足够了。
在[4]中，描述了具有单相动态比较器的SAR(逐次逼近寄存器)ADC的实现。时钟不需要反相，比较器的第一级重置第二级。实施例提供了具有单个比较器级的重置，因此消除了将前置放大器与锁存器分离的需要。根据[4]，SAR ADC的控制逻辑是异步的，控制信号CLKS用于使能采样开关，并且随后的异步逻辑和延迟链用于用信号CLKC为动态比较器计时，其输出信号经由逻辑门和延迟链再次反馈，并且新的时钟循环开始。与本文描述的实施例相比，缺点是在比较器处得到的时钟是不可变的，并且经由延迟链固定。此外，根据[4]，控制信号CLKS被外部计时(500kHz，25％占空比)并且被调谐到时钟CLKC(经由延迟链和逻辑的传播延迟)，使得寄存器总是在SAR寄存器(开关S1至S8)完全通过之后被重置。
在[5]中，描述了具有自适应时序的动态比较器的实现。该解决方案由时钟采样/保持级、前置放大器、实际动态比较器、各种逻辑门和触发器以及带电压放大器的RC滤波器组成。这需要相当多的电路和复杂性。此外，这种解决方案需要外部的并且在这种情况下是周期性的时钟信号CKS(以及其反相CKSB)用于采样/保持级和触发器1012的重置，这又需要生成EOC信号(“转换结束”)。此外，或非门1020也依赖于CKS，并且由PMOS晶体管馈电，该晶体管接收RC滤波器(不利的是具有固定的时间常数)和电压放大器(VR和VP的差分增益)的结果作为偏置信号。根据[5]的控制回路实际上在与非门1011处开始，但是其输入经由开关1009和1010被周期性地经由信号CK_LAT拉到VDD，该信号独立于两个比较器输出DP和DN，因此也没有保留时钟的自调整的优点。
一方面根据图3a至图3d，另一方面根据图4a和图4b，以及进一步根据图5a和图5b以及图6a和图6b的前述实施例被描述为实现第二电路部分46的相应替代实现方式。例如，装置50和60的电路在逻辑上表现相同，但是实现方式不同。原则上，图4a的电路可以包括图3a的电路的操作模式。如果也可以根据图4a处理异步控制信号，那么也可以处理同步控制信号。也就是说，装置40也可以容易地用同步信号源操作。替代地或附加地，例如将比较器重置到再生状态，也可以用在装置30和/或40中。原则上，本文描述的每个控制回路可以独立实现。尽管如此，它们的组合也是可能的。例如，不管构思如何，所生成的时钟信号24的时钟不仅可以用于一个比较器，还可以用于多个比较器，优选地具有相同的设计或者至少具有相同的效果。
尽管已经在装置的背景下描述了一些方面，但是应当理解，这些方面也代表了对应方法的描述，因此装置的块或组件也应当理解为对应的方法步骤或方法步骤的特征。类似地，结合方法步骤或作为方法步骤描述的方面也构成了对对应装置的对应方框或细节或特征的描述。
上述实施例仅仅是对本发明原理的说明。应当理解，对本文描述的布置和细节的修改和变化对于本领域的其他技术人员来说是显而易见的。因此，本发明旨在仅由下面阐述的权利要求的范围来限制，而不由本文通过实施例的描述和解释呈现的具体细节来限制。
参考资料
[1]Investigation of Comparator Topologies and their Usage inaTechnology Inde-pendent Flash-ADC Testbed
[2]An energy-efficient high-speed CMOS hybrid comparator with reduceddelay time in 40-nm CMOS process
[3]A Tracking ADC with Transient-Driven Self-Clocking for Digital DC-DC Converters
[4]An energy-efficient SAR ADC using a single-phase clocked dynamiccomparator with energy and speed enhanced technique
[5]CN110391796A DYNAMIC COMPARATOR WITH ADAPTIVE TIMING SEQUENCE。

Claims (18)

1.一种装置，包括：
比较器电路(12)，被配置成在第一比较阶段期间将第一输入信号(141)与第二输入信号(142)进行比较，以获得比较结果(18)；并且将输出信号(22)输出，所述输出信号(22)的波形指示所述比较结果(18)；并且在随后的再生阶段期间，重置所述比较器电路(12)的至少一部分用于随后的第二比较阶段；其中所述比较器电路(12)被配置成接收时钟信号(24)并且基于所述时钟信号(24)从所述第一比较阶段改变到所述再生阶段；以及
时钟生成电路(28)，被配置成接收所述输出信号(22)或从其导出的信号，并且基于所述输出信号(22)的波形生成所述时钟信号；根据所述波形控制所述比较器电路(12)从所述比较阶段到所述再生阶段。
2.根据权利要求1所述的装置，其中所述比较器电路(12)被配置成提供所述输出信号(22)作为第一部分信号(221)和第二部分信号(222)；并且被配置成借助于所述第一部分信号(221)和所述第二部分信号(222)中的唯一一个的电平变化来指示从通过先前的再生阶段获得的参考状态开始的比较结果(18)。
3.根据权利要求1或2所述的装置，被配置成自动地并且根据所述第一输入信号(141)和所述第二输入信号(142)生成所述时钟信号。
4.根据前述权利要求中任一项所述的装置，其中所述时钟生成电路(28)被配置成由指示所述比较阶段完成并且存在所述比较结果(18)的所述输出信号(22)的电平变化来触发，生成触发从所述第一比较阶段到所述再生阶段的变化的所述时钟信号(24)的电平变化。
5.根据前述权利要求中任一项所述的装置，其中所述再生阶段的完成导致触发所述第二比较阶段的所述时钟信号(24)的电平变化。
6.根据前述权利要求中任一项所述的装置，其中所述时钟生成电路(28)被配置成由指示所述比较阶段完成并且存在所述比较结果(18)的所述输出信号(22)的电平变化触发，生成触发从所述第一比较阶段到所述再生阶段的变化的所述时钟信号(24)的第一电平变化；并且其中所述再生阶段的完成导致触发所述第二比较阶段的所述时钟信号(24)的第二电平变化。
7.根据前述权利要求中任一项所述的装置，其中所述比较阶段的持续时间取决于所述第一输入信号(141)和所述第二输入信号(142)；所述装置被配置成根据所述比较阶段的持续时间生成所述时钟信号(24)的时钟速率。
8.根据前述权利要求中任一项所述的装置，其中所述时钟生成电路(28)包括第一电路部分(34)，所述第一电路部分(34)被配置成在第一电路部分输出(44)处输出指示是否存在比较结果(18)的第一中间信号(38)；
其中所述装置包括第二电路部分(46a-d)，所述第二电路部分(46a-d)被配置成从所述第一中间信号(38)中导出所述时钟信号(24)。
9.根据权利要求8所述的装置，其中所述比较器电路(12)被配置成提供所述输出信号(22)作为第一部分信号(221)和第二部分信号(222)；并且被配置成借助于所述第一部分信号(221)和所述第二部分信号(222)中的唯一一个的电平变化来指示从通过先前的再生阶段获得的参考状态开始的比较结果；
其中所述第一电路部分(34)被形成为第一异或门(32)，并且所述第一部分信号(221)和所述第二部分信号(222)被耦合到所述第一异或门(32)的输入。
10.根据权利要求8或9所述的装置，其中所述第二电路部分(46a)包括：
信号源(48)，被配置成在测量间隔(52)的持续时间内提供具有第一控制信号电平(54h)的控制信号(54)，用于执行至少所述第一比较阶段；
第二异或门(58)，在输入侧连接到所述信号源(48)和所述第一电路部分输出(44)；并且被配置成基于所述控制信号(54)和所述第一中间信号(38)的组合来提供所述时钟信号(24)。
11.根据权利要求10所述的装置，其中所述信号源(48)被配置成在所述测量间隔(52)期间向所述控制信号(54)提供第一信号电平(54h)，所述第一信号电平(54h)逻辑上对应于指示存在所述比较结果(18)的所述第一中间信号(38)的结果信号电平(38h)；其中所述第一中间信号(38)的再生电平(38l)指示所述再生阶段被执行并且不同于所述结果信号电平(38h)；
其中所述信号源(48)与所述第一电路部分(34)同步，并且被实现为将所述控制信号(54)改变为第二控制信号电平(54l)，所述第二控制信号电平(54l)的逻辑状态对应于所述再生电平(38l)，用于终止所述测量间隔(52)；其中所述信号源被配置成将所述控制信号改变为所述第二控制信号电平，用于仅在所述第一中间信号具有所述再生电平时终止所述测量间隔。
12.根据权利要求8或9所述的装置，其中所述第二电路部分(46b)包括：
信号源(64)，被配置成在测量间隔(52)的持续时间内提供具有第一控制信号电平(66h)的控制信号(66)，用于执行至少所述第一比较阶段；
第二异或门(58)和第三异或门(68)；
其中所述第三异或门(68)的输出耦合到所述第二异或门(58)的第一输入；并且所述第二异或门(58)的第二输入耦合到所述第一电路部分输出(34)以接收所述第一中间信号(38)；
其中所述第三异或门(68)被配置成在信号输出处提供第二中间信号(72)；
其中所述第二异或门(58)被配置成基于所述第一中间信号(38)和所述第二中间信号(72)的组合，在所述第二异或门(58)的输出处提供所述时钟信号(24)，所述第二异或门(58)的输出一方面耦合到所述比较器电路(12)，另一方面耦合到所述第三异或门(68)的第一输入。
13.根据权利要求12所述的装置，其中所述信号源(64)被配置成在所述测量间隔期间向所述控制信号(66)提供第一信号电平(66h)，所述第一信号电平(66h)逻辑上对应于指示存在所述比较结果(18)的所述第一中间信号(38)的结果信号电平(38h)；其中所述第一中间信号(38)的再生电平(38l)指示所述再生阶段被执行并且不同于所述结果信号电平(38h)；
其中所述信号源(64)被配置成通过将所述控制信号(66)改变为第二控制信号电平(66l)来启动所述测量间隔(52)的终止；
其中所述装置被配置成在所述控制信号(66)改变到所述第二控制信号电平(66l)时，通过借助于所述第三异或门(68)耦合到所述第二异或门(58)的输出，仅在所述第一中间信号(38)具有所述再生电平(38l)时，将所述第二中间信号(72)改变为逻辑上对应于所述再生电平(38l)的状态。
14.根据权利要求10至13中任一项所述的装置，被配置成仅在所述第一中间信号(38)具有指示所述比较器电路(12)被再生用于后续比较阶段的再生电平(38l)时终止所述测量间隔(52)。
15.根据权利要求8或9的装置，其中所述第二电路部分(46c)包括：
连续信号源(78)，被配置成提供恒定控制信号(82)；
控制部件(86)，被配置成在测量间隔(52)的持续时间内为所述连续信号源(78)和所述比较器电路(12)提供用于操作所述连续信号源(78)和所述比较器电路(12)的功率，以便执行至少所述第一比较阶段；
第二异或门(58)，在输入侧耦合到所述连续信号源(78)和第一电路部分输出(34)；并且被配置成基于所述恒定控制信号(82)和所述第一中间信号(38)的组合来提供所述时钟信号(24)。
16.根据权利要求15所述的装置，其中所述控制部件(86)被配置成：在所述测量间隔(52)结束时，
切断所述连续信号源(78)；以及
切断所述比较器电路(12)的至少一部分，以便当所述比较器电路(12)在随后的测量间隔内再次接通时，获得与通过所述再生阶段获得的参考状态相当的状态。
17.根据权利要求8或9所述的装置，其中所述第二电路部分(46d)包括：
反相器电路(92)，耦合到所述第一电路部分(34)并且被配置成将所述第一中间信号(38)反相以获得反相的中间信号；并且基于所述反相的中间信号获得所述时钟信号(24)。
18.根据权利要求17所述的装置，还包括控制部件(86)，所述控制部件(86)被配置成在所述装置的若干至少一个测量间隔之后终止所述反相器电路(92)的操作；以及
当所述反相器电路(92)在随后的测量间隔内再次接通时，获得所述比较器电路(12)的状态，所述状态与通过所述再生阶段获得的参考状态相当；以及
当所述反相器电路(92)再次接通时再次生成所述时钟信号(24)。
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