TW202249425A - 包含比較器電路之裝置 - Google Patents

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Abstract

本發明係關於一種裝置，其包括一比較器電路及一時脈產生電路。該比較器電路經組配以在一第一比較階段期間將一第一輸入信號與一第二輸入信號進行比較以獲得一比較結果。此外，輸出一輸出信號，其中該輸出信號之一波形指示該比較結果。在一後續再生階段期間，重置該比較器電路之至少一部分以用於一後續第二比較階段。該比較器電路經組配以接收一時脈信號及基於該時脈信號自該第一比較階段改變至該再生階段。該時脈產生電路經組配以接收該輸出信號或自其導出之一信號，及基於該輸出信號之該波形產生該時脈信號以基於該信號波形而自該比較階段至該再生階段控制該比較器電路。

Description

包含比較器電路之裝置
發明領域
本發明係關於一種裝置，其包含比較器電路及時脈產生電路，該時脈產生電路用於根據比較器電路之輸出信號而產生比較器電路之時脈信號。詳言之，本發明係關於一種自時控動態比較器。本發明進一步係關於一種具有固有自時控而無需內部或外部振盪器在主動比較階段與被動再生階段之間進行切換的高效能離散時間比較器之電路及原理。
發明背景
時控或動態比較器在區分輸入側差異方面具有高靈敏度及回應速度，且可用極少小電晶體來實現此功能，且因此面積極小同時耗費極少電力。歸因於此等特性，動態比較器主要用於類比數位轉換器且因此為廣泛範圍之應用[1]的一部分。
然而，此比較器拓樸需要內部或外部時脈在被動再生階段與主動比較階段之間進行切換。此處出現二個主要問題。
一方面，時脈必須足夠快以跟上輸入信號之改變速率。應注意，比較器之靈敏度亦在很大程度上取決於輸入信號之絕對差異。該比較器對較大差異之反應比極小差異更快。因此，若過高地選擇時脈頻率，則比較器將不能夠在返回至被動再生階段之前及時改變其輸出，且輸出信號對於後續系統區塊將可能係不可用的或有缺陷的。此同樣適用於選擇過慢之時脈速率，但此在系統設計中應避免且不表示比較器之基本限制。
另一方面，存在具有極低功率預算之非同步系統，尤其係在感測器技術領域中，其中將必須在內部或外部額外地實現時脈產生，且因此整個系統之複雜度及功率消耗(取決於目標頻率)將顯著增加。
為了防止此等缺點且同時確保高靈敏度，在小面積及低功率消耗之情況下，將需要比較器的獨立及動態時脈產生。本發明中所呈現之概念可符合此等準則。
比較器比較二個輸入側電壓或電流，且藉由其輸出信號來指示二個信號中之哪一者較高或相反地，二個信號中之哪一者較低。由於此輸出信號可僅假定二個狀態(高或低)，因此其亦稱為1位元類比數位轉換器。
相比而言，作為運算放大器之基礎，差分放大器提供二個輸入信號之簡單或放大差分，且因此提供類比輸出信號。比較器可因此被視為差分放大器之特例，其中輸入側上之差分之內部放大如此大以使得輸出信號撞擊各別供電軌且僅可呈現二種狀態。
進一步區分時間連續/靜態與時間離散/時控比較器。靜態比較器之實例展示於圖7中。此為具有主動負載(PMOS電流鏡)之典型差分對。輸入電晶體M1a/M1b及負載電晶體(M2a/M2b)之尺寸標定必須經實施用於輸入側差分之對應放大。比較器始終處於作用中狀態且可因此在任何時間比較二個輸入信號。然而，此亦伴隨著取決於VDD與VSS之間的阻抗的連續電流消耗。
換言之，圖7展示根據[2]之具有主動負載之典型差分對。
使內部放大儘可能大的一種方式為使用交叉耦合PMOS或NMOS對或二者組合為所謂的「鎖存器」。此靜態鎖存比較器展示於圖8中。
輸入側上之差分對M1a/M1b充當前置放大器，且交叉耦接NMOS電晶體M5a/M5b充當決策製造器。因此，輸出信號Von及Vop將始終呈現相對電位。歸因於M5a與M5b之間的正回饋，內部增益如此大以使得較小輸入側差分不足以改變輸出電位。因此，必須在新的比較操作之前重置「鎖存器」。在本發明電路中，此係藉由電晶體M4a及M4b完成。換言之，圖8展示根據[2]之靜態鎖存比較器。
由於在應用中，比較器通常必須連續地執行若干比較操作，因此對用於重置「鎖存器」之週期性時脈的引入似乎為顯而易見的。圖9中可見此離散時間/時控或動態比較器之實例。
換言之，圖9展示根據[2]之已知動態比較器之實例。
「鎖存器」由交叉耦接之電晶體M3至M6組成，且經由時脈信號CLK將比較器設置成被動再生階段(Von=Vop=VDD)或主動比較階段(Von=0/1且Vop=1/0)。基於此原理，同樣有可能使用前置放大器且因此使用若干級。圖10展示動態比較器之基本操作模式保持不變之例示性實現。
與靜態比較器相比，時控比較器可因此僅在所施加時脈之一半週期內執行比較操作。另一方面，此拓樸引起最小靜態功率消耗(漏電流)，此係因為電壓電位僅在時脈週期之切換時刻期間再充電。換言之，圖10展示根據[2]之動態2級比較器。
因此，將期望提供允許時脈調整既簡單又不易受誤差影響之比較器電路。
因此，本發明之基礎目標在於對比較器電路提供不易受誤差影響之簡單時脈調整。
此目標係藉由獨立請求項之主題來達成。
本發明之核心思想已認識到，在所執行比較之後且取決於該比較之比較器電路之再生使得該再生相較於外部時脈信號更取決於該比較。此回饋可藉由簡單方式完成，且此外，允許根據比較之速度進行時脈調整，此避免過快及過慢時脈速率二者，且因此不易受誤差影響。
發明概要
根據一實施例，一種裝置包含比較器電路，其經組配以在第一比較階段期間將第一輸入信號與第二輸入信號進行比較以獲得比較結果。該比較器電路經組配以輸出輸出信號，其中該輸出信號之波形指示該比較結果。該比較器電路經組配以在比較階段之後的再生階段期間重置該比較器電路之至少一部分以用於後續第二比較階段。此係基於所接收時脈信號而完成。基於時脈信號，該比較器電路自第一比較階段改變至再生階段。該裝置進一步包含時脈產生電路，其經組配以接收該輸出信號或自其導出之信號，及基於輸出信號之波形產生時脈信號以基於信號波形而自比較階段至再生階段控制比較器電路。此使得有可能以使得該輸出信號中存在可辨識之比較結果隨後導致觸發再生階段(此可能藉由簡單方式)且導致對比較器電路進行控制(此不易受誤差影響)之方式來獲得時脈信號。
根據一實施例，該比較器電路經組配以提供該輸出信號作為第一部分信號及第二部分信號，例如作為差分比較器。該比較器電路經組配以藉助於第一部分信號該第二部分信號中之僅一者的位準改變來指示自藉由先前再生階段所獲得之參考狀態開始的比較結果。此允許資訊之信號特定考慮，此允許較低程度之複雜度。
根據一實施例，該裝置經組配以自動地及依賴於第一輸入信號及第二輸入信號而產生時脈信號。自此，裝置可自身產生時脈信號，其中依賴於輸入信號使得有可能避免過快之時脈及過慢之時脈二者而不易受誤差影響。
根據一實施例，該時脈產生電路經組配以藉由指示比較階段已完成且存在比較結果的輸出信號之位準改變而觸發，產生觸發自第一比較階段至再生階段之改變的該時脈信號之位準改變。此依賴性可以各種方式實施而不對誤差產生易感性。
根據一實施例，該裝置經組配使得在再生階段完成後，在時脈信號中引起另一位準改變，此繼而觸發第二比較階段。以此方式，可獲得一種對時脈信號之來回控制，其中比較器電路之一個狀態影響時脈信號且該時脈信號繼而控制該比較器電路之後續狀態。
根據一實施例，比較階段之持續時間取決於第一輸入信號及第二輸入信號。該裝置經組配以根據比較階段之持續時間而產生時脈信號之時脈速率。舉例而言，輸入信號之快速位準改變可產生快速比較結果且因此產生比較階段之較短持續時間。該實施例因此允許時脈速率相較於輸入信號中之較慢改變速率增加，且因此允許進行自動時脈調整，此在以最高可能解析度獲取經取樣信號方面係有利的。
根據一實施例，時脈產生電路經組配以使得存在第一電路部分及至少第二電路部分。第一電路部分經組配以在第一電路部分輸出端處輸出指示是否存在比較結果之第一中間信號。第二電路部分經組配以自第一中間信號導出時脈信號。此允許調節再生階段之改變，而不管是否已存在比較結果。
根據一實施例，第一電路部分形成為XOR閘(亦即，互斥OR)，且其輸入端形成第一部分信號及第二部分信號，其中比較器電路指示比較結果僅存在於二個部分信號中之一者中。此可邏輯地理解為意謂在二個信號中之一者指示存在「大於另一信號」之結果的情況下，無論二個部分信號中之哪一者指示對應結果，均存在比較結果。此累積資訊(其歸因於XOR閘而為可能的)可用作時脈信號的基礎。
處理由此XOR或組件獲得之此對應信號為其他實施例之主題。
一方面，此等情形係關於以下事實：提供信號源，其經組配以在量測間隔之持續時間內提供具有第一控制信號位準之控制信號以用於進行至少第一比較階段。根據該實施例，第二XOR閘為裝置之部分且在輸入側上連接至信號源及第一電路部分。第二XOR閘經組配以基於控制信號與第一控制信號之組合而提供時脈信號。此使得有可能藉由信號源來控制量測間隔且因此避免能量消耗，以進行不需要結果之量測。
在此實施例之內容背景中，信號源可經組配以在量測間隔期間提供具有邏輯上對應於第一中間信號之結果信號位準之第一信號位準的控制信號。第一結果信號位準可指示存在比較結果。另一方面，第一中間信號之再生位準指示已執行再生階段且因此比較器電路準備好進行新量測。此位準不同於結果信號位準。信號源與第一電路部分同步且經配置以將控制信號改變至不同於第一控制信號位準之第二控制信號位準以終止量測間隔，第二控制信號位準具有對應於再生位準之邏輯狀態的邏輯狀態。此同步可用以防止新量測開始，從而結束量測間隔。同時，確保比較器經再生且在後續量測間隔開始時準備進行量測。
信號源經組配以僅在第一中間信號具有再生位準時將控制信號改變至第二控制信號位準以便結束量測間隔。
根據另一實施例，信號源未必同步。舉例而言，信號源可經組配以在量測間隔之持續時間內提供具有第一控制信號位準之控制信號以用於執行至少第一比較階段。除信號源以外，第二電路部分包括第二XOR閘及第三XOR閘，其中第三XOR閘之輸出信號耦接至第二XOR閘之第一輸入端。第二XOR閘之第二輸入端耦接至第一電路部分輸出端以接收第一中間信號。第三XOR閘經組配以在信號輸出端處提供第二中間信號。第二XOR閘經組配以基於第一中間信號與第二中間信號之組合而在第二XOR閘之輸出端處提供時脈信號。此輸出端一方面耦接至比較器電路且另一方面耦接至第三XOR閘之第一輸入端。由此可達成：儘管其不同步，但信號源隨後藉由所描述之第三XOR閘而同步，從而延遲對應位準改變且確保在量測間隔之後仍執行再生階段。
在此實施例之內容背景中，有可能實施信號源以使得其經組配以在量測間隔期間提供具有第一信號位準之控制信號，該第一信號位準邏輯上對應於指示存在比較結果之第二中間信號之結果信號位準。第一中間信號之再生位準指示已執行再生階段，且不同於結果信號位準。信號源經組配以藉由將該控制信號改變至第二控制信號位準而啟動量測間隔之終止。裝置經組配以當僅在第一中間信號具有再生位準時將控制信號改變至第二控制信號位準時，藉由藉助於第三XOR閘將第二中間信號耦接至第二XOR閘之輸出端而將該第二中間信號改變至邏輯上對應於再生位準之狀態。此亦防止開始新量測且同時確保使比較器再生。與第一實施例相比，額外XOR閘用於此情形，但可免除信號源之同步。
二個實施例可經實施以使得裝置經組配以僅在第一中間信號具有指示比較器電路經再生以用於後續比較階段之再生位準時終止量測間隔。
在實施例中定義另一可能性，其中第二電路部分包含經組配以提供恆定控制信號(亦即，具有恆定幅值之信號)之連續信號源。另外，第二電路部分包含控制構件，其經組配以向連續信號源及比較器電路供應能量以用於在量測間隔之持續時間內操作連續信號源及比較器電路以用於執行至少第一比較階段。第二電路部分進一步包含第二XOR閘，其在輸入側上耦接至連續信號源且耦接至第一電路部分，且經組配以基於恆定控制信號與第二中間信號之組合而提供時脈信號。此允許在對連續信號源供能之持續時間內控制量測間隔。
根據一實施例，控制構件可經組配以在量測間隔結束時斷開連續信號源，及斷開比較器電路之至少一部分，以便在再次接通比較器電路時獲得與藉助於再生階段獲得之參考狀態相當的狀態以用於後續量測間隔。換言之，再生階段並非必需在量測間隔結束時執行，而係藉由藉助於斷開重置比較器電路之對應部分而獲得。
另一實施例係關於實施第二電路部分以包括反相器電路，其耦接至第一電路部分且經組配以使第一中間信號反相以獲得經反相中間信號。可基於經反相中間信號(諸如，基於直接回饋)獲得時脈信號。
在此第四實施例之內容背景下，裝置之控制構件可經組配以在裝置之若干至少一個量測間隔之後終止反相器電路之操作，及在再次接通比較器電路之部分時獲得與藉助於再生階段獲得之參考狀態相當的比較器電路之狀態以用於後續量測間隔。當再次接通反相器電路時，可再次產生時脈信號。
類似於第三實施例，用於準備下一量測間隔之再生階段可因此藉由斷開比較器電路之至少部分而獲得，此亦可容易地且在對誤差無易感性之情況下完成。
較佳實施例之詳細說明
在下文參考圖式詳細地解釋本發明之實施例之前，應指出，具有相同功能或以相同方式起作用之相同元件、物件及/或結構在不同圖中具備相同參考符號，使得展示於不同實施例中之此等元件的描述為可互換的或可彼此應用。
下文所描述之實施例係在多種細節之內容背景中予以描述。然而，實施例可在無此等詳細特徵之情況下實施。此外，為清楚起見，使用區塊電路圖作為詳細圖示之替代物來描述實施例。此外，個別實施例之細節及/或特徵可容易彼此組合，只要未明確描述相反內容即可。
以下實施例在某些地方涉及信號之不同信號位準。此等解釋中之一些涉及此信號之邏輯狀態或將此信號解釋為邏輯狀態。此可例如在開/關狀態之意義上或在真/假或簡化之0/1之意義上進行。即使此外，此處不排除額外量化級，實施例之共同點在於將對應信號位準與臨限值進行比較且藉由信號位準來指示某一狀態(例如真或假)。確切信號幅值不具限制性且在本發明之不同實施例中可不同。
實施例係關於在比較階段期間使用比較器且在再生階段期間重置或再生該比較器。特定言之，考慮所謂的差分時控比較器，亦即動態比較器。此等可以不同方式實施且可具有一個、二個或更多個級。可使用展示於圖9或圖10中之比較器作為實例，但並非限制性的。
換言之，本文中所描述之實施例可用以解決上文所描述之挑戰，亦即，大體時脈產生及隨輸入信號而變化的動態時脈改變(絕對差異+改變速率)。
一方面，實施例提供動態比較器以獨立地或以最少電路添加產生其時脈以用於切換操作階段(比較階段/再生階段)。此處，實施回饋以用於產生永久振盪係合適的。此外，亦有可能取決於輸入信號之差異及改變速率而動態地調整時脈，以便能夠既不過快亦不過慢地(亦即最佳地)比較二個輸入信號。
所描述實施例藉由使用比較器之輸出且因此比較操作之結果作為回饋之起始點來組合二個要求。
本文中所描述之實施例中之一些結合使用離散值信號(特定言之時脈信號)之離散比較器進行描述，例如在「0」/「1」或「高」/「低」意義上為二進位的。然而，本發明不限於此，但亦可例如藉由用類比偏壓信號來替換圖7至圖10中之比較器的時脈信號而容易地使用類比或連續值信號予以應用。藉此，可獲得比較器組配，其亦可理解為連續時間組配。在此組配中，時控控制可藉由接通及斷開供電電壓(諸如主動比較階段之「vdd=高」及被動再生階段之「vdd=低」)來達成，藉此可重置鎖存器結構且因此可再次實現自時控比較器。此意謂本文中所描述之實施例的輸出信號時脈信號「CLK」亦可用於接通或斷開對一些比較器電路起作用之比較器，但至關重要的係避免浮置電位，其例如保持高位準，且此等將僅經由不可避免的漏電流隨時間推移而解決。然而，對內部網路/信號之所定義設置的所有控制均可用以消除閂鎖器內之正回饋。
圖1展示根據一實施例之裝置10的示意性區塊電路圖。裝置10包含比較器電路12，其經組配以在由比較符號16指示之比較階段期間將第一輸入信號14 1與第二輸入信號14 2進行比較。比較結果18指示輸入信號14 1及14 2中之哪一者具有較大或較小信號幅值。比較器電路12經組配以輸出輸出信號22。輸出信號22之波形指示比較結果18。舉例而言，輸出信號22之資訊內容可包括位準改變，使得輸出信號22之信號位準的改變一方面指示存在比較結果及/或指示二個輸入信號14 1及14 2中之哪一者具有較大或較小位準值。
儘管本文中所描述之實施例與二個輸入信號14 1及14 2之比較相關，但實施例不限於此，使得亦可例如使用多級比較器來比較大數目之輸入信號。
如結合圖7至圖10所描述，比較器電路12經組配以在比較階段之後的再生階段期間重置比較器電路之至少一部分以用於後續比較階段。再生階段允許可靠地獲得後續比較結果。
比較器電路12經組配以接收時脈信號24，且基於時脈信號24自比較階段改變至再生階段。
儘管比較器電路12可具有用以接收輸入信號14 1及14 2信號之輸入端26 1及26 2，但可在信號輸入端26 T處接收時脈信號24。
參考圖10，再生階段可例如藉由將電位Von及Vop設置成特定電位(諸如，操作電壓VDD)來設置。
裝置10進一步包含時脈產生電路28，其經組配以接收輸出信號22或自其導出之信號，諸如經放大、衰減或以其他方式進一步處理，同時保留資訊內容，且基於輸出信號22之波形產生時脈信號24。因此，取決於輸出信號22之波形，自比較階段至再生階段控制比較器電路12。
此回饋使得有可能以使得該回饋僅在比較結果18為可用時(即，不過早)自再生階段控制比較器電路12之方式實施裝置10，但以此方式使得當比較結果18為可用時，亦沒有出現不必要的等待時間，即回饋控制亦未過遲。特定言之，考慮到獲得比較結果18所需之時間週期的依賴性，可辨識到動態時脈調整亦為可能的。舉例而言，基於所解釋之比較器電路，用於獲得比較結果之時間週期可取決於輸入信號14 1及/或14 2之改變速率。此等改變速率隨時間推移可變及/或針對不同應用可不同，且實施例可允許對其進行自動調整。
圖2a及圖2b展示根據一實施例之裝置30之不同狀態的真值表，該裝置30在圖3a中展示為示意性區塊電路圖。就此而言，圖3a展示本發明之實施的原理電路圖。特定言之，圖3a之實施例展示同步控制信號之使用的原理電路圖。圖3b、圖3c及圖3d展示此實施例之例示性信號波形。另外，圖2a展示動態比較器之真值表，且圖2b展示XOR閘之真值表。
此處，圖2a展示描述來自圖3a之裝置30之比較器12的可能真值表20 1之圖示。圖2b展示XOR閘XOR1之真值表20 2的示意性圖示，該XOR閘XOR1具備參考符號32且形成第一電路部分34之至少一部分。 XOR閘32經組配以獲得比較器12之第一輸出信號22 1及第二輸出信號22 2，其可分別設置於信號輸出端out1及out2處，且分別基於在信號輸入端in1及in2 (26 1/26 2)處獲得之輸入信號14 1及14 2。比較器電路12經組配以提供圖1之輸出信號22作為第一部分信號22 1及第二部分信號22 2。比較器電路12經組配以藉助於部分信號22 1或22 2中之僅一者的位準改變來指示自藉由先前再生階段所獲得之參考狀態開始的比較結果18，此將結合圖3b、圖3c及圖3d進一步加以解釋。此亦可以如下方式進行描述：自參考狀態開始，比較結果18係由如下事實指示：二個信號22 1或22 2中之僅一者執行位準改變，且此位準改變可明確地解釋為與其相關聯之信號(例如out2至in2及out1至in1或反之亦然)大於或小於另一信號。
在圖2a中，此序列展示於真值表20 1之不同列中。舉例而言，在第一列36 1中，比較器電路12處於參考狀態且輸入信號14 1及14 2尚未關注。例示性值為邏輯0之時脈信號24指示比較器電路12處於再生階段。基於此，二個部分信號22 1及22 2為例如邏輯0，其中本文中所描述之邏輯狀態在不脫離本文中所描述之實施例之操作模式的情況下亦為易於可逆的。
在第二排36 2中，執行比較階段，其中信號14 1之信號幅值小於信號14 2之信號幅值。在第三排36 3中，展示互補狀態，其中信號14 1之信號幅值大於輸入信號14 2之信號幅值。比較階段可藉由亦描述為時脈clk之時脈信號24的值邏輯1辨識。
排36 2與36 3之間的差異基於部分信號22 1及22 2中之輸入信號14 1與14 2之間的不同比率而出現。當在排36 2中時，部分信號22 2指示與其相關聯之輸入信號14 2大於輸入信號14 1，在排36 3中時，部分信號22 1指示與信號輸出端out1相關聯之輸入信號14 1大於輸入信號14 2之信號幅值。
出於完整性起見，參考排36 4，其中輸入信號14 1及14 2之二個信號幅值大致相等且執行又一比較階段，clk=1。此引起以下狀態中之一者：22 1=0且22 2 =1或22 1=1且22 2=0。換言之，二個信號22 1及22 2中之僅一者改變至自排36 1之參考狀態開始的另一狀態。
真值表20 2展示XOR閘32之不同狀態。
在已執行再生階段(其展示於對應於排36 1之排42 1中)之後，至少就資訊內容而言，XOR閘32接收部分信號22 1及22 2。在XOR閘之輸出端處將此狀態指示為具有第一狀態，例如邏輯0之輸出信號38。
另一方面，在對應於排36 2及36 3之排42 2及42 3中，比較器電路12之行為，即信號22 1及22 2中之僅一者已改變狀態，可使得輸出信號38在二種情況下共調地自排42 1之參考狀態開始改變狀態，因此指示比較器電路12中存在比較結果18。
排42 4對應於部分信號22 1及22 2二者均具有為邏輯1之值的理論狀態，但實施例歸因於比較器電路而防止出現此情形。在實施例中，僅當時脈信號24具有值「0」時，才使比較器之二個輸出相等，此可在所展示之實例中藉由值「0」描述且在其他實施例中藉由互補狀態「1」實施。在其他狀態下，比較器之輸出彼此不同。
觀察圖2a及圖2b，顯而易見的係，可使用電路部分34來處理輸出信號22或部分信號22 1及22 2中之信號波形或位準改變，以便獲得輸出信號38 (在下文中亦稱為第一中間信號或xor1)，其指示是否存在比較結果。出於此目的使用之電路部分輸出44可為XOR閘32之部分，但此在其他實施例中並不阻止對信號進行後處理，只要信號38之資訊內容不受此影響即可。
裝置30進一步包含另一電路部分46a，其經組配以自中間信號38導出時脈信號24。
舉例而言，電路部分34可形成為第一XOR閘，且第一部分信號22 1及第二部分信號22 2可耦接至此XOR閘之輸入端。
比較器電路12及電路部分34之此組配亦可為電路部分46以不同方式形成之其他實施方案的基礎。
裝置30經組配使得電路部分46a包含信號源48，其經組配以至少在至少一個比較階段期間在例如圖3b、圖3c及圖3d中所展示之量測間隔52之持續時間內提供具有第一控制信號位準54 h之控制信號54以用於獲得至少一個比較結果18 1至18 6。此外，電路部分46a包括第二XOR閘58，其在輸入側上連接至信號源48以用於獲得控制信號54。此外，第二XOR閘耦接至電路部分34，且特定言之耦接至XOR閘32及其輸出端44以接收中間信號38。XOR閘58經組配以基於控制信號54與中間信號38之組合而提供時脈信號24。
參考圖3b，更詳細地解釋控制信號54之效應。
圖3b、圖3c及圖3d各自展示匹配時間軸t上之四個曲線圖，其中裝置30之不同信號展示於不同曲線圖中。因此，一方面，輸入信號14 1及14 2係以例示性形式展示且彼此進行比較。
此外，藉助於實例，部分信號22 1及22 2經展示以用於指示六個比較結果18 1至18 6。
信號源48之控制信號54展示於單獨曲線圖中，其位準為例示性「高」54 h判定量測間隔52之持續時間。舉例而言，量測間隔52自大致100 ns處之時間t 1開始延伸至大致204 ns處之時間t 2。
在另一曲線圖中，相對地展示時脈信號24及中間信號38。
自時間t 1開始，參考圖3a，控制信號54現改變至信號位準54 h，參考真值表20 2，即使此處展示不同XOR閘，該信號位準54 h亦使得時脈信號24改變至在時間t 3處展示之高位準。比較結果(輸入信號14 1及14 2之比較結果18 1)展示於例如部分信號22 1中，該部分信號22 1具有開關電晶體及其類似者所需之時間延遲。此後，針對1.8伏特之技術電路(如大致在時間t4處)，一旦中間信號38超過評估臨限值(例示性地為大致0.9伏特)，XOR閘58就改變至真值表20 2之排42 4中所展示的狀態，即二個輸入信號具有高位準1。因此，時脈信號24下降返回至低位準且歸因於位準改變而開始再生階段。
此可使得部分信號22 1及22 2返回至排42 1之參考狀態，當信號22 1返回至低位準22 1l時，該參考狀態在時間t 5處展示。在完成再生階段(此時獲得排42 1之狀態)之後，二個信號38及54關於其位準再次彼此不同，此為時脈信號24中發生所更新位準改變的原因，該時脈信號24回饋至比較器電路12使得所更新比較階段獲得比較結果18 2。
由此顯而易見的係，比較結果之存在引發再生階段，且再生階段之完成繼而引發下一個比較階段。
因此，裝置30包含自時控比較器電路。進一步顯而易見的係，在較短持續時間內獲得比較結果18 1至18 6，亦有可能更快速地返回至各別再生階段，使得若更快速地獲得比較結果，例如則可在量測間隔52中獲得六個更大數目之比較結果中之一者。相反地，若需要更多時間來獲得比較結果，則將獲得更少結果，但藉由再生階段重置仍與圖3a之電路協調。
信號源48可經組配以僅在中間信號38具有亦可被解釋為再生位準之低位準38 l時將控制信號54改變至控制信號位準54l以用於終止量測間隔52。儘管高位準38 h指示存在比較結果，但低位準可指示已獲得或存在參考狀態。就此而言，信號源之操作或行為可與其他電路組件同步，此為信號源亦可稱為同步信號源之原因。
當中間信號38處於位準38 l時，同步信號源48僅將亦稱為sync之控制信號54轉移至控制信號位準54 l之事實防止獲得額外比較結果18 7，如例如圖3c中所展示。與圖3b之信號曲線相比，僅將信號54之下降沿向前引入至時間t 2'，其中中間信號38仍處於位準38 h。此並不可靠地防止立即斷開，而係執行產生比較結果18 7之另一比較操作。
相比之下，圖3d展示較晚發生量測間隔52之結束(即，在約205 ns處)之組配中的裝置30之信號，其中同樣以時間t 1開始。顯而易見的係在圖3b中顯而易見之時脈信號24之增量62，此處在無結果之情況下在圖3c中保持為增量62'但觸發新量測間隔，在無接結果之情況下在圖3d中保持為增量62''，此係因為此處中間信號38之位準處於38 l。
原則上，例如若需要連續量測，則亦有可能不在時間上限制量測間隔52。在量測間隔內，裝置30 (如裝置10)經組配以自動地且依據輸入信號14 1及14 2而產生時脈信號24。
時脈產生電路28經組配以產生藉由輸出信號之位準改變(分別參看自排36 1開始的真值表20 1之排36 2及36 3)觸發的時脈信號之位準改變(參看真值表20 2之排42 2及42 3)，此指示比較階段已完成且存在比較結果18。時脈信號之位準改變觸發自比較階段至再生階段之改變。再生階段之完成繼而觸發時脈信號24之位準改變，其觸發後續比較階段。然而，若量測間隔52在之前已結束，則不再次執行下一個比較階段直至出現後續量測間隔為止。此亦可在接通/斷開行為之意義上以組合方式進行，使得時脈產生電路28經例示性組配以產生藉由輸出信號22之位準改變而觸發的時脈信號24之第一位準改變(例如上升沿)，該第一位準改變觸發自第一比較階段至再生階段之改變，此指示比較階段已完成且存在比較結果18。再生階段之完成觸發時脈信號24之另一位準改變，其觸發後續比較階段。
如已解釋，比較階段之持續時間可取決於輸入信號14 1及14 2。裝置10及/或30以及本文中所描述之其他實施例可經組配以依據比較階段之持續時間產生時脈信號24之時脈速率。
換言之，差分輸出信號22 1/22 2或out1及out2饋送至後續XOR閘中。若比較器處於其被動再生階段，則二個輸出端處於同一邏輯位準且xor1提供邏輯0。若比較器處於其主動比較階段，則二個輸出端必須彼此不同。
即使比較器之二個輸入端具有所施加之相同信號，情況亦如此。在此情況下，電晶體之固有熱雜訊及內部正回饋之巨大增益觸發比較操作。因此，以下XOR閘之輸入端處的邏輯位準不同且輸出邏輯1。
然而，為了不必依賴於熱雜訊進行自振盪之初始點火，且在進一步應用之意義上，亦為了允許對比較器活動進行控制，第二XOR閘XOR2連接於第一者下游。此處，第二XOR閘之第二輸入端具備同步控制信號「sync」。此為同步的，此係因為只有所產生中間信號38 (xor1)為邏輯0時其才可改變其邏輯位準。若在任何其他時間作出改變，則可停止自振盪，但比較器之輸出端將保留其當前值直至下一次啟用為止。此可引起後續信號處理鏈中之靜態誤差。
若第一XOR閘XOR1之輸出端為邏輯0且控制信號sync亦為邏輯0，則比較器處於其被動再生階段中或保持在此階段中。因此，輸出信號out1及out2二者皆為邏輯0。
若第一XOR閘之輸出端為邏輯0且控制信號為邏輯1，則第二XOR閘XOR2輸出邏輯1且將比較器自其被動再生階段設置成主動比較階段。作為比較操作之結果，二個輸出信號out1及out2必須接著在邏輯上彼此不同。
若第一XOR閘之輸出端為邏輯1且控制信號為邏輯1，則第二XOR閘輸出邏輯0且將比較器自其主動比較階段設置成被動再生階段，且再次開始振盪循環。
基於圖3a中之比較器及XOR閘的真值表，現可藉由將此邏輯信號回饋至其時脈輸入而將其設置成自振盪。控制信號sync可用以啟用或停用此振盪波腹。
在添加二個XOR邏輯閘極及一個控制信號之情況下，動態比較器可一方面自身產生所需時脈，且另一方面動態地改變該時脈。若輸入側上之二個比較器信號的絕對差異較大，則與輸入側上之該差異較小之情況相比，比較器之輸出將更快地改變。然而，由於本發明概念中之時脈的切換速度直接取決於此改變，因此僅可在已執行比較操作之後觸發下一個時脈週期。自產生時脈可因此從不過快，且同時視比較器處之輸入信號而動態地改變。
與所描述之先前技術相比，就複雜度及功率要求而言，可以極少工作量產生動態比較器之時脈，且同時將其動態地調整至最佳時脈頻率。因此，可維持動態比較器在高靈敏度及快速回應速度方面之優點以及低空間要求及低功率消耗。
圖4a展示根據一實施例之裝置40之示意性區塊電路圖，該裝置關於相對於電路部分46之裝置30進行修改且在時脈產生電路28中具有相對於電路部分46a進行修改之電路部分46b。該實施例使得有可能使用能夠輸出非同步(unsynchronized/asynchronous)控制信號66之非同步信號源64，而非相對於量測間隔52之結束而同步之信號源48。信號源64可為與信號源48相同之信號源且僅在缺乏同步方面，亦即在操作模式方面不同，且可為不同信號源。
為了補償缺乏同步，電路部分46b包括另一XOR閘68。相較於裝置30，XOR閘68接收用於組合之時脈信號24及控制信號66二者。在此實施例中，自表示為xor3之XOR閘獲得的第二中間信號72形成XOR閘58之信號輸入的基礎，而非圖3a之控制信號54。
換言之，參見圖4b，電路部分46b包含信號源64，其經組配以在量測間隔52之持續時間內提供具有第一控制信號位準66 h之控制信號66以用於執行至少比較階段。此外，提供XOR閘58及68。XOR閘68之輸出端耦接至XOR閘58之輸入端。XOR閘58之另一輸入端耦接至電路部分輸出端44以接收中間信號38。表示為xor3之XOR閘68繼而經組配以基於信號24與66之組合而在信號輸出端74處提供中間信號72，與圖3a相比，其取代信號54形成至XOR閘58之進一步輸入。
XOR閘58經組配以基於中間信號38與中間信號72的組合而在XOR閘58之輸出端76處提供時脈信號24，該輸出端76繼而一方面耦接至比較器電路且另一方面耦接至XOR閘68之對應輸入端。
圖4b展示各別圖中之信號14 1及14 2、22 1及22 2、24及66以及38及72與匹配時間軸t之示意性圖示。
量測間隔52亦在t=100 ns處開始，其中時間t 2可處於任何時間。比較結果18 9係由處於量測間隔52內之時脈信號24的增量24 9觸發。由組件實施之時間延遲自此變得清晰。
關於信號源48，信號源64可經組配以在量測間隔52期間提供具有邏輯上對應於中間信號38之結果信號位準38 h的信號位準66 h之控制信號66。此指示存在各別比較結果。舉例而言，增量38 1可指示應用比較結果18 1。如可見，例如，在信號38與72之比較中，不同信號可具有不同位準，且又二者可具有各別高位準或低位準。即，邏輯地或所解釋，增量72 2對應於增量38 1。
中間信號38之再生位準38 l指示已執行再生階段，且不同於結果信號位準38 h。信號源64經組配以藉由將控制信號自控制信號位準66 h改變至與其不同之位準66 l而改變(例如減小)量測間隔52之終止。此引發量測間隔之終止。當控制信號66僅在中間信號38具有再生位準38 l時將位準66 l改變至邏輯上對應於再生位準38 l之狀態(亦即狀態72l)時，該裝置經組配以藉由經由XOR閘68耦接至XOR閘58之輸出端來改變中間信號72。此亦防止新量測開始且同時確保在後續比較間隔中再生比較器。
在圖4b中，可辨識時間偏移Δt 1及Δt 2，其指示對輸入信號14 1及14 2進行取樣與分別存在對應比較信號18 1及18 8之間的時間段。
換言之，XOR閘68執行延遲元件之功能以在過早斷開非同步信號源64之情況下使中間信號72仍處於作用中狀態，直至中間信號38之斷開亦允許時脈信號24中之下降沿。
裝置30及裝置40二者可經組配以僅在中間信號38具有指示比較器電路經再生以用於後續比較階段之再生位準38 l時有效地終止量測間隔52。在裝置30之情況下，此可藉由信號源之同步或藉由延遲元件經由XOR閘68來實現。
換言之，圖4a展示具有非同步控制信號之原理電路圖。圖4b展示此實施例之模擬信號波形。在此實施例中可看出，藉由添加額外第三XOR閘XOR3，自振盪之控制亦可藉由非同步控制信號async來實現。原理電路圖可見於圖4a中，且模擬信號波形可見於圖4b中。
基本上，自振盪控制迴路使用如先前實例中所描述的XOR閘XOR1及XOR2來操作。然而，為了能夠藉由非同步控制信號async來實現控制，時脈信號clk不僅應用於比較器，而且應用於第三XOR閘XOR3。此產生聚集於XOR2處之二個競爭迴路。
在初始狀態下，async=0且clk=0。因此，xor1=0且xor3=0，且比較器處於其被動再生階段。
若振盪現經由async=1 (xor1在該時間內保持為0)啟用，則clk跳變至邏輯1，且比較器改變至主動比較階段。然而，同時，xor3必須改變至0，此使得clk再次下降為0。由於邏輯閘極內存在一定的時間延遲，因此只有當比較器已在其時脈輸入足夠長時看見1時才出現經由XOR3來改變clk。
作為比較操作之結果，二個比較器輸出端out1及out2在邏輯上彼此不同且xor1跳變至1。同時，xor3經由來自XOR3之回饋變回1，且clk再次改變至0。因此，比較器變回被動再生階段，且再次開始循環。
由於經由XOR3之迴路在根本上比經由比較器之迴路快，因此當經由控制信號async停用自振盪時存在滯後效應。取決於停用時間，因此可在比較器停止其功能之前執行另一比較操作，且二個輸出端再次處於邏輯0。
圖5a展示根據一實施例之裝置50的示意性區塊電路圖，與圖3a之電路部分46a及圖4a之電路部分46b相比，該裝置具有經修改之電路部分46c。相較於圖3a之圖示，電路部分46c具有例如經組配以提供恆定控制信號82之連續信號源78。在所說明之實施例中，恆定控制信號永久地具備為邏輯1之位準，其中此實施例亦可藉由使其他電路組件反相而容易地倒置。不同於同步信號源48或非同步信號源64，恆定信號源78可在其操作期間永久地提供信號82。
圖5b展示基於一方面信號14 1及14 2、另一方面22 1及22 2以及其他信號24、38及82之三個比較的裝置50之例示性信號波形的示意性圖示。除藉由分別控制信號源48及64以外，亦可藉由例如使用開關84來接通及/或斷開連續信號源78來實現量測間隔52。即，開關84可經組配以使連續信號源處於操作狀態或不處於操作狀態。開關84可形成為例如功率半導體，但亦可包含另一類型之開關。作為使連續信號源78處於操作中之替代方案，亦可例如朝向XOR閘58將開關84安置於恆定控制信號82之信號路徑中以中斷彼信號，但此可能需要額外措施以為XOR閘58提供有效電位。
在二個實施例中，可提供控制構件86，其經組配以向連續信號源78及比較器電路12供應能量，以用於在量測間隔52之持續時間內操作連續信號源及比較器電路以用於執行至少比較階段。替代地或另外，僅可斷開連續信號及/或可不再向XOR閘XOR2或58供應電力及/或此外，可能可斷開關於電源之所有區塊。因此，在實施例中，區塊可經設計以使得整個邏輯設置成「高激活(high active)」，即與操作相關聯之高信號位準。在此情況下，斷開電源可始終產生低位準，且因此產生所定義且穩定的輸出狀態。
裝置50包括在輸入側上耦接至連續信號源78及電路部分34之XOR閘58。XOR閘58經組配以基於恆定控制信號與中間信號38之組合而提供時脈信號24。以電路技術術語，可達成類似於裝置30之效應的效應，但所定義狀態係藉由停用比較器電路12而獲得，及/或斷開控制信號係藉由停用恆定信號源78而獲得。
根據一實施例，控制構件86經組配以在量測間隔52結束時斷開連續信號源78，及亦斷開比較器電路12之至少一部分，以便在再次接通比較器電路12時獲得與藉助於再生階段獲得之參考狀態相當的狀態以用於後續量測間隔。
在圖5b中，時脈信號24中之電壓尖峰88可在供電電壓接通時及在其斷開時(諸如斷開時的VDD及可能的剩餘電壓偏移)獲得，且係由電容耦接或其他效應所引起。
根據圖5a中之原理電路圖，將恆定信號施加至第二XOR閘之輸入端A。為了維持自振盪，此信號應具有邏輯高位準且可例如直接經由至正供電電位「vdd」之連接實施。
假定圖5a中所展示之所有功能區塊均經由此供電電位進行操作，則得到圖5b中所展示之模擬信號波形。
在不施加電壓電源vdd之情況下，所有內部節點均處於0V=vss=接地。在100 ns處施加之足夠供電電壓Vdd (二個不同位準)存在於XOR2之輸入端處。一者為來自vdd之1且另一者為來自xor1之0。因此，信號clk必須自0跳變至1，且比較器必須改變至主動比較階段。
作為此比較操作之結果，輸出端out1及out2具有不同邏輯位準且xor1跳變至1。因此，XOR2之輸入端處現存在相同邏輯位準且clk跳變至0，藉此比較器改變至被動再生階段。因此，輸出端out1及out2二者再次改變至0，xor1亦改變至0且再次開始循環。
由於未提供經由控制信號進行控制，因此此自振盪可僅藉由中斷供電電壓vdd而中斷，諸如在200 ns處。
接通vdd時之尖峰及斷開vdd時之殘餘電壓偏移係由電容耦接及非理想電路組件所引起。
圖5a展示具有恆定控制信號之原理電路圖，且圖5b此實施例之模擬信號波形。
圖6a展示根據一實施例之裝置60的示意性區塊電路圖，其中時脈產生電路28具有根據圖3a、圖4a及圖5a中之圖示修改的電路部分46d，且包括反相器電路92。
圖6b展示不具有圖6a中所展示之額外控制信號之一實施例之原理電路圖之模擬信號波形的實例。
反相器電路92耦接至電路部分34，且經組配以接收中間信號38且使其反相以獲得表示時脈信號24之經反相中間信號。此處，其他中間處理亦為可能的。歸因於由反相引起之時間偏移，該實施例係基於基於中間信號38之反相而獲得時脈信號。裝置60可包括控制構件86，其經組配以在若干至少一個量測間隔及/或比較階段之後終止反相器電路92之操作。此外，控制電路經組配以終止比較器電路12之至少一部分的操作，如結合裝置50所描述。當再次接通比較器電路之部分時，其具有與藉助於圖3a或圖4a之再生階段獲得之參考狀態相當的比較器電路狀態以用於後續量測間隔。當再次接通反相器電路時，特定而言基於亦已恢復之比較器電路12的操作狀態再次產生時脈信號24。
參考圖10之比較器電路，終止比較器電路之操作係藉助於實例來解釋。該等解釋可易於結合本文中所描述之實施例而轉移至其他比較器電路。 舉例而言，在圖10中，以下信號可針對輸出狀態V OP=1；及V ON=0；及clkn=0存在，其中clkn描述經反相信號clk且在圖10中表示為：
Figure 02_image001
接著，可將供電電位VDD降至0 V以停用操作。經由開放電晶體Mt2及M7，V OP現連接至0 V之VDD，因此V OP亦改變至0 V。交叉耦接之鎖存器結構使電晶體M8改變至導電的且使V ON放電至VDD=0 V。
歸因於經由M11及M12耦接第一及第二級(高激活)，在clkn=1及clk=0之情況下，例如，可能出現輸出V OP及V ON將不會立即重置之情況，但以上情況將首先在二個信號中之一者已由漏電流放電至使得其藉由反相器解釋為低位準之程度時出現。因此，以上情況可再次出現且可獲得參考狀態。
另一方面，若考慮來自圖9之比較器，初始狀態可針對：V OP=1；V ON=0；及clk=1存在。Vdd被拉動至0 V，因此被停用。經由開放電晶體M6將V OP放電至0 V，因此M5改變至導電的且V ON保持在0 V。若clk在任何時間應為0 V，則V OP及V ON如在正常操作模式下連接至VDD且在此情況下拉動至0V。
在實施例中，亦可提供向所有功能區塊、比較器電路12、XOR閘32及反相器電路92供應電力或再次移除此電源，亦即將其斷開。在此情況下，僅經由電源控制反相器在技術上可更實用。此處，參考狀態可如下例示性地使用可在圖6b中用作反相器92之CMOS反相器來獲得。若反相器92之輸入為=1，則NMOS為導電的且將反相器之輸出端連接至VSS=0V，此可使得clk=0且針對時脈信號重置比較器。若反相器92之輸入=0，則PMOS為導電的且將反相器之輸出端連接至VDD=0V，從而重置比較器，因此獲得參考狀態。時脈信號較佳保持在0位準而不管比較器提供或仍可提供之比較結果。
圖6b展示信號14 1、14 2、22 1及22 2以及24及38之波形隨施加至反相器電路92以用於其操作之供電電壓94而變化之示意性例示性圖示。此時間週期可定義量測間隔52，但如在其他實施例中，可容易地提供額外、不同及/或其他量測間隔。
停用反相器電路92可使時脈信號24停止偏離且返回至指示再生狀態或參考狀態之位準24 l。因此阻止比較階段之所更新執行。
圖6a中所展示之原理電路圖表示實施例3之其他可能簡化。第二XOR閘由簡單反相器替換。圖6b展示相關聯之模擬信號波形。如在先前實例中，自振盪之基本控制係經由正供電電位vdd執行。
在不施加電壓電源vdd之情況下，所有內部節點均處於0V=vss=接地。當在100 ns處施加足夠供電電壓vdd時，反相器現可啟動其功能且使信號xor1=0反相。因此，信號clk將自0跳變至1，且比較器必須改變至主動比較階段。
作為此比較操作之結果，輸出端out1及out2具有不同邏輯位準且xor1跳變至1。因此，1現存在於反相器之輸入端且clk跳變至0，藉此比較器改變至被動再生階段。因此，輸出端out1及out2二者再次改變至0，xor1亦改變至0且再次開始循環。
由於未提供經由控制信號進行控制，因此此自振盪可僅藉由中斷供電電壓vdd而中斷，諸如在200 ns處。
接通vdd時之尖峰及斷開vdd時之殘餘電壓偏移係由電容耦接及非理想電路組件所引起。
與實施例3相比，clk且亦因此out1及out2之脈寬稍微較短，此係由於反相器中之信號延遲或傳播時間稍微短於XOR閘中之信號延遲或傳播時間。因此，在本測試案例中執行7個比較操作而非僅6個比較操作。
圖6a展示不具有額外控制信號之一實施例的原理電路圖，且6b展示此實施例之模擬信號波形。
與已知方法相比，上文所描述之實施例允許為仍然具有可撓性時脈速率之自時控比較器提供低成本及低複雜度之解決方案。
舉例而言，在[3]中，提議實現具有可變取樣速率之追蹤ADC，動態比較器為內部iDAC之部分。時脈速率/取樣速率可歸因於用於實施時間延遲之固定反相器鏈而在12.5 MHz與50 MHz之間切換。
相反，該實施例允許在比較器之技術上最小切換速率與最大切換速率之間無級設置多對所有(many to all)時脈速率。為了控制切換，在[3]中，需要二個額外輔助比較器及數位狀態機。在實施例中，使用二個(當使用同步控制信號時)或3個(當使用非同步控制信號時)XOR閘或反相器係足夠的。
在[4]中，描述了具有單相動態比較器之逐次近似暫存器(successive-approximation-register；SAR) ADC之實現。無需使時脈反相，比較器之第一級重置第二級。實施例提供具有單一比較器級之重置，因此消除將前置放大器與鎖存器分離之需要。根據[4]，SAR ADC之控制邏輯為非同步的，控制信號CLKS用於啟用取樣開關，且後續非同步邏輯及延遲鏈用於藉由信號CLKC對動態比較器進行時控，其輸出信號經由邏輯閘極及延遲鏈再次回饋，且開始新時脈循環。與本文中所描述之實施例相比較之缺點在於比較器處之所得時脈為不可變的且經由延遲鏈固定。此外，根據[4]，控制信號CLKS在外部受時控(500kHz，25%占空比)，且在完全通過SAR暫存器(開關S1-S8)之後以使得暫存器始終重置之方式調諧至時脈CLKC (經由邏輯之延遲鏈及傳播延遲)。
在[5]中，描述了具有自適應時間序列之動態比較器的實現。解決方案由時控取樣/保持級、前置放大器、實際動態比較器、各種邏輯閘極及正反器以及具有電壓放大器之RC濾波器組成。此需要大量電路及複雜度。此外，此解決方案需要用於樣本/保持級之外部及(在此情況下)週期性時脈信號CKS (以及其反相CKSB)及繼而需要用以產生EOC信號之正反器1012之重置(「轉換結束」)。另外，NOR閘1020亦取決於CKS且由PMOS電晶體饋入，該PMOS電晶體接收RC濾波器(不利地具有固定時間常數)及電壓放大器(VR及VP之差分增益)之結果作為偏壓信號。根據[5]，控制迴路實際上始於NAND閘1011，但其輸入經由開關1009及1010經由信號CK_LAT週期性地拉動至VDD而與二個比較器輸出端DP及DN無關，使得不會保留時脈之自調整的優點。
先前所描述之根據另一方面圖3a至圖3d、另一方面圖4a及圖4b且進一步圖5a及圖5b以及圖6a及圖6b之實施例以使得實施第二電路部分46之個別替代性實施的方式來描述。舉例而言，裝置50及60之電路在邏輯上表現為相同的但以不同方式實施。原則上，圖4a之電路可包括圖3a之電路的操作模式。若亦有可能處理根據圖4a之非同步控制信號，則亦有可能處理同步控制信號。即，裝置40亦可易於藉由同步信號源來操作。替代地或另外，例如將比較器重置至所更新狀態亦可用於裝置30及/或40中。原則上，本文中所描述之控制迴路中之每一者可獨立地實施。不管上述內容如何，其組合為易於可能的。舉例而言，不管概念如何，時脈信號24之所產生時脈可不僅用於一個比較器，而且用於較佳具有相同設計或至少具有相同效應之多個比較器。
儘管已在裝置之內容背景中描述一些態樣，但應理解，此等態樣亦表示對應方法之描述，使得裝置之區塊或組件亦應理解為對應方法步驟或方法步驟之特徵。類似地，結合方法步驟所描述或描述為方法步驟之態樣亦構成對應裝置之對應區塊或細節或特徵之描述。
上文所描述之實施例僅說明本發明之原理。應理解，對本文中所描述之配置及細節的修改及變化對於熟習此項技術者將為顯而易見的。因此，本發明意欲僅受下文所闡述之申請專利範圍之範疇限制，而不受本文中藉助於對實施例之描述及解釋所呈現之特定細節限制。 參考文獻
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10,20,30,40,50,60:裝置 12:比較器電路 14 1:第一輸入信號 14 2:第二輸入信號 16:比較符號 18,18 1,18 2,18 3,18 4,18 5,18 6,18 7,18 8,18 9:比較結果 20 1,20 2真值表 22:輸出信號 22 1:第一部分信號,差分輸出信號 22 1l:低位準 22 2:第二部分信號,差分輸出信號 24,CLK,CKS:時脈信號 24 l,66 l:位準 24 9,38 1,62,62',62'',72 2:增量 26 1,26 2,26 T,in1,in2:信號輸入端 28:時脈產生電路 32:參考符號,XOR閘 34:第一電路部分 36 1:第一列 36 2:第二排 36 3:第三排 36 4,42 1,42 2,42 3,42 4:排 38:輸出信號,中間信號 38 h:高位準,結果信號位準 38 l:再生位準,低位準 44:電路部分輸出端 46,46a,46b,46c,46d:電路部分 48:同步信號源 52:量測間隔 54,66,CLKS:控制信號 54 h,66 h:第一控制信號位準 54l:控制信號位準 58,XOR2:第二XOR閘 64:非同步信號源 68,XOR1:XOR閘 72:第二中間信號 72l:狀態 74:信號輸出端 76:輸出端 78:連續信號源 82:恆定控制信號 84,1009,1010:開關 86:控制構件 88:電壓尖峰 92:反相器電路 94:供電電壓 1011:NAND閘 1012:正反器 1020:NOR閘 async:非同步控制信號 A:輸入端 CK_LAT,CLKC:信號 DP,DN:比較器輸出端 M1a,M1b:輸入電晶體,差分對 M2a,M2b:負載電晶體 M3,M4,M5,M6,M7,Mt2:電晶體 M4a,M4b,M5a,M5b:NMOS電晶體 out1,out2:信號輸出端,輸出信號 sync:同步控制信號 t 1,t 2,t 2',t 3,t 4,t 5:時間 VDD:操作電壓,供電電位 Von,Vop:輸出信號,電位 XOR3:第三XOR閘 Δt 1,Δt 2:時間偏移
其他實施例為進一步附屬請求項之主題。 參考附圖在下文中解釋本發明之較佳實施例，在附圖中： 圖1   展示根據一實施例之裝置的示意性區塊電路圖； 圖2a至圖2b  展示根據一實施例之裝置之不同狀態的真值表； 圖3a 展示根據一實施例之裝置的示意性電路方塊圖，該裝置具有用於時脈產生之同步操作信號源； 圖3b至圖3d 展示圖3a之實施例中之個別信號之波形與量測間隔之不同結束時間的例示性圖示； 圖4a 展示根據一實施例之裝置的示意性電路方塊圖，該裝置具有用於時脈產生之非同步操作信號源； 圖4b 展示圖4a之裝置之例示性信號的示意性圖示； 圖5a 展示根據一實施例之裝置的示意性電路方塊圖，該裝置具有連續信號源作為信號源； 圖5b 展示圖5a之裝置之例示性信號的示意性圖示； 圖6a 展示根據一實施例之裝置的示意性電路圖，其中時脈產生電路包含反相器電路； 圖6b 展示圖6a之裝置之例示性信號的示意性圖示； 圖7   展示作為已知靜態比較器之一實例的區塊電路圖； 圖8   展示作為已知靜態鎖存比較器之一實例的區塊電路圖； 圖9   展示作為可用於實施例中之已知離散時間/時控或動態比較器之一實例的區塊電路圖；且 圖10 展示作為可用於實施例中之具有前置放大器的已知離散時間/時控或動態比較器之一實例的區塊電路圖。
10:裝置
12:比較器電路
141:第一輸入信號
142:第二輸入信號
16:比較符號
18:比較結果
22:輸出信號
24:時脈信號
261,262,26T:信號輸入端
28:時脈產生電路

Claims (18)

  1. 一種裝置，其包含： 一比較器電路(12)，其經組配以在一第一比較階段期間將一第一輸入信號(14 1)與一第二輸入信號(14 2)進行比較以獲得一比較結果(18)；及輸出一輸出信號(22)，該輸出信號(22)之一波形指示該比較結果(18)；及在一後續再生階段期間重置該比較器電路(12)之至少一部分以用於一後續第二比較階段；其中該比較器電路(12)經組配以接收一時脈信號(24)及基於該時脈信號(24)自該第一比較階段改變至該再生階段；以及 一時脈產生電路(28)，其經組配以接收該輸出信號(22)或自其導出之一信號，及基於該輸出信號(22)之該波形產生該時脈信號；根據該波形而自該比較階段至該再生階段控制該比較器電路(12)。
  2. 如請求項1之裝置，其中該比較器電路(12)經組配以提供該輸出信號(22)作為一第一部分信號(22 1)及一第二部分信號(22 2)；且經組配以藉助於該第一部分信號(22 1)及該第二部分信號(22 2)中之僅一者的一位準改變來指示自藉由一在前再生階段所獲得之一參考狀態開始的該比較結果(18)。
  3. 如請求項1或2之裝置，其經組配以自動地及依賴於該第一輸入信號(14 1)及該第二輸入信號(14 2)而產生該時脈信號。
  4. 如前述請求項中任一項之裝置，其中該時脈產生電路(28)經組配以在藉由指示該比較階段已完成且存在該比較結果(18)的該輸出信號(22)之一位準改變的觸發下，產生觸發自該第一比較階段至該再生階段之一改變的該時脈信號(24)之一位準改變。
  5. 如前述請求項中任一項之裝置，其中該再生階段之完成致使觸發該第二比較階段之該時脈信號(24)之一位準改變。
  6. 如前述請求項中任一項之裝置，其中該時脈產生電路(28)經組配以在藉由指示該比較階段已完成且存在該比較結果(18)的該輸出信號(22)之一位準改變的觸發下，產生觸發自該第一比較階段至該再生階段之一改變的該時脈信號(24)之一第一位準改變；且其中該再生階段之完成致使觸發該第二比較階段之該時脈信號(24)之一第二位準改變。
  7. 如前述請求項中任一項之裝置，其中該比較階段之一持續時間取決於該第一輸入信號(14 1)及該第二輸入信號(14 2)；該裝置經組配以根據該比較階段之該持續時間而產生該時脈信號(24)之一時脈速率。
  8. 如前述請求項中任一項之裝置，其中該時脈產生電路(28)包含經組配以在一第一電路部分輸出端(44)處輸出指示是否存在一比較結果(18)之一第一中間信號(38)的一第一電路部分(34)； 其中該裝置包含經組配以自該第一中間信號(38)導出該時脈信號(24)之一第二電路部分(46a-d)。
  9. 如請求項8之裝置，其中該比較器電路(12)經組配以提供該輸出信號(22)作為一第一部分信號(22 1)及一第二部分信號(22 2)；且經組配以藉助於該第一部分信號(22 1)及該第二部分信號(22 2)中之僅一者的一位準改變而指示自藉由一在前再生階段所獲得之一參考狀態開始的該比較結果； 其中該第一電路部分(34)形成為第一XOR閘(32)，且該第一部分信號(22 1)及該第二部分信號(22 2)耦接至該第一XOR閘(32)之輸入端。
  10. 如請求項8或9之裝置，其中該第二電路部分(46a)包含： 一信號源(48)，其經組配以在一量測間隔(52)之持續時間內提供具有一第一控制信號位準(54 h)之一控制信號(54)以用於執行至少該第一比較階段； 一第二XOR閘(58)，其在輸入側上連接至該信號源(48)及該第一電路部分輸出端(44)；且經組配以基於該控制信號(54)與該第一中間信號(38)之一組合而提供該時脈信號(24)。
  11. 如請求項10之裝置，其中該信號源(48)經組配以在該量測間隔(52)期間提供具有一第一信號位準(54 h)之該控制信號(54)，該第一信號位準邏輯上對應於指示存在該比較結果(18)之該第一中間信號(38)之一結果信號位準(38 h)；其中該第一中間信號(38)之一再生位準(38 l)指示已執行該再生階段，且不同於該結果信號位準(38 h)； 其中該信號源(48)與該第一電路部分(34)同步且經實施以將該控制信號(54)改變至一第二控制信號位準(54 l)，該第二控制信號位準(54 l)之邏輯狀態對應於該再生位準(38 l)，以用於終止該量測間隔(52)；其中該信號源經組配以僅在該第一中間信號具有該再生位準時將該控制信號改變至該第二控制信號位準以用於終止該量測間隔。
  12. 如請求項8或9之裝置，其中該第二電路部分(46b)包含： 一信號源(64)，其經組配以在一量測間隔(52)之該持續時間內提供具有一第一控制信號位準(66 h)之一控制信號(66)以用於執行至少該第一比較階段； 一第二XOR閘(58)及一第三XOR閘(68)； 其中該第三XOR閘(68)之一輸出端耦接至該第二XOR閘(58)之一第一輸入端；且該第二XOR閘(58)之一第二輸入端耦接至該第一電路部分輸出端(34)以接收該第一中間信號(38)； 其中該第三XOR閘(68)經組配以在一信號輸出端處提供一第二中間信號(72)； 其中該第二XOR閘(58)經組配以基於該第一中間信號(38)與該第二中間信號(72)之一組合而在該第二XOR閘(58)之一輸出端處提供該時脈信號(24)，該輸出端一方面耦接至該比較器電路(12)且另一方面耦接至該第三XOR閘(68)之該第一輸入端。
  13. 如請求項12之裝置，其中該信號源(64)經組配以在該量測間隔期間提供具有一第一信號位準(66 h)之該控制信號(66)，該第一信號位準(66 h)邏輯上對應於指示存在該比較結果(18)之該第一中間信號(38)之一結果信號位準(38 h)；其中該第一中間信號(38)之一再生位準(38 l)指示執行該再生階段，且不同於該結果信號位準(38 h)； 其中該信號源(64)經組配以藉由將該控制信號(66)改變至一第二控制信號位準(66 l)而啟動該量測間隔(52)之終止； 其中該裝置經組配以在該控制信號(66)改變至該第二控制信號位準(66 l)時，藉由藉助於該第三XOR閘(68)耦接至該第二XOR閘(58)之該輸出端，而僅在該第一中間信號(38)具有該再生位準(38 l)時將該第二中間信號(72)改變至邏輯上對應於該再生位準(38 l)之一狀態。
  14. 如請求項10至13中任一項之裝置，其經組配以僅在該第一中間信號(38)具有指示該比較器電路(12)經再生以用於一後續比較階段之一再生位準(38 l)時終止該量測間隔(52)。
  15. 如請求項8或9之裝置，其中該第二電路部分(46c)包含： 一連續信號源(78)，其經組配以提供一恆定控制信號(82)； 控制構件(86)，其經組配以為該連續信號源(78)及該比較器電路(12)供應一電力以用於在一量測間隔(52)之該持續時間內操作該連續信號源(78)及該比較器電路(12)以用於執行至少該第一比較階段； 一第二XOR閘(58)，其在該輸入側上耦接至該連續信號源(78)及該第一電路部分輸出端(34)；且經組配以基於該恆定控制信號(82)與該第一中間信號(38)之一組合而提供該時脈信號(24)。
  16. 如請求項15之裝置，其中該控制構件(86)經組配以在該量測間隔(52)結束時， 斷開該連續信號源(78)；以及 斷開該比較器電路(12)之至少一部分，以便在再次接通該比較器電路(12)時獲得與藉助於該再生階段獲得之一參考狀態可相比的一狀態以用於一後續量測間隔。
  17. 如請求項8或9之裝置，其中該第二電路部分(46d)包含： 一反相器電路(92)，其耦接至該第一電路部分(34)且經組配以使該第一中間信號(38)反相以獲得一經反相中間信號；及基於該經反相中間信號獲得該時脈信號(24)。
  18. 如請求項17之裝置，其進一步包含經組配以在該裝置之若干至少一個量測間隔之後終止該反相器電路(92)之操作的控制構件(86)；以及 當再次接通該反相器電路(92)時，獲得與藉助於該再生階段獲得之一參考狀態可相比的該比較器電路(12)之一狀態以用於一後續量測間隔；以及 當再次接通該反相器電路(92)時，再次產生該時脈信號(24)。
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