CN117976661A - 一种半导体图层中薄层图形的测试结构及测试方法 - Google Patents

Abstract

本发明公开了一种半导体图层中薄层图形的测试结构及测试方法，属于半导体工艺制造领域。本发明对定期制作且需要监控的图形与非监控图形组合设置，测量与其相关的多种特殊结构的电阻，利用被监控图形与其他图形的组合关系反向解析图形线宽及方阻，判断其是否符合要求，从而解决侧凹、注入等薄层图形存在的测试能力不足以及监控及时性不足的问题。

Description

一种半导体图层中薄层图形的测试结构及测试方法

技术领域

本发明涉及半导体制造领域，具体涉及半导体图层中薄层图形的测试结构及测试方法。

背景技术

在半导体器件的制作过程中，为了对制作工艺进行监控，保证半导体器件的品质，通常的做法是在器件中形成测试结构（test key），这些测试结构也被称作PCM（ProcessControl & Monitor）。在薄层图形工艺监控方法中，主要以范德堡（Van der Pauw）结构或者传输线（Transmission Line Method）结构测量方块电阻，以显微分析方法如显微镜、扫描电镜等监控图形线宽，并且也会以范德堡结构结合长条图形测试，利用长条图形电阻值与方块电阻比例计算长条图形有效线宽。

然而，有些薄层图形边界在显微分析中难以分辨，例如离子注入后的薄层电阻无法分辨其准确边界，又例如湿法蚀刻图形边界侧凹且被掩膜遮挡而无法测量线宽；同时这些薄层图形往往与其他图形交叠，无法利用范德堡结构测量方阻，常规的做法是利用隔离方法如离子注入、台面刻蚀等工艺手段隔离周围图形的影响，但这样的做法须将隔离图形嵌入被监控薄层图形，破坏了被监控薄层图形的原始边界而导致线宽无法测量；此外一些精细的图形如GaAs pHEMT工艺中的湿法挖槽（Wet Recess），虽然可以通过扫描电镜等手段测量线宽，但挖槽宽度和外延方阻对器件的开态电阻的均有影响，单纯测试宽度并不足以保障工艺目标，同时扫描电镜综合成本较高，在批量生产中是一个负担。

发明内容

本发明的目的是提供一种半导体图层中薄层图形的测试结构及测试方法，以解决图形与周围结构隔离度不足和图形边界观察困难所导致的监控能力不足的问题。

本发明包括如下内容：

一种半导体图层中薄层图形的测试结构，所述薄层图形为半导体图层中的图形结构，所述薄层图形测试结构包括：

衬底，所述衬底包含导电区和非导电区，所述导电区包含被监控薄层图形和非监控薄层图形，所述被监控薄层图形和非监控薄层图形相互组合设置，所述非导电区限定了导电区的边界；

焊盘，所述焊盘与导电区相连；

所述半导体图层是他非绝缘体薄膜。

本发明的半导体图层中薄层图形的测试结构，将被监控薄层图形与其他非监控薄层图形组合在一起形成导电区，通过测试导电区电阻，计算求解获得被监控薄层结构的方阻或者关键线宽，能够更好地反应工艺制程的情况，降低质量风险。焊盘用来打线、探针扎入等连接至测试仪表。导电区可以是一个、两个或多个。

进一步的，还包括带线，所述带线为金属薄膜、低阻半导体薄膜或导电性材料，所述焊盘和导电区通过带线连接。

导电区由带线连接至焊盘，带线可以是金属薄膜、低阻半导体薄膜或其他导电性材料，带线与焊盘结构用来测试导电区的电阻。

进一步的，所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置。

被监控薄层图形和非监控薄层图形之间可以是条状结构间隔设置，也可以是C形、L形、S形等不规则的结构相互拼接设置，还可以是其他规则图形或不规则异形图形的拼接设置。设置方式可以为交错设置、插指设置、交替排列设置或拼接设置。

进一步的，所述导电区的被监控薄层图形和非监控薄层图形为串联设置或并联设置，所述半导体图层中薄层图形的测试结构包括两个以上导电区，所述两个以上导电区的被监控薄层图形和非监控薄层图形均为串联设置，或所述两个以上导电区的被监控薄层图形和非监控薄层图形均为并联设置，或所述两个以上导电区中部分导电区的被监控薄层图形和非监控薄层图形为串联设置部分导电区的被监控薄层图形和非监控薄层图形为并联设置。

导电区中的被监控薄层图形和非监控薄层图形相互之间可以串联设置，也可以并联设置。测试结构可以由两个以上的串联设置的导电区拼接在一起，也可以由两个以上并联设置的导电区拼接在一起，还可以由两个以上串联设置和并联设置的导电区拼接在一起。

进一步的，所述导电区的个数与被监控参数总数相同或少于被监控参数总数，所述被监控薄层图形的被监控参数可以为方阻、电流、电压或线宽。

导电区的个数与所述被监控参数的总数相当，通常不少于所述被监控参数的总数，在于其他监控结构或方法组合使用时，或者某些特殊情况下，所述导电区的个数可以小于所述被监控参数的总数。

进一步的，所述衬底包含绝缘钝化层，所述绝缘钝化层位于所述焊盘、带线和导电区下方，所述焊盘、带线和导电区以自身图形限定边界，或：

所述绝缘钝化层位于导电区的上方而又位于焊盘、带线下方，所述带线和导电区之间经过通孔穿越绝缘钝化层而连接。

进一步的，所述被监控薄层图形与非监控薄层图形方阻不同，被监控薄层图形与非监控薄层图形方阻的比例不在0.9~1.1区间内。

进一步的，在所述导电区内，与所述被监控薄层图形对应的非监控薄层图形的尺寸等于或小于工艺需求的特征尺寸，记工艺需求的特征尺寸为X，则拼接图形尺寸为0.8X±0.2X。

工艺需求的特征尺寸指工艺规则允许的最小线宽，有时候版图比较简单时候没有用到规则允许的最小线宽，此时特征尺寸指版图中的最小线宽。

另一方面，本发明提供了一种半导体图层中薄层图形的测试方法，包括如下步骤：

S1、S1、在半导体图层中设置被监控薄层图形，所述被监控薄层图形和半导体图层中非监控薄层图形相互组合设置形成导电区，所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置，所述导电区中被监控薄层图形和非监控薄层图形串联或并联设置；

S2、加电测得导电区电压、电流；

S3、通过S2测得的导电区电压、电流对被监控薄层图形进行监测；或：

通过S2测得的导电区电压、电流计算被监控薄层图形方阻或者线宽，通过计算所得的方阻或线宽对被监控薄层图形进行检测。

进一步的，所述S3中：

当两个均由被监控薄层图形和非监控薄层图形相互串联设置形成的导电区拼接在一起，且两个导电区的被监控薄层图形和非监控薄层图形的数量分别为10个和9个、6个和5个时，所述被监控薄层图形的方阻或线宽的计算方式为：

当两个均由被监控薄层图形和非监控薄层图形相互并联设置形成的导电区拼接在一起，且两个导电区的被监控薄层图形和非监控薄层图形的数量分别为5个和4个、3个和2个时，所述被监控薄层图形的方阻或线宽的计算方式为：

上述方程组中，两个由被监控薄层图形和非监控薄层图形相互组合设置形成的导电区电阻设分别设为R1、R2，被监控薄层图形方阻分别设为Rsh1、Rsh2，被监控薄层图形和非监控薄层图形条形结构的长度分别为L1、L2，宽度分别为W1、W2。

本发明同现有技术相比具有以下优点及效果：

1、有效的实现图形的监控，改善半导体工艺监测中的不足；

2、设计巧妙，结构合理；

3、提高半导体良品率。

附图说明

图1是本发明一种半导体图层中薄层图形的测试结构的俯视示意图。

图2是图1在AA′处的剖面图。

图3是本发明其他实施例的俯视示意图。

图4是图3在BB′处的剖面图。

图5是图3在CC′处的剖面图。

图6是GaAs pHEMT器件工艺流片至挖槽后的俯视示意图。

图7是图6在DD′处的剖面图。

图8是本发明的一个实施例及其进行电阻测试时的焊盘的连接关系俯视示意图。

图9是图8在EE′处的剖面图。

图10为GaN HEMT流程至至隔离工艺后的俯视示意图。

图11是图10在FF′处的剖面图。

图12是其他实施例测试结构及其进行电阻测试时的焊盘的连接关系俯视示意图。

图13是图12在GG′处的剖面图。

图14是两个由被监控薄层图形和非监控薄层图形相互串联设置的导电区拼接的测试结构示意图。

图15是两个由被监控薄层图形和非监控薄层图形相互并联设置的导电区拼接的测试结构示意图。

标号说明：

11-被监控薄层图形；13-GaAs pHEMT挖槽区域；14-GaN HEMT外延薄层；

21-非监控薄层图形；22-被监控薄层图形；23-GaAs pHEMT外延薄层；24-重掺低阻区；

31-导电区；32-导电区；33-导电区长度；34导电区宽度；35-导电区；36-导电区；37导电区；

41-带线；43-GaAs欧姆电极；44-金属电极；

51-焊盘；

61-非导电区；62-GaAs半绝缘衬底；63-半绝缘衬底；

71-GaAs隔离区；72-GaN隔离区；

81-掩膜；

3801-导电区图形长度；3802-导电区图形宽度；3803-导电区图形长度；3804-导电区图形宽度；4101-焊盘；4102-焊盘；4103-焊盘；

3901-导电区图形宽度；3902-导电区图形长度；3903-导电区图形宽度；3904-导电区图形长度。

具体实施方式

下面通过实施例对本发明作进一步的详细说明，以下实施例是对本发明的解释而本发明并不局限于以下实施例。

半导体制造领域，芯片以光刻为特征的制造工艺，一层一层制造而成，图层（Layer）是指金属薄膜淀积、离子注入、无机薄膜淀积、薄膜通孔刻蚀等等在晶圆表面增加或减少功能材料的工艺模组。图形是指某图层中功能材料的具体形貌，导电区指晶圆表面能够导电的区域，通常电阻率低于10000Ω/□。非导电区指晶圆表面高阻或者绝缘区域，通常电阻率高于10000Ω/□，导电区的整体边界之外是非导电区，非导电区可以是注入隔离、台面蚀刻隔离、绝缘晶圆或绝缘镀层等，非导电区的方阻往往是导电区综合方阻的1000倍以上。

如图1所示，本发明薄层图形测试结构包括衬底，所述衬底包含导电区31和非导电区，导电区由被监控薄层图形11和非监控薄层图形21组成，导电区两端由带线41分别连出与焊盘51相连。被监控薄层图形11和非监控薄层图形21以插指形式拼接，其中被监控薄层图形11的插指线宽为工艺规则允许的最小线宽，而非监控薄层图形21的插指线宽随被监控薄层图形11的线宽变化而变化，例如图形11的插指线宽增大，则图形21的线宽会随之变小。

图2是图1在AA′处的剖面图。导电区31中两种薄层图形11和21间隔拼接，在导电区13之外的区域为非导电区61，导电区31的总宽度由非导电区21的边界决定，由于半导体工艺中图形波动通常以绝对值形式出现，并不是以比例形式出现，导电区31足够长以及足够宽的时候，其边界的微小波动对导电区31的电阻影响可以忽略。

在图1中，通过两个焊盘51加电，可以测得导电区31的电阻，设为R。当被监控薄层图形11方阻与其他图形21的方阻不相等时，R将随着被监控薄层图形11的插指线宽漂动而变化。

在图1的测试结构中，导电区边缘寄生电阻基本可以忽略，导电区31的电阻满足并联电阻公式：

1/R=1/{(RS1*L)/(4*W12+4*Δw)}+ 1/{(RS2*L)/(5*W22-4*Δw)}。

其中RS1是图形11的方阻，RS2是图形21的方阻，L是插指图形的长度，W12是图形11的Y方向宽度即插指图形的目标宽度，W22类似的为图形21的目标宽度，Δw为被监控薄层图形11的线宽波动。又当插指图形长度L相对稳定且各个薄层图形方阻RS1、RS2相对稳定时候，导电区的电阻R可以被视作线宽波动Δw的函数，同样的，Δw也可被视作R的函数，即Δw=F(R)。即根据导电区测得的电阻R测可以计算得到线宽波动Δw。

图3是另一种测试结构的俯视示意图。

如图3所示，薄层图形测试结构包括衬底，衬底包含两个导电区31和32。导电区31由被监控薄层图形11和非监控薄层图形21组成，导电区31两端由带线41分别连出与焊盘51相连，被监控薄层图形11和非监控薄层图形21以横向以及竖向插指形式拼接，其中被监控薄层图形11的插指线宽为工艺所需的最小线宽，而非监控薄层图形21的插指线宽随被监控薄层图形11的线宽变化而变化，例如图形11的插指线宽增大，则图形21的线宽会随之变小。

导电区32由被监控薄层图形11和非监控薄层图形22组成，导电区35两端由带线41分别连出与焊盘51相连，被监控薄层图形11和非监控薄层图形22以横向以及竖向插指形式拼接，其中被监控薄层图形11的插指线宽为工艺所需的最小线宽，而非监控薄层图形22的插指线宽随被监控薄层图形11的线宽变化而变化，例如图形11的插指线宽增大，则图形22的线宽会随之变小。

图4是图3在BB′处的剖面图。如图4所示，导电区31中两种薄层图形11和21间隔拼接，在导电区34之外的区域为非导电区61，导电区31的总宽度由非导电区61的边界决定，由于半导体工艺中图形波动通常以绝对值形式出现，并不是以比例形式出现，导电区31足够长以及足够宽的时候，其边界的微小波动对导电区31的电阻影响可以忽略。

图5是图3在CC′处的剖面图。如图5所示，导电区32中两种薄层图形11和22间隔拼接，在导电区32外的区域为非导电区61，导电区32的总宽度由非导电区61的边界决定，由于半导体工艺中图形波动通常以绝对值形式出现，并不是以比例形式出现，导电区32足够长以及足够宽的时候，其边界的微小波动对导电区32的电阻影响可以忽略。

在图3中，通过导电区31和32各自两端连接焊盘51加电，可以测得导电区31和32的电阻，不妨设为R1和R2。当被监控薄层图形11方阻与其他图形21的方阻不相等时，R1将随着被监控薄层图形11的插指线宽漂动而变化，类似的，当被监控薄层图形11阻与其他图形22的方阻不相等时，R2将随着被监控薄层图形11的插指线宽漂动而变化。

在图3的测试结构中，导电区边缘寄生电阻基本可以忽略，图形11、图形21和图形22的方阻相对稳定时候，电区31和32的电阻分别可以看做被监控薄层图形线宽波动的函数，有R1=F(Δw1，Δw2)和R2=F(Δw1，Δw2)，其中Δw1和Δw2分别为图形11的横向和竖向的线宽波动，根据克莱姆法则，由两个导电区测得的电阻R1和R2可以计算得到两个方向线宽波动Δw1和Δw2。

在图3的测试结构中，两个导电区边缘寄生电阻基本可以忽略，图形11和图形22的方阻相对稳定，被监控薄层图形横向和纵向的线宽波动相近，导电区31和32的电阻可以看做被监控薄层图形方阻波动和线宽波动的函数，有R1=F(ΔRS1，Δw)和R2=F(ΔRS1，Δw)，其中Δw=Δw1=Δw2为图形11的横向和竖向的线宽波动，ΔRS1是被监控薄层图形11的方阻波动，跟据两个导电区测得的电阻R1和R2可以计算得到方阻波动ΔRS1和线宽波动Δw。

在图3的测试结构中，两个导电区的电阻可以被视为多个变量的函数，所述多个变量包括图形11、21、22的方阻，包含图形11的横向竖向线宽，包含导电区整体边界的横向和竖向线宽等，实际应用中，可通过图形的尺寸设计降低某些参数的影响，而提升某个或某两个变量的敏感程度，当敏感变量的个数不超过导电区个数即2个时，通常可以通过导电区电阻的测量而计算得到敏感参数的波动值，当导电区数量提升时可以提升被监控变量的监控精度或个数。

实施例1

根据本发明的薄层图形监控结构和监控方法，选用GaAs pHEMT工艺中的挖槽作为应用实例。

GaAs pHEMT工艺流程中挖槽工艺相关的工序，包括：

一、半绝缘GaAs晶圆表面外延薄层，薄层方阻通常在10~1000Ω/□，本实施例中优选100Ω/□。

二、晶圆表面制备欧姆接触电极，金属电极与外延薄层接触电阻通常为0.05~1.0Ω*mm，本实施例中优选0.1Ω*mm。

三、电极四周采用注入隔离工艺定义有源区，有源区之外为隔离区，隔离区为非导电的半绝缘状态。

四、制备挖槽掩膜，以掩膜图形蚀刻砷化镓，被蚀刻区域被称作挖槽区，挖槽区域的方阻大于未蚀刻区域方阻，方阻通常会增大至1~10倍，本实施例中挖槽区域方阻优选500Ω/□，挖槽区域宽度通常在0.5~4μm，本实施例中优选1μm，蚀刻工艺采用湿法腐蚀。

图6为GaAs pHEMT工艺至挖槽之后俯视示意图，欧姆电极为图形43，有源区边界由注入隔离区定义，所述注入隔离区为图形71（外部），所述挖槽区域为图形13，有源区内剩余区域为GaAs pHEMT外延层，所述外延层为图形23。

图7是图6在DD′处的剖面图，欧姆电极为图形43，注入隔离区，为图形71，挖槽区域为图形14，挖槽区域的宽度不妨定义为W_RECESS，所述半绝缘GaAs晶圆为图形62，所述掩膜为图形81。

由于挖槽区域的宽度W_RECESS对器件的击穿、夹断电压、开态电阻等有关键性影响，需要严格控制宽度，但受到掩膜影响，无法直接测量线宽。

图8是针对挖槽区域宽度监控结构俯视图，其中图形43是欧姆电极金属制备的带线和焊盘，图形13是挖槽区域，呈多个相同的长条等间距排列，图形23是外延层，图形13和图形23间隔组成导电区，图形33是导电区的长度，图形34是导电区的宽度，导电区外是隔离区域，导电区的长度和宽度均远大于隔离工艺的线宽波动，本实施例采用长度200μm，宽度16μm，每个挖槽区域13的宽度与图6中挖槽区域宽度相同，为1μm，图形23的宽度由图形13的间距决定。

图9是图8在EE′处的剖面图，其中图形34是所述导电区的宽度，图形13是挖槽区域，图形23是非挖槽区域，每个非挖槽区域宽度为0.5μm，图形62是半绝缘GaAs晶圆，图形71是隔离区，图形81是掩膜。

监控图形的导电区每个端口有2个焊盘，采用4探针法测试导电区电阻，设测的的电阻为R，则1/R=1/{(100*200)/(5-10*Δw)}+ 1/{(500*200)/(11+10*Δw)}，推导可得R=(500*200)/(36-40*Δw)，则Δw=0.9-2500/R，特别的，当R≈2778Ω时，Δw≈0。

实施例2

根据本发明的薄层图形测试结构和测试方法，选用GaN HEMT工艺中的离子注入激活欧姆作为应用实例。

GaN HEMT工艺流程中挖槽工艺相关的工序，包括：

一、半绝缘晶圆表面外延GaN HEMT薄层，薄层方阻通常在10~1000Ω/□，本实施例中优选500Ω/□。

二、晶圆表面注入Si离子，并激活，形成重掺低阻区域，重掺低阻区域的方阻通常在10~100Ω/□，本实施例中优选50Ω/□。

三、晶圆表面制备欧姆接触金属电极，与重掺低阻区域接触，金属电极与外重掺低阻区域的接触电阻通常为0.05~1.0Ω*mm，本实施例中优选0.3Ω*mm

四、采用隔离工艺定义有源区，有源区之外为隔离区，隔离区为非导电的半绝缘状态。

图10为GaN HEMT流程至至隔离工艺后的俯视示意图，外延薄层为24图形区域，所述重掺低阻区域为图形14，所述有源区为图形72方框内部，所述金属电极为图形44。

图11是图10在FF′处的剖面图，所述外延薄层为图形24，所述重掺低阻区域为图形14，所述金属电极为图形44，所述半绝缘晶圆为图形63，所述隔离区为72，隔离区的边界定义了有源区的边界。

重掺低阻区域的方阻会影响欧姆接触电阻和器件开态电阻，因此需要监控方阻；同时，两个重掺低阻区域的距离决定了GaN HEMT器件中源漏的距离，与击穿电压、开态电阻、夹断电压等器件特性有关键性影响，需要严格控制图形14的宽度，但注入区域的边界成像困难，通常无法直接测量线宽,源漏间距通常为1~10μm，本实施例中优选5μm。

图12是重掺低阻区域监控结构的俯视图，其中图形14是重掺低阻区，图形24是GaNHEMT外延层，图形72内部是有源区，图形72横向的宽度选用100μm，图形72外部为隔离区，图形44是接触电极，采用接触电极金属层同时制备了8个焊盘，两两并联形成四对焊盘，有源区内，四对焊盘将有源区分隔成三个导电区，分别为图形35、图形36和图形37，三个区域的电阻各不相同，以R_A、R_B、R_C区分标识三个区域，其中RA区域图形14和图形24宽度均为4μm，RB区域图形14和图形24宽度均为8μm，RC区域图形14和图形24宽度均为12μm。

图13是图12在GG′处的剖面图，其中图形72是隔离区，图形72之间区域为有源区，图形14是重掺低阻区域，图形24是GaN HEMT外延层，图形44是金属电极，图形63是半绝缘晶圆。

监控图形的三个导电区的电阻R_A、R_B、R_C均可由四探针法测试得到，每个导电区宽度达到100μm，其宽度波动可以忽略，电极带来的欧姆接触电阻在三个导电区带来的影响是一致的，因此R_A、R_B、R_C主要受到图形14方阻、图形24方阻和图形14线宽影响，在次实施例中，由于每个导电区中的图形14和图形24宽度各自相等，因此三个区域的电阻满足方程：

R_X=2×R_OM+2×50×(W_X+Δw)/100+3×500×(W_X-Δw)/100

=16×W_X-14×Δw+2×R_OM。

其中W_X是某个导电区的图形14的设计线宽，Δw是图形14的线宽波动，此时认为各个导电区的线宽波动是一致的。

由上式可知在工艺波动充分小，即Δw≈0时，R_X与W_X呈线性关系，实测的R_A、R_B、R_C应在R_X vs W_X的图中的分布呈直线，当Δw逐渐变大，R_A相对于R_B和R_C受Δw影响更大，因而会逐渐偏离R_B、R_C两点确立的直线。工艺监控中判断R_A、R_B、R_C是否共线，即可对重掺低阻区域的线宽是否偏差作出准确的判断。

实际工艺中，外延方阻和注入低阻区域的方阻也时有波动，设注入低阻区域的方阻波动为ΔRS₁，设外延方阻波动为ΔRS，当欧姆接触电阻充分小时，三个区域的电阻满足方程：

R_X=2×(50+ΔRS₁) ×(W_X+Δw)/100+3×(500+ΔRS₂)×(W_X-Δw)/100

=F(ΔRS₁,ΔRS₂,Δw)

将三个测得的导电区方阻R_A、R_B、R_C带入上式形成三元一次方程组，根据克莱姆法则，可解得重掺低阻区域的方阻波动ΔRS₁和线宽波动Δw。

图14是串联拼接典型图形，其中图形区外部为非导电区，图形4101、图形4102、图形4103是三个焊盘，图形4101和图形4102之间为导电区1，记其电阻为R1，被监控薄层图形11和非监控薄层图形21分别为10个和9个，图形4102和图形4103之间为导电区2，记其电阻为R2，被监控薄层图形11和非监控薄层图形21分别为6个和5个，图形11被监控薄层图形的方阻Rsh1，图形21非监控薄层图形的方阻为Rsh2，图形3801为被监控薄层图形和非监控薄层图形长度，记为L1，图形3802为导电区1的宽度，记为W1，图形3803为被监控图层和非监控图层长度，记为L2，图形3804为导电区2的宽度，记为W2。则有：

R1=Rsh1*(L1/W1)*10+Rsh2*(L1/W1)*9

R2=Rsh1*(L2/W2)*6+Rsh2*(L2/W2)*5

上述方程组中，共有Rsh1、Rsh2、L1、L2、W1、W2六个变量，其中任意4个变量已知（或对R1、R2影响可以忽略）的时候，可以求解得出剩余两个变量。此外也可以通过增加相异的导电区个数来降低对已知变量的需求，例如6个相异的导电区，通常可以求解出所有变量。

图15是并联拼接典型图形，其中图形区外部为非导电区，图形4101、图形4102、图形4103是三个焊盘，图形4101和图形4102之间为导电区1，记其电阻为R1，被监控薄层图形11和非监控薄层图形21分别为5个和4个，图形4102和图形4103之间为导电区2，记其电阻为R2，被监控薄层图形11和非监控薄层图形21分别为3个和2个，图形11被监控薄层图形的方阻Rsh1，图形21非监控薄层图形的方阻为Rsh2，图形3902为导电区1的长度，记为L1，图形3901为被监控薄层图形和非监控薄层图形的宽度，记为W1，图形3804为导电区2的长度，记为L2，图形3903为被监控薄层图形和非监控薄层图形，记为W2。则有：

1/R1 =1/{(Rsh1*L1)/(W1*5)}+ 1/{(Rsh2*L1)/(W1*4)}

1/R2 =1/{(Rsh1*L2)/(W2*3)}+ 1/{(Rsh2*L2)/(W2*2)}

上述方程组中，共有Rsh1、Rsh2、L1、L2、W1、W2六个变量，其中任意4个变量已知（或对R1、R2影响可以忽略）的时候，可以求解得出剩余两个变量。此外也可以通过增加相异的导电区个数来降低对已知变量的需求，例如6个相异的导电区，通常可以求解出所有变量。

此外，需要说明的是，本说明书中所描述的具体实施例，其零、部件的形状、所取名称等可以不同。凡依本发明专利构思所述的构造、特征及原理所做的等效或简单变化，均包括于本发明专利的保护范围内。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本发明的结构或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。

Claims (10)

1.一种半导体图层中薄层图形的测试结构，其特征在于，所述薄层图形为半导体图层中的图形结构，所述薄层图形的测试结构包括：

衬底，所述衬底包含导电区和非导电区，所述导电区包含被监控薄层图形和非监控薄层图形，所述被监控薄层图形和非监控薄层图形相互组合设置，所述非导电区限定了导电区的边界；

焊盘，所述焊盘与导电区相连；

所述半导体图层是非绝缘体薄膜。

2.根据权利要求1所述的半导体图层中薄层图形的测试结构，其特征在于，还包括带线，所述带线为金属薄膜、低阻半导体薄膜或导电性材料，所述焊盘和导电区通过带线连接。

3.根据权利要求1所述的半导体图层中薄层图形的测试结构，其特征在于，所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置。

4.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构，其特征在于，所述导电区的被监控薄层图形和非监控薄层图形为串联设置或并联设置，所述半导体图层中薄层图形的测试结构包括两个以上导电区，所述两个以上导电区的被监控薄层图形和非监控薄层图形均为串联设置，或所述两个以上导电区的被监控薄层图形和非监控薄层图形均为并联设置，或所述两个以上导电区中部分导电区的被监控薄层图形和非监控薄层图形为串联设置部分导电区的被监控薄层图形和非监控薄层图形为并联设置。

5.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构，其特征在于，所述导电区的个数与被监控参数总数相同或少于被监控参数总数，所述被监控薄层图形的被监控参数可以为方阻、电流、电压或线宽。

6.根据权利要求3所述的半导体图层中薄层图形的测试结构，其特征在于，所述衬底包含绝缘钝化层，所述绝缘钝化层位于所述焊盘、带线和导电区下方，所述焊盘、带线和导电区以自身图形限定边界，或：

所述绝缘钝化层位于导电区的上方而又位于焊盘、带线下方，所述带线和导电区之间经过通孔穿越绝缘钝化层而连接。

7.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构，其特征在于，所述被监控薄层图形与非监控薄层图形方阻不同，所述被监控薄层图形与非监控薄层图形方阻的比例不在0.9~1.1区间内。

8.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构，其特征在于，在所述导电区内，与所述被监控薄层图形对应的非监控图形的尺寸等于或小于工艺需求的特征尺寸，记工艺需求的特征尺寸为X，则拼接图形尺寸为0.8X±0.2X。

9.一种半导体图层中薄层图形的测试方法，其特征在于，包括以下步骤：

S1、在半导体图层中设置被监控薄层图形，所述被监控薄层图形和半导体图层中非监控薄层图形相互组合设置形成导电区，所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置，所述导电区中被监控薄层图形和非监控薄层图形串联或并联设置；

S2、加电测得导电区电压、电流；

S3、通过S2测得的导电区电压、电流对被监控薄层图形进行监测；或：

通过S2测得的导电区电压、电流计算被监控薄层图形方阻或者线宽，通过计算所得的方阻或线宽对被监控薄层图形进行检测。

10.根据权利要求9所述的半导体图层中薄层图形的测试方法，其特征在于，所述S3中：

当两个均由被监控薄层图形和非监控薄层图形相互串联设置形成的导电区拼接在一起，且两个导电区的被监控薄层图形和非监控薄层图形的数量分别为10个和9个、6个和5个时，所述被监控薄层图形的方阻或线宽的计算方式为：

R1=Rsh1*(L1/W1)*10+Rsh2*(L1/W1)*9

R2=Rsh1*(L2/W2)*6+Rsh2*(L2/W2)*5

当两个均由被监控薄层图形和非监控薄层图形相互并联设置形成的导电区拼接在一起，且两个导电区的被监控薄层图形和非监控薄层图形的数量分别为5个和4个、3个和2个时，所述被监控薄层图形的方阻或线宽的计算方式为：

1/R1 =1/{(Rsh1*L1)/(W1*5)}+ 1/{(Rsh2*L1)/(W1*4)}

1/R2 =1/{(Rsh1*L2)/(W2*3)}+ 1/{(Rsh2*L2)/(W2*2)}

上述方程组中，两个由被监控薄层图形和非监控薄层图形相互组合设置形成的导电区电阻设分别设为R1、R2，被监控薄层图形方阻分别设为Rsh1、Rsh2，被监控薄层图形和非监控薄层图形条形结构的长度分别为L1、L2，宽度分别为W1、W2。