CN114520204A - 带有分段的芯片焊盘的具有横向功率晶体管的器件封装 - Google Patents

带有分段的芯片焊盘的具有横向功率晶体管的器件封装 Download PDF

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CN114520204A
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金炯男
M·伊玛目
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Infineon Technologies Austria AG
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Abstract

公开了带有分段的芯片焊盘的具有横向功率晶体管的器件封装。一种具有四个端子的晶体管封装，包括半导体晶体管芯片和半导体二极管芯片。半导体晶体管芯片包括在第一表面上的控制电极和第一负载电极以及在与第一表面相对的第二表面上的第二负载电极。半导体二极管芯片包括在第一表面上的第一二极管电极和在与第一表面相对的第二表面上的第二二极管电极。晶体管封装包括电连接到控制电极的第一端子、电连接到第一二极管电极的第二端子、电连接到第一负载电极的第三端子和电连接到第二负载电极的第四端子。至少第一端子、第二端子和第三端子从晶体管封装的一侧突出。第一端子被布置在第二端子和第三端子之间。

Description

带有分段的芯片焊盘的具有横向功率晶体管的器件封装
技术领域
本公开一般涉及封装横向功率晶体管的技术，并且特别是涉及将横向功率晶体管芯片的焊盘连接到器件封装的端子的技术。
背景技术
在当前技术平台内封装对制备产出的影响在针对下一代晶体管封装设计的关键方面当中。制备产出除了其它方面之外还取决于使半导体衬底中的材料缺陷的数目最小化以及取决于在集成电路制备期间提高半导体处理的处理可靠性。虽然晶片级测试允许避免封装有缺陷的芯片，但是总的制备产出仍然受到各种封装处理的影响，包括形成芯片以封装端子互连、焊接、包封等。
发明内容
根据本公开的一方面，一种器件封装包括半导体芯片。半导体芯片包括横向功率晶体管、控制焊盘、第一负载焊盘和第二负载焊盘。第一负载焊盘和第二负载焊盘中的至少一个被分段成彼此电绝缘的多个负载焊盘分段。每个负载焊盘分段与横向功率晶体管的有源区域的子区域关联。器件封装端子包括：电连接到控制焊盘的控制端子；经由第一电互连电连接到第一负载焊盘和第二负载焊盘中的被分段成多个负载焊盘分段的一个负载焊盘的第一端子；以及经由第二电互连电连接到另一个负载焊盘的第二端子。第一电互连包括连接到负载焊盘分段的子集的多个连接器元件，其中负载焊盘分段的子集与横向功率晶体管的有源区域的无缺陷子区域关联。
根据本公开的另一方面，一种制造包括半导体芯片的器件封装的方法，半导体芯片包括横向功率晶体管，所述方法包括晶片处理以在晶片中形成多个横向功率晶体管。每个横向功率晶体管的有源区域与要被从晶片切分出的半导体芯片的控制焊盘、第一负载焊盘和第二负载焊盘关联。第一负载焊盘和第二负载焊盘中的至少一个被分段成多个负载焊盘分段，该多个负载焊盘分段彼此电绝缘并且每个与横向功率晶体管的有源区域的子区域关联。方法进一步包括晶片测试以在横向功率晶体管的无缺陷子区域和有缺陷子区域之间进行区分。对晶片进行切分以单体化为半导体芯片。对半导体芯片进行封装，其中只有与无缺陷子区域关联的负载芯片焊盘分段被电连接到器件封装的负载端子。
附图说明
在附图中，同样的参考标号指明对应的类似部件。各种所图示的实施例的特征可以被组合除非它们彼此排斥和/或可以被选择性地省略，如果未描述为必需要求的话。在附图中描绘了实施例，并且在随后的描述中示例性地详述实施例。
图1是关于包含包括功率晶体管的半导体芯片的示例性器件封装的第一实施例的示意性顶视图。
图2A是关于包含包括功率晶体管的半导体芯片的示例性器件封装的第二实施例的示意性顶视图。
图2B是关于图2A的示例性功率晶体管的有源区域的一部分的放大顶视图。
图2C是关于包含包括功率晶体管的半导体芯片的示例性器件封装的第三实施例的示意性顶视图。
图3是关于包含包括功率晶体管的半导体芯片的示例性器件封装的第四实施例的示意性顶视图。
图4A是示例性功率晶体管的有源区域的一部分的示意性横截面视图。
图4B是示例性功率晶体管的非有源区域的一部分的示意性横截面视图。
图4C是图示栅极接触、漏极接触和源极接触的示例性图案(左边部分)以及上覆的漏极和源极金属化的示例性图案(右边部分)的示意性顶视图。
图4D是示例性功率晶体管的有源区域的一部分的示意性横截面视图，其中漏极焊盘和源极焊盘在竖向投影中被部署在有源区域上方。
图5A是关于包含包括功率晶体管的半导体芯片的示例性器件封装的第五实施例的示意性顶视图。
图5B是图5A的示例性功率晶体管的有源区域的一部分的示意性横截面视图。
图6是图示制造器件封装的方法的示例性阶段的流程图。
具体实施方式
要理解，除非另外特别指出，否则在此描述的各种示例性实施例和示例的特征可以被彼此组合。
如在本说明书中使用的那样，术语“电连接”或“连接”或类似的术语不意味着意指各元件是直接接触在一起的；中间元件可以被相应地提供在“电连接”或“连接”的元件之间。然而，根据本公开，上面提到的和类似的术语可以可选地还具有元件被直接接触在一起的特定含义，即在“电连接”或“连接”的元件之间并未相应地提供有中间元件。
进一步地，关于形成在或位于或被布置在表面“上方”或“下方”的部件、元件或材料层的用语“上方”或“下方”在此可以被用于意指部件、元件或材料层被定位(例如放置、形成、布置、沉积等)为“直接在所暗指的表面上”或“直接在所暗指的表面下”，例如与所暗指的表面直接接触。然而，关于形成在或位于或被布置在表面“上方”或“下方”的部件、元件或材料层而使用的用语“上方”或“下方”在此可以被用于意指部件、元件或材料层被定位(例如放置、形成、布置、沉积等)为“间接地在所暗指的表面上”或“间接地在所暗指的表面下”，其中一个或多个附加的部件、元件或层被布置在所暗指的表面和部件、元件或材料层之间。
参照图1，示例性器件封装100包括半导体芯片101。半导体芯片101包括横向功率晶体管T，在下面对其进一步更详细地描述。进一步地，半导体芯片101包括控制焊盘110、以及第一负载焊盘120和第二负载焊盘130。控制焊盘110、第一负载焊盘120和第二负载焊盘130可以位于半导体芯片101的顶表面150上。
第一负载焊盘120和第二负载焊盘130中的至少一个被分段成彼此电绝缘的多个负载焊盘分段。在图1中，例如，第一负载焊盘120被分段成数目为N的第一负载焊盘分段120_1、120_2、…、120_N。在所示出的示例中，N=5。一般地，N可以是在2和例如20或者甚至更大之间的范围内的整数。
横向功率晶体管T具有有源区域A。有源区域A被再划分成包括子区域A_1、…、A_N的子区域。每个第一负载焊盘分段120_1、…、120_N与对应的子区域A_1、…、A_N关联。
半导体器件100进一步包括器件封装端子115、125、135。器件封装端子115、125、135被配置为将器件封装100电连接到外部电路，诸如例如应用板(未示出)。因此，器件封装端子115、125、135可以是在器件封装100的外周100A处暴露和/或可接入的。
器件封装100的控制端子115被电连接到半导体芯片101的控制焊盘110。器件封装100的第一端子125被经由第一电互连128电连接到第一负载焊盘和第二负载焊盘中的被分段成多个负载焊盘分段的一个负载焊盘(在所示出的示例中：第一负载焊盘120)。器件封装100的第二端子135被经由第二电互连138电连接到另一个负载焊盘(在所示出的示例中：第二负载焊盘130)。
第一电互连128包括连接到负载焊盘分段120_1、…、120_N的子集的多个(NC个)连接器元件128_1、128_2、…、128_NC。在图1中示出的示例中，NC=4并且负载焊盘分段的子集由分段120_1、分段120_2、分段120_3和分段120_5构成。连接器元件128_1、128_2、…、128_NC可以是例如布线和/或带状物和/或夹具。
负载焊盘分段的子集与横向功率晶体管T的有源区域A的无缺陷子区域关联。在图1中示出的示例中，有源区域A的无缺陷子区域是子区域A_1、子区域A_2、子区域A_3和子区域A_5。
也就是，在图1中示出的示例中，负载焊盘分段120_4未被连接到第一电互连128的连接器元件。负载焊盘分段120_4可以与有缺陷的子区域关联，即与所示出的示例中的子区域A_4关联。
换种说法，第一电互连128被以如下方式配置：横向晶体管T的有缺陷子区域(在此为子区域A_4)未被电连接到器件封装100的第一端子125。以此方式，横向晶体管T的小的失效区段缺失，但是保留大多数的良好器件区段。只要失效区段足够小以将横向晶体管T保持在其规格内，器件封装100就仍然起作用。这允许保持高速率下的制备产出，因为“小的”缺陷(即少量的有缺陷子区域)不造成产品废弃。
换句话说，标识横向晶体管T的一个或多个有缺陷子区域并且将器件封装100中的这些一个或多个有缺陷子区域与外部连接隔离/断连的构思可以明显提高制备产出。这将在下面通过示例方式进行解释。在该示例中，横向功率晶体管T由HEMT(高电子迁移率晶体管)示例性地表示。HEMT提供与Si晶体管相比高的击穿场并且允许在高电压和低的泄漏电流下操作。然而，与Si器件相比它们更容易在制备期间出现材料缺陷，并且因此可以从本公开的构思中获得特别的益处。然而，一般而言，本公开的构思还可以应用于其它横向功率晶体管，例如IGBT(绝缘栅双极晶体管)、MOSFET(金属氧化物半导体场效应晶体管)、JFET(结型栅场效应晶体管)、晶闸管或BJT(双极结型晶体管)。
在给定的处理技术水平下，作为横向功率晶体管的HEMT的制备产出与器件尺寸或RDSon(漏极—源极导通电阻)成反比。如果560mΩ器件的产出是90%，则那么280mΩ器件的产出将是大约81%。因此，35mΩ器件的产出于是将仅为18.5%。像这样，导致针对560mΩ器件的90%产出的给定制备技术对于35mΩ器件而言将产生仅18.5%的制备产出。
通过将“大的”负载焊盘(例如第一负载焊盘120)简单地分段成多个“小的”负载焊盘(即第一负载焊盘分段120_1、…、120_N)，如在此公开的新的器件布局设计提高了在给定技术平台内的产出。
这样，根据本公开的低RDSon器件的制备产出将类似于仅使用一个分段(对应于一个有源子区域)的器件的制备产出。例如，并联连接的每个具有560mΩ的RDSon的16个分段等效于35mΩ的RDSon。560mΩ器件的90%制备产出将针对根据本公开的具有～39mΩ的器件给出相同的90%制备产出(16个分段×0.9产出造成14～15个无缺陷分段——这对应于具有38mΩ到40mΩ的RDSon的器件)。
更具体地，设(常规的)70mΩ器件的制备产出为Y1。70mΩ器件的废品率F1于是为F1=1-Y1。(常规的)140mΩ器件的制备产出是Y2。140mΩ器件的废品率F2是F2=1-Y2。已知70mΩ器件等效于两个140mΩ器件，Y1和Y2之间的关联如下：
Y1=Y2×Y2=Y22和
F1=F2×Y2+F2×F2+Y2×F2=Y2×F2+F2×(F2+Y2)
=Y2×F2+F2=F2×(2-F2)。
例如，(常规的)140mΩ器件的制备产出Y2是Y2=0.65并且于是F2=0.35。(常规的)70mΩ器件的制备产出Y1于是为Y1=0.652=0.42。以此方式，(常规的)35mΩ器件的制备产出Y0被估计为Y0=Y12=0.422=0.18。
下表示出针对RDSon从560mΩ到35mΩ的常规器件的估计的制备产出。
Figure DEST_PATH_IMAGE001
。
然而，如在上面提到那样，在根据本公开的“分段的器件”构思的情况下，RDSon为560mΩ的并联的N=16个分段(即子区域A_1、…、A_16)等效于35mΩ的RDSon。于是，基于每个560mΩ分段(子区域A_1,…，A_16)的90%的制备产出，平均来说14～15个分段(即16个分段×0.9)将是良好的。因此，如果1～2个有缺陷的分段(对应于图1的子区域A_4)未被连接到对应的器件端子(在图1中，第一端子125)，则以与常规的560mΩ器件相同的90%制备产出来生产具有38～40mΩ的RDSon的器件100。该器件仍然满足所要求的器件规格并且因此有资格作为“良好”器件。
要注意，为了简化解释，上面的考虑基于如下的(理想化)假设：相邻的分段(即有源子区域A_1、…、A_N)彼此不相互作用，并且失效仅涉及栅极到漏极缺陷、源极到漏极缺陷或源极到栅极缺陷。即使并不总是严格满足这些假设，上面的考虑也在许多实际情况中很大程度上保持有效。
根据以上显见的是，分段的数目N越高，RDSon的分布越窄，并且因此保存用于在器件封装中实现的部分地有缺陷的横向晶体管的可能性越好。
图2A是关于包含包括横向功率晶体管T的半导体芯片101的示例性器件封装200的第二实施例的示意性顶视图。由参考标号200A标明器件封装200的外周。器件封装200是器件封装100的示例性特征的更详细的图示，并且为了避免重复参照对器件封装100的描述。可以在器件封装100中选择性地实现结合图2A和图2B更详细地描述的特征。
通过示例的方式，控制焊盘110可以是半导体芯片101的栅极焊盘。控制焊盘110可以被电连接到半导体芯片101的控制(例如栅极)电极金属化112并且例如被布置在其顶部上。第一负载焊盘120可以是半导体芯片101的漏极(D)焊盘，其被电连接到半导体芯片101的第一(例如漏极)金属化122并且例如被布置在其顶部上。第二负载焊盘130可以是半导体芯片101的源极(S)焊盘，其被电连接到半导体芯片101的第二(例如源极)金属化132并且例如被布置在其顶部上。在其它示例中，控制焊盘110可以是由控制电极金属化112本身形成的和/或第一负载焊盘120可以是由第一金属化122本身形成的和/或第二负载焊盘130可以是由第二金属化132本身形成的，并且这些焊盘110、120、130中的每个可以是由上部钝化层中的相应的开口限定的(参见图4B和图4D)。在图2A中，第二电互连138例如是由带状物或夹具形成的，但是也可以是由多个布线形成的。
在不使一般性受约束的情况下，第一负载焊盘120可以是源极(S)焊盘并且第二负载焊盘130可以是漏极(D)焊盘。在这种情况下，第一金属化122将是源极金属化并且第二金属化132将是漏极金属化。
横向功率晶体管T的有源区域A位于第一负载焊盘120和第二负载焊盘130之间。有源区域A包括晶体管T的器件结构。为了提供大的栅极宽度Wg，器件结构可以包括分别由(结构化的)金属化122和132形成的相互交叉的漏极电极和源极电极。器件结构可以进一步包括由在相互交叉的源极电极和漏极电极之间行进的(结构化的)金属化112形成的栅极电极。
存在许多不同的提供具有相互交叉的漏极电极和源极电极以及在其间行进的栅极电极的器件结构的可能性。图2A和图2B图示具有梳状类型啮合指状物结构的源极电极和漏极电极的示例性电极图案。更具体地，源极电极被构形为包含从源极金属化132的公共源极电极行132R突出的数目为NS的源极电极列132_1、132_2、…132、132_NS，漏极电极被构形为包含从漏极金属化122的(分段的)漏极电极行122R(其中漏极电极行122R的N个分段被由参考标号122R_1、…、122R_N标明)突出的数目为ND的漏极电极列122_1、122_2、…122、122_ND，并且栅极电极在栅极金属化112中被构形为相应地在相互交叉的源极电极列132_1、132_2、…、132_NS和漏极电极列122_1、122_2、…122、122_ND之间延伸。
有源区域A可以具有多指状物栅极结构。例如，栅极电极可以由数目为NG的栅极指状物112_1、…、112_NG形成。每个栅极指状物112_1、112_2、…、112_NG可以包围对应的负载电极列。在图2A和图2B中示出的示例中，每个栅极指状物112_1、112_2、…、112_NG包围单个源极电极列132_1、132_2、…、132_NS。
更具体地，每个栅极指状物112_1、…、112_NG可以从栅极金属化112的公共栅极电极行112R突出，并且在源极电极列132_1、132_2、…、132_NS和邻近的漏极电极列122_1、122_2、…122_ND之间的空间中沿着U形路径在该源极电极列132_1、132_2、…、132_NS周围行进。在该特定示例中，例如NS=NG。
每个漏极焊盘分段120_1、120_2、…、120_N与横向功率晶体管T的有源区域A的子区域A_1、…、A_N关联(参见图1)。更具体地，每个漏极焊盘分段120_1、120_2、…、120_N被连接到漏极金属化122中的分段的漏极电极行122R的一个分段122R_1、…、122R_N。漏极金属化122中的分段的漏极电极行122R的分段122R_1、…、122R_N被彼此电断连。分段的漏极电极行122R的每个分段122R_1、…、122R_N例如被连接到一个或多个漏极电极列122_1、122_2、…122_ND。在图2A中示出的示例中，每个分段122R_1、…、122R_N例如被连接到漏极电极行122R的一组4个的漏极电极列122_1、…、122_ND。按漏极电极行的每个分段的该漏极电极列数量可以变化并且可以例如在1和20或者2和15或者5和10之间的范围内。
多指状物栅极结构可以具有规则的图案。有源区域A的每个子区域A_1、A_2、…、A_N可以具有(例如四个栅极指状物112_1、…、112_NG的)多指状物子区域栅极结构，并且所有多指状物子区域栅极结构可以具有相同的图案。特别是，相邻的栅极指状物112_1、112_2、…、112_NG之间的间距可以是跨有源区域A的子区域或者例如跨整个有源区域A恒定的。
多指状物栅极结构可以具有在例如10和200或者25和100或者30和70之间的范围内的数目NG的栅极指状物112_1、112_2、…、112_NG。
每个多指状物子区域栅极结构可以具有在例如1和20或者2和15或者5和10之间的范围内的许多个栅极指状物112_1、112_2、…、112_NG。
通过示例的方式参照示例性器件封装200，4个电极列122_1、122_2、…、122_ND被连接到五个漏极电极分段122R_1、…、122R_5中的每个。因此，在如在图2A和图2B中示出的该示例中，有源区域A被划分成5个子区域，每个子区域包含4个漏极电极列122_1、122_2、…、122_4、4个源极电极列132_1、132_2、…、132_4和4个栅极指状物112_1、112_2、…、112_4。
要注意，第一金属化122和第二金属化132(即负载电极金属化)可以是从同一金属化层结构化得到的，即可以在半导体芯片101的同一层级上。控制电极金属化112可以例如是在不同层级上行进的不同的金属化层，以便允许公共栅极电极行112R重叠于第二金属化132而不使得与第二金属化132电接触。例如，将栅极指状物112_1、…、112_NG互连的公共栅极电极行112R跨经源极电极列132_1、…、132_NS和/或将源极电极列132_1、…、132_NS互连的公共源极电极行132R的上方或下方(参见图2B)。
在另一示例性布局中，公共栅极电极行112R可以被布置成相邻于(分段的)漏极电极行122R(即在图2B的上半部中而不是如所示出那样在下半部中)。在这种情况下，栅极电极行112R可以跨经漏极电极列122_1、…、122_ND和/或将漏极电极列122_1、…、122_ND互连的(分段的)漏极电极行122R的上方或下方。
对漏极焊盘120(连同下面的漏极金属化122一起)分段允许使制备方法对于有关栅极到漏极的失效更鲁棒。换种说法，如果有源区域A的子区域结构是由漏极焊盘分段确定的并且提供有公共源极焊盘130，则有关栅极到源极的失效可能未被通过该构思滤除掉。
图3图示根据第四实施例的器件封装300，其中第一(例如漏极)负载焊盘120连同下面的第一(例如漏极)金属化122以及第二(例如源极)负载焊盘130连同下面的第二(例如源极)金属化132这两者被分段。在这种情况下，与横向功率晶体管T的有缺陷子区域A_1、…、A_N关联的任何第一负载焊盘分段120_1、…、120_N和/或任何第二负载焊盘分段130_1、…、130_N将不被用于外部连接，即将不被分别连接到第一电互连128和/或第二电互连138的连接器元件。
更具体地，在图3中示出的示例中，第一电互连128包括连接到负载(在此：漏极)焊盘分段120_1、…、120_5的子集的多个连接器元件128_1、128_2、…。漏极焊盘分段的子集由第一电互连128的分段120_1、分段120_2、分段120_3和分段120_5构成。同样地，第二电互连138包括连接到负载(在此：源极)焊盘分段130_1、…、130_5的子集的多个连接器元件138_1、138_2、…。源极焊盘分段的子集由分段130_1、分段130_2、分段130_3和分段130_5构成。也就是，第一电互连128是以晶体管T的有缺陷子区域(在此：子区域A_4)未被电连接到器件封装300的第一端子125的方式配置的，并且第二电互连138是以晶体管T的有缺陷子区域A_4未被电连接到器件封装300的第二端子135的方式配置的。连接器元件128_1、128_2、128_3和128_5和/或连接器元件138_1、138_2、138_3和138_5可以例如是布线和/或带状物和/或夹具。器件封装300的外周由参考标号300A标明。
图4A是示例性横向功率晶体管T(例如图2A、图2C或图3的晶体管T)的有源区域的一部分的简化的示意性横截面视图。通过示例的方式描绘了GaN功率HEMT。功率晶体管T包括衬底410、可选的过渡层420、第一有源层430和第二有源层440。第一负载接触124(例如漏极接触)、第二负载接触134(例如源极接触)和栅极长度LG的控制接触(例如栅极接触)114(并且可选地被部署在p-GaN层114a上)被布置在第二有源层440上。进一步地，一个或多个顶部钝化层460可以被提供在第二有源层440顶部上。
衬底410可以例如由诸如例如硅或碳化硅的半导体材料形成。过渡层420被形成在衬底410上，并且可以例如由一个多个AlN层、GaN层或复合AlGaN/GaN层形成或者由任何其它材料形成。第一有源层430和第二有源层440可以形成III-V族异质结构。例如，第一有源层430可以例如是GaN半导体层并且第二有源层440可以例如是AlGaN层。如本领域中所知道的那样，这样的GaN/AlGaN异质结构形成允许建立二维电子气(2DEG)450的有源区。更具体地，如果晶体管T是常通的晶体管，则在栅极接触114下方存在2DEG 450，而如果晶体管T是常断的晶体管(如例如在图4A中示出的)，则在栅极接触114上没有任何适当的偏置的情况下在栅极接触114下方不存在2DEG 450。诸如例如GaAs/AlGaAs的其它异质结构也是可能的。
在图4A中，LG表示栅极长度，其中栅极宽度WG定向在垂直于LG(即正交于纸面)的方向上。换句话说，(总的)栅极宽度WG可以对应于栅极指状物的数目NG×2×D，其中D是(分段的或公共的)栅极电极行112R和(分段的或公共的)漏极电极行122R之间的距离(参见图2A和图3)。
图4B图示示例性功率晶体管T的控制焊盘110和负载焊盘120、130下方的非有源区域的一部分的示意性横截面视图。该图示涉及如在图2A、图2C、图3中示例性地示出的晶体管设计，即其中控制焊盘110和负载焊盘120、130被布置在有源区域A外部的设计。在其它示例中，控制焊盘110和负载焊盘120、130可以被布置在有源区域A之上，如在图4D中描绘那样。
进一步参照图4B，在该示例中，控制焊盘110和负载焊盘120、130分别被由在对应的金属化112、122和132上方的开口限定。在其它示例中，在相应的金属化112、122、132顶部上的焊盘金属可以被用于分别形成控制焊盘110和负载焊盘120、130。
第一金属化122和第二金属化132可以被提供在延伸于第一有源层430和第二有源层440之上的绝缘层470上。控制电极金属化112连接到有源区域上方的控制接触114(栅极接触)(参见图4A)，第一金属化122连接到有源区域上方的第一负载接触124(漏极接触)，并且第二金属化132连接到有源区域上方的第二负载接触134(源极接触)。如之前提到的那样，第一金属化122和第二金属化132可以被用于以合期望的方式——例如以在如图2A、图2B、图2C和图3中图示的梳状类型啮合设计——对有源区域A中的漏极电极图案和/或源极电极图案进行构形。第一金属化122和/或第二金属化132的每个可以被如上面描述那样分段。第一金属化122和第二金属化132可以是从一个金属化层结构化得到的(并且因此可以在同一层级上延伸)，并且可以在III-V族异质结构上的漏极接触124/源极接触134之上延伸。
更具体地，图4C的左边部分相应对图示栅极接触114、漏极接触124和源极接触134的示例性图案，并且右边部分相应地图示上覆的漏极金属化122和源极金属化132的示例性图案。栅极接触114形成合期望形状的栅极图案(参见例如示出栅极指状物112_1、…、112_NG的图2A、图2B、图2C和图3)。控制电极金属化112未在图4C的右边部分中示出。控制电极金属化112与第一金属化122和第二金属化132电绝缘并且连接到栅极接触114。
图4D图示示例性功率晶体管T的有源区域的一部分的示意性横截面视图，其中控制焊盘110和负载焊盘120、130被布置成在竖向投影中至少部分地在有源区域上方(即负载焊盘120、130与晶体管T的有源区域重叠)。未示出延伸通过绝缘层470并且将栅极接触114、漏极接触124和源极接触134分别与栅极金属化112、漏极金属化122和源极金属化132连接的金属间重分布结构。参照上面的描述以避免重复。
图5A是关于包含包括功率晶体管T的半导体芯片101的示例性器件封装500的第五实施例的示意性顶视图。器件封装500的负载焊盘分段类似于器件封装300的负载焊盘分段，并且参照上面的描述以避免重复。然而，器件封装500与器件封装300的区别在于第一负载焊盘分段120_1、…、120_N和第二负载焊盘分段130_1、…、130_N是源极焊盘分段。更具体地，第一电极列122_1、…、122_ND、第一电极行122R、第一电极行的分段122R_1、…、122R_N、第一端子125、第一电互连128及其连接器元件128_1、…、128_NC均与第二源极端子而不是漏极端子关联。
进一步地，第二控制端子115'和第二控制电极金属化112'被提供并且电连接到晶体管T的第二源极(S2)接触124'(对应于图4A中的第一负载(漏极)接触124，比较图4A和图5B)。因此，双栅极器件封装500可以实现分段的双向开关，该开关具有：连接到两个源极接触134(S1)和124'(S2)的两个源极端子135、125；连接到两个栅极接触114(G1)和114'(G2)的两个栅极端子115、115'；以及连接到公共漏极接触(未示出)的公共漏极端子。由参考标号500A标明器件封装500的外周。
图6图示如下的流程图：该流程图图示制造诸如例如器件封装100、200、200'、300、500的器件封装的示例性方法。
在S1处，处理晶片以在晶片中形成多个横向功率晶体管，其中每个横向功率晶体管的有源区域与要被从晶片切分出的半导体芯片的控制焊盘、第一负载焊盘和第二负载焊盘关联。第一负载焊盘和第二负载焊盘中的至少一个被分段成彼此电绝缘的多个负载焊盘分段。每个负载焊盘分段与横向功率晶体管的有源区域的子区域关联。
在S2处，测试晶片以在横向功率晶体管的无缺陷子区域和有缺陷子区域之间进行区分。测试可以是在FE(前端)测试期间执行的。如在本领域中知道的那样，具有较高数量的探针针尖的探针卡可以被用于晶片测试。在晶片测试期间，探针卡被向下降低到晶片上，并且探针针尖与晶片上的控制焊盘110、第一负载焊盘120和第二负载焊盘130接触。更具体地，探针针尖可以分别单独地接触第一负载焊盘120和第二负载焊盘130的第一负载焊盘分段120_1、…、120_N和/或第二负载焊盘分段130_1、…、130_N。以此方式，可以获得指示哪个负载焊盘分段与功率晶体管的有源区域的无缺陷子区域或有缺陷子区域关联的信息。
例如，该信息可以是通过RDSon测量和/或栅极泄漏电流测量和/或漏极泄漏电流测量获得的，并且各个子区域的分类可以基于测量结果。为此，晶片测试可以包括测量每个子区域的RDSon值和/或栅极泄漏电流值和/或漏极泄漏电流值，并且将子区域分类成无缺陷子区域和有缺陷子区域可以基于它们的相应测量值与预定阈值的比较。
在S3处，切分晶片以将晶片单体化为半导体芯片。晶片切分可以是通过包括激光切割、刀刃切割等的任何已知的切分方法执行的。
在S4处，封装半导体芯片。在封装期间，只有与无缺陷子区域关联的负载芯片焊盘分段被电连接到器件封装的负载端子。为此，在封装处理期间使用关于无缺陷子区域和/或有缺陷子区域的信息。
负载芯片焊盘分段和器件封装的负载端子之间的电连接可以是通过任何适当的技术执行的，所述技术包括布线接合、带状物接合或夹具接合。换句话说，生产了具有封装独有的第一电互连和/或第二电互连的器件封装，其中第一电互连和/或第二电互连的设计基于与在晶片测试期间获得的无缺陷子区域和/或有缺陷子区域有关的信息。归因于在封装独有的接合的情形下的高度的自动化能力，布线接合可能是特别适合的。
对于封装独有的接合而言，一种可能性是将指示与无缺陷子区域关联或者与有缺陷子区域关联的负载芯片焊盘分段的信息存储在晶片测试映射中。通常是存储在存储器中的电子数据的晶片测试映射然后被用于进行封装独有的封装。
另一种可能性是在测试期间通过将测试标记施加到晶片来标记与无缺陷子区域关联或者与有缺陷子区域关联的负载芯片焊盘分段。通过示例的方式，与有缺陷子区域关联的每个负载芯片焊盘分段可以被标注，例如被通过例如可见物质标记。例如，抗蚀剂或清漆可以被放置在与有缺陷子区域关联的每个负载芯片焊盘分段上。在封装期间，检测或识别测试标记，并且经标记的负载芯片焊盘分段被从在半导体芯片和器件封装的(多个)负载端子之间施加电互连的处理中取消选定。以此方式，生产出具有“非完全”互连的功能器件封装。
示例
以下示例涉及本公开的进一步的方面。
示例1是一种器件封装，包括：半导体芯片，其包括横向功率晶体管、控制焊盘、第一负载焊盘和第二负载焊盘，其中第一负载焊盘和第二负载焊盘中的至少一个被分段成彼此电绝缘的多个负载焊盘分段，并且每个负载焊盘分段与横向功率晶体管的有源区域的子区域关联；以及器件封装端子，其包括电连接到控制焊盘的控制端子、经由第一电互连电连接到第一负载焊盘和第二负载焊盘中的被分段成多个负载焊盘分段的一个负载焊盘的第一端子、以及经由第二电互连电连接到另一个负载焊盘的第二端子，其中第一电互连包括连接到负载焊盘分段的子集的多个连接器元件，其中负载焊盘分段的子集与横向功率晶体管的有源区域的无缺陷子区域关联。
在示例2中，示例1的主题可以可选地包括：其中未连接到连接器元件的负载焊盘分段与横向功率晶体管的有源区域的有缺陷子区域关联。
在示例3中，示例1或2的主题可以可选地包括：其中连接器元件是布线或带状物或夹具。
在示例4中，任何前述示例的主题可以可选地包括：其中第一端子是晶体管封装的源极端子。
在示例5中，任何前述示例的主题可以可选地包括：其中另一个负载焊盘也被分段成彼此电绝缘的多个负载焊盘分段，第二电互连包括连接到另一个负载焊盘的负载焊盘分段的子集的多个连接器元件，其中另一个负载焊盘的负载焊盘分段的子集与横向功率晶体管的有源区域的无缺陷子区域关联。
在示例6中，任何前述示例的主题可以可选地包括：其中控制焊盘是电连接到半导体芯片的栅极金属化层的公共控制焊盘，其中栅极金属化层电连接到每个子区域中的栅极结构。
在示例7中，任何前述示例的主题可以可选地包括：其中每个负载焊盘分段被电连接到半导体芯片的彼此电绝缘的单独的金属化层区段，并且其中单独的金属化层区段的每个被电连接到横向功率晶体管的有源区域，由此限定子区域。
在示例8中，任何前述示例的主题可以可选地包括：其中有源区域具有一个规则图案的多指状物栅极结构。
在示例9中，示例8的主题可以可选地包括：其中多指状物栅极结构具有在10和200或者25和100或者30和70之间的范围内的多个栅极指状物。
在示例10中，任何前述示例的主题可以可选地包括：其中每个子区域具有多指状物子区域栅极结构，并且所有多指状物子区域栅极结构具有相同的图案。
在示例11中，示例10的主题可以可选地包括：其中每个多指状物子区域栅极结构具有在1和20或者2和15或者5和10之间的范围内的多个栅极指状物。
示例12是一种制造包括半导体芯片的器件封装的方法，半导体芯片包括横向功率晶体管。所述方法包括：进行晶片处理以在晶片中形成多个横向功率晶体管，其中每个横向功率晶体管的有源区域与要被从晶片切分出的半导体芯片的控制焊盘、第一负载焊盘和第二负载焊盘关联，并且其中第一负载焊盘和第二负载焊盘中的至少一个被分段成彼此电绝缘并且每个与横向功率晶体管的有源区域的子区域关联的多个负载焊盘分段；进行晶片测试以在横向功率晶体管的无缺陷子区域和有缺陷子区域之间进行区分；进行晶片切分以单体化为半导体芯片；以及封装半导体芯片，其中只有与无缺陷子区域关联的负载芯片焊盘分段被电连接到器件封装的负载端子。
在示例13中，示例12的主题可以可选地包括：其中将负载芯片焊盘分段电连接到负载端子是通过布线接合、带状物接合或夹具接合执行的。
在示例14中，示例12或13的主题可以可选地包括：将指示与无缺陷子区域关联或者与有缺陷子区域关联的负载芯片焊盘分段的信息存储在晶片测试映射中；以及在封装期间使用该信息。
在示例15中，示例12或13的主题可以可选地包括：通过将测试标记施加到晶片来标记与无缺陷子区域关联或者与有缺陷子区域关联的负载芯片焊盘分段；以及在封装期间使用测试标记。
虽然已经在此图示和描述了具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下各种替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请旨在覆盖在此讨论的具体实施例的任何适配或变化。因此意图的是本发明仅受权利要求及其等同物限制。

Claims (15)

1.一种器件封装，包括：
半导体芯片，其包括：
横向功率晶体管，
控制焊盘，
第一负载焊盘，以及
第二负载焊盘，其中
第一负载焊盘和第二负载焊盘中的至少一个被分段成彼此电绝缘的多个负载焊盘分段，以及
每个负载焊盘分段与横向功率晶体管的有源区域的子区域关联；以及
器件封装端子，其包括：
控制端子，其被电连接到控制焊盘；
第一端子，其被经由第一电互连电连接到第一负载焊盘和第二负载焊盘中的被分段成多个负载焊盘分段的一个负载焊盘；以及
第二端子，其被经由第二电互连电连接到另一个负载焊盘，其中
第一电互连包括连接到负载焊盘分段的子集的多个连接器元件，其中
负载焊盘分段的子集与横向功率晶体管的有源区域的无缺陷子区域关联。
2.根据权利要求1所述的器件封装，其中未连接到连接器元件的负载焊盘分段与横向功率晶体管的有源区域的有缺陷子区域关联。
3.根据权利要求1或2所述的器件封装，其中连接器元件是布线或带状物或夹具。
4.根据前述权利要求中的任何一项所述的器件封装，其中第一端子是晶体管封装的源极端子。
5.根据前述权利要求中的任何一项所述的器件封装，其中另一个负载焊盘也被分段成彼此电绝缘的多个负载焊盘分段，第二电互连包括连接到另一个负载焊盘的负载焊盘分段的子集的多个连接器元件，其中另一个负载焊盘的负载焊盘分段的子集与横向功率晶体管的有源区域的无缺陷子区域关联。
6.根据前述权利要求中的任何一项所述的器件封装，其中控制焊盘是电连接到半导体芯片的栅极金属化层的公共控制焊盘，其中栅极金属化层电连接到每个子区域中的栅极结构。
7.根据前述权利要求中的任何一项所述的器件封装，其中每个负载焊盘分段被电连接到半导体芯片的彼此电绝缘的单独的金属化层区段，并且其中单独的金属化层区段的每个被电连接到横向功率晶体管的有源区域，由此限定子区域。
8.根据前述权利要求中的任何一项所述的器件封装，其中有源区域具有一个规则图案的多指状物栅极结构。
9.根据权利要求8所述的器件封装，其中多指状物栅极结构具有在10和200或者25和100或者30和70之间的范围内的多个栅极指状物。
10.根据前述权利要求中的任何一项所述的器件封装，其中每个子区域具有多指状物子区域栅极结构，并且所有多指状物子区域栅极结构具有相同的图案。
11.根据权利要求10所述的器件封装，其中每个多指状物子区域栅极结构具有在1和20或者2和15或者5和10之间的范围内的多个栅极指状物。
12.一种制造包括半导体芯片的器件封装的方法，半导体芯片包括横向功率晶体管，所述方法包括：
进行晶片处理以在晶片中形成多个横向功率晶体管，其中每个横向功率晶体管的有源区域与要被从晶片切分出的半导体芯片的控制焊盘、第一负载焊盘和第二负载焊盘关联，并且其中第一负载焊盘和第二负载焊盘中的至少一个被分段成彼此电绝缘并且每个与横向功率晶体管的有源区域的子区域关联的多个负载焊盘分段；
进行晶片测试以在横向功率晶体管的无缺陷子区域和有缺陷子区域之间进行区分；
进行晶片切分以单体化为半导体芯片；以及
封装半导体芯片，其中只有与无缺陷子区域关联的负载芯片焊盘分段被电连接到器件封装的负载端子。
13.根据权利要求13所述的方法，其中将负载芯片焊盘分段电连接到负载端子是通过布线接合、带状物接合或夹具接合执行的。
14.根据权利要求12或13所述的方法，进一步包括：
将指示与无缺陷子区域关联或者与有缺陷子区域关联的负载芯片焊盘分段的信息存储在晶片测试映射中；以及
在封装期间使用该信息。
15.根据权利要求12或13所述的方法，进一步包括：
通过将测试标记施加到晶片来标记与无缺陷子区域关联或者与有缺陷子区域关联的负载芯片焊盘分段；以及
在封装期间使用测试标记。
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