CN219626660U - 用于射频ldmos器件的测试结构和晶圆 - Google Patents

Abstract

本申请实施例提供用于射频LDMOS器件的测试结构和晶圆，该测试结构的外延层位于衬底之上，外延层中设有漂移区；栅极介质层位于外延层之上；栅位于栅氧化层之上；法拉第环结构部分覆盖栅，场板结构覆盖漂移区并与法拉第环结构连接为Z字型一体结构；介质层覆盖栅极介质层、栅和法拉第环结构，且法拉第环结构与栅、场板结构和栅极介质层中间由介质层隔开；第一焊盘通过位于介质层中的接触孔与场板结构相连；第二焊盘通过位于介质层中的接触孔与栅相连。采用本申请提供的测试结构能够在线测量射频LDMOS器件的栅源电容，从而有效缩短了产品设计和研发周期，降低了试错成本。

Description

用于射频LDMOS器件的测试结构和晶圆

技术领域

本申请涉及半导体集成电路技术领域，特别涉及一种用于射频LDMOS器件的测试结构和晶圆。

背景技术

射频LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)是上世纪九十年代迅速发展起来的一种功率半导体器件。射频LDMOS具有开关速度快、线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好等优点，被广泛用于GSM、PCS、W-CDMA基站的功率放大器，以及无线广播与核磁共振等方面。

典型的射频LDMOS的基本结构如图1所示，其主要包括衬底11和外延层12、位于外延层12内的阱区80和漂移区20，以及分别位于阱区80和漂移区20中的重掺杂区以分别作为源区81和漏区21；外延层12上设有层叠设置的栅氧化层30和多晶硅栅40，以及位于多晶硅栅40两侧的侧墙；此外外延层12上还设有覆盖重掺杂区的金属硅化物层71以及金属层72，以实现正面电极的引出，衬底11背面还设有背面金属层73以作为背面电极。

为了实现LDMOS的高频应用，往往还需要在多晶硅栅40和漂移区20上设置法拉第环结构50和场板结构60。法拉第环结构50既要起到屏蔽外界电场的作用，也不能阻挡多晶硅栅40与外界的电连接。漂移区20上方的场板结构60可以改变漂移区20的电场分布，通过调整场板结构60的长度可改变漂移区20中电力线的分布，即调制耗尽区电场，从而减小表面电场峰值，提高击穿电压、降低导通电阻。同时接地的法拉第环结构50可以屏蔽栅极和漏极之间的电场，从而减小栅漏之间的寄生电容Cgd，提高器件的功率增益和截止频率。

实际应用中，若法拉第环结构覆盖栅极过多，则会直接影响栅源电容Cgs，从而影响产品性能。但是目前栅源电容Cgs不能实现在线独立评价，只能在产品流片并封装完成后才能进行测试，若不满足要求则需要重新流片，极大的延长了产品设计和研发周期。

实用新型内容

为了解决上述技术缺陷，本申请实施例提供一种用于射频LDMOS器件的测试结构；本申请实施例还提供一种晶圆。

一方面，本申请实施例中提供了一种用于射频LDMOS器件的测试结构，包括一种用于射频LDMOS器件的测试结构，其特征在于，包括：衬底、外延层、栅极介质层、栅、法拉第环结构、场板结构、介质层、第一焊盘和第二焊盘，其中：

所述外延层位于衬底之上，所述外延层中设有漂移区，且所述漂移区位于所述栅沿栅长方向的一侧；

所述栅极介质层位于所述外延层之上，所述栅位于所述栅极介质层之上；

所述法拉第环结构部分覆盖所述栅并延伸至覆盖所述栅朝向所述漂移区的一侧，所述场板结构覆盖所述漂移区并与所述法拉第环结构结构相连成一体结构；

所述介质层覆盖所述栅极介质层、所述栅和所述法拉第环结构，且所述法拉第环结构与所述栅、以及所述场板结构和所述栅极介质层之间均由所述介质层隔开；

所述第一焊盘通过贯穿所述介质层的接触孔与所述场板结构相连；所述第二焊盘通过贯穿所述介质层的接触孔与所述栅相连。

另一方面，本申请实施例提供了一种晶圆，其特征在于，包括阵列排布的多个LDMOS管芯区以及位于相邻LDMOS管芯区之间的划片道，其中：

所述LDMOS管芯区设有管芯，所述管芯采用介质隔离，在所述划片道设有上述任一项所述的测试结构。

本申请实施例中提供的用于射频LDMOS的测试结构，包含与射频LDMOS对应的栅和漂移区，分别覆盖栅和漂移区的法拉第环结构和场板结构，以及与法拉第环结构连接的第一焊盘、与栅连接的第二焊盘，通过两个焊盘测量法拉第环结构与栅之间的寄生电容，即可确定射频LDMOS器件中的栅源电容，因而能够实现射频LDMOS中栅源电容的在线测量，从而有效缩短了产品设计和研发周期，降低了试错成本。

本申请实施例中提供的晶圆，由于包括射频LDMOS器件以及上述测试结构，因此在晶圆加工过程中，可以通过上述测试结构在线独立评价射频LDMOS器件的栅源电容Cgs，而不必等待流片完成乃至封装完成，从而降低了晶圆加工过程中的测试成本。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为现有的一种典型的射频LDMOS器件的剖面图；

图2为本申请实施例提供的一种用于射频LDMOS器件的测试结构的剖面图；

图3为本申请实施例提供的一种用于LDMOS器件的测试结构的俯视图；

图4为图3虚线处的剖面图；

图5为使用本申请实施例的测试结构测量栅源寄生电容的原理图；

图6为使用本申请实施例的测试结构测量漂移区电阻的原理图；

图7为本申请实施例提供的一种晶圆的结构示意图。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

针对现有射频LDMOS制作过程中无法实现在线独立检测栅源电容Cgs的问题，本申请实施例提供了一种用于射频LDMOS器件的测试结构，如图2-4所示，该测试结构包括衬底110、外延层120、栅极介质层300、栅400、法拉第环结构500、场板结构600、介质层700、第一焊盘910和第二焊盘920，其中：

衬底110具体可以是射频LDMOS器件中常用的半导体衬底，如硅衬底。外延层120位于衬底110之上，可通过外延工艺，在衬底110上制作形成外延层120。一般衬底110与外延层120的掺杂类型相同，外延层120的离子掺杂浓度低于衬底110的离子掺杂浓度。

外延层120中包括漂移区200，漂移区200的掺杂类型与外延层120的掺杂类型相反；漂移区200位于栅400沿栅长方向的一侧。

栅极介质层300位于外延层120之上，栅极介质层300的材质具体可以是氧化硅。栅400位于栅极介质层300之上，具体可以是多晶硅栅，即栅400的材质为掺杂多晶硅。

法拉第环结构500部分覆盖栅400的顶部，并沿着栅400朝向漂移区200的一侧延伸并覆盖栅400的侧部。场板结构600覆盖漂移区200，并与法拉第环结构500相连成一体结构，比如在图2所示的剖视图中，法拉第环结构500与场板结构600整体呈Z字型一体结构。

介质层700覆盖栅极介质层300、栅400、法拉第环结构500和场板结构600，且法拉第环结构500与栅400之间、场板结构600和栅极介质层300中间由介质层700隔开。

第一焊盘910通过贯穿介质层700的接触孔与场板结构600相连，从而与法拉第环结构500相连；第二焊盘920通过贯穿介质层700的接触孔与栅400相连。

本申请实施例中的测试结构，其中的衬底110、外延层120、栅极介质层300、栅400、法拉第环结构500、场板结构600、介质层700的结构用于模拟射频LDMOS器件中相应部分，为方便理解，测试结构中的各部分与射频LDMOS器件中相应部分的名称保持一致或对应，但并不代表测试结构中的各部分必然具有与射频LDMOS器件中相应部分完全一致的功能。

本申请实施例提供的测试结构，具体可以是用于N沟道增强型高频功率LDMOS的测试结构。其中，衬底110可以为P+硅衬底，外延层120可以为P-外延层。漂移区200可以为N-漂移区。栅400可以是通过淀积、掺杂和刻蚀工艺形成的多晶硅栅，栅极介质层300是通过氧化在硅表面形成一层氧化层。介质层700可以通过炉管氧化或化学气相沉积的方式在栅400和漂移区200上方形成，起到栅400和法拉第环结构500之间以及法拉第环结构500和上层金属之间的隔离作用。法拉第环结构500和场板结构600为一体结构，共同构成法拉第屏蔽环结构。

为了能有效反映实际产品的特性，衬底110和外延层120的厚度和掺杂浓度等参数，栅极介质层300和栅400的材质和厚度，以及漂移区200的离子掺杂类型、掺杂浓度和深度应与实际射频LDMOS产品保持一致，最好在射频LDMOS产品加工时同步完成。

参考图1，由于射频LDMOS器件的法拉第环结构50以及场板结构60位于多晶硅栅40和漂移区20之上，同时与源极共同接地，因此法拉第环结构50与栅极之间的电容决定了栅源电容Cgs的大小。

与之对应的，本申请实施例中提供的测试结构，法拉第环结构500与栅400之间的寄生电容可直接反应射频LDMOS器件的栅源电容Cgs；通过设置与栅400电连接的焊盘(即第二焊盘920)，以及与法拉第环结构500电连接的焊盘(即第一焊盘910)，借助于第一焊盘910和第二焊盘920即可测量法拉第环结构500与栅400之间的寄生电容，从而确定射频LDMOS器件的栅源电容Cgs，这样即能够在线测量射频LDMOS器件的栅源电容，而不必等待流片完成以及封装完成，也就有效缩短了产品设计和研发周期，降低了试错成本；此外在该测试结构也可应用于射频LDMOS器件的批量生产过程中，即在晶圆加工过程中同步形成上述测试结构，以便于在射频LDMOS器件的加工制程中及时进行评价并根据评价结果做出继续流片或返工的处理，而不必等待划片乃至封装完成，从而降低了加工成本。

在线测试栅源电容Cgs时的测试原理如图5所示，由于在射频LDMOS器件中法拉第环结构50与源区81是等电位的，测试结构中法拉第环结构500与栅400之间的寄生电容直接决定了射频LDMOS的栅源电容Cgs，因此在评价栅源电容Cgs时，可直接在测试结构中的第二焊盘920和第一焊盘910之间检测电容值，以此电容值反映栅源电容Cgs的大小。

需要说明的是，本实施例的测试结构沿用了半导体领域对于MOS器件的栅长和栅宽的定义，图3中字母L代表栅长，箭头所指方向即为栅长方向；与栅长方向垂直且平行于衬底表面方向即为栅宽方向。另外，所谓介质层700中的接触孔，指的是形成于贯穿介质层700厚度的贯穿孔，此贯穿孔内填充有金属等导电材料而形成导电插塞，所以接触孔实际指的是导电插塞。

参考图1，在射频LDMOS器件中，场板结构60主要起到调节漂移区20中电力线的分布的作用，在实践中，一般场板结构60部分覆盖漂移区20，即漂移区20相对于场板结构60更为远离栅40，即沿栅长方向，场板结构60与漏区21之间存在预设距离，以避免场板结构60影响漏区21上方的金属硅化物层71以及金属层72等电极引出结构的形成。

与之不同的是，在本实施例提供的测试结构中，由于不涉及电极引出，因此即场板结构600与漂移区200的位置关系并不存在上述制约，也即，沿栅长方向，场板结构600可以超出漂移区200的边界。确切而言，沿栅长方向，场板结构600相对于漂移区200更为远离栅400。这样方便在介质层700上形成接触孔以及设置第一焊盘910，使得第一焊盘910的设置位置更为灵活。

具体地，如图2和图3所示(为方便展示，图2中部分结构进行了透明化处理)，场板结构600包括覆盖漂移区200的主体部分以及未覆盖漂移区200的引出部分，主体部分主要起到调节漂移区200中电力线的分布的作用，主体部分朝向栅400的一侧与法拉第环结构500连接，主体部分背离栅400的一侧与引出部分连接。第一焊盘910通过贯穿介质层700的接触孔与引出部分相连，即第一焊盘910在衬底110上的正投影也未覆盖漂移区200在衬底110上的正投影。

与场板结构600类似的，栅400也可以包括相连接的主体部分和引出部分，其中栅400的主体部分的长度即为栅长L，主体部分的宽度即为栅宽；法拉第环结构500部分覆盖主体部分，并沿着主体部分的侧部延伸至与场板结构600相连成一体结构。栅400的引出部分与第二焊盘920相连，即第二焊盘920通过贯穿介质层700的接触孔与栅400的引出部分相连。

如前述，本实施例中，法拉第环结构500部分覆盖栅400，确切而言，法拉第环结构500部分覆盖栅400的主体部分。在具体实施过程中，沿栅长方向，法拉第环结构500覆盖栅400的尺寸为栅长L的50％以下。换言之，栅400的主体部分中，不超过50％的顶部区域被法拉第环结构500所覆盖。

另外，本申请实施例还可用于在线测量场板结构600对漂移区200的调制能力，该调制能力的评价方式是：在向场板结构600施加不同电压时，测量漂移区200的导通电阻R_LDD。进一步参考图3和图4，本申请实施例的漂移区200沿栅宽方向的两侧各设置一个焊盘，即第三焊盘930。第三焊盘930通过贯穿于介质层700的接触孔与漂移区200电连接。具体而言，沿栅宽方向，漂移区200的两侧未被场板结构600所覆盖，可将第三焊盘930设置在未被场板结构600覆盖的漂移区200的上方。

如图3-4和图6所示，在线测试时，可以通过在与场板结构600电连接的第一焊盘910上施加电压，同时测试两个第三焊盘930之间加压之后的电流，获得漂移电阻以表征产品漂移区的导通能力。

优选地，如图3和图4所示，漂移区200中包括两个掺杂区210，两个第三焊盘930分别通过贯穿介质层700的接触孔与掺杂区210对应相连。两个掺杂区210分别位于场板结构600沿栅宽方向的两侧；换言之，漂移区210在衬底110上的正投影与场板结构600在衬底110上的正投影不交叠或部分交叠，以预留出足够的面积与第三焊盘930有效电连接。

不难理解的是，掺杂区210的掺杂类型与漂移区200的掺杂类型相同，且具有相对较高的掺杂浓度。比如对于N沟道LDMOS，掺杂区210的掺杂材料可以选磷或砷。掺杂区210具体可以在形成射频LDMOS器件的源/漏区的过程中同步形成。

本申请提供的测试结构，在漂移区200中进行重掺杂以形成掺杂区210，从而能够减小第三焊盘930与漂移区200之间的接触电阻，从而能够提高测试时的准确度。

本申请实施例提供的测试结构的优点为：1、解决了射频LDMOS中寄生电容和场板调试效果无法在线监控的问题，缩短设计和工艺验证周期。2、测试图形面积小，在划片道内就可完成图形搭建，不占用正常管芯的面积，并可设置在晶圆任意位置，对圆片各个位置特性进行监控。3、漂移区的面积、法拉第环结构的面积、法拉第环结构跨接长度等可根据器件的功能特点和射频特性来设置，也可进行拉偏设置，不增加加工难度。4、测试方法简单，可操作性强。5、由于可进行独立测试，而不必待射频LDMOS制作完成后测试，也就避免了对射频LDMOS成品测试过程中对产品其它性能参数带来不利影响。6、现有技术中，对射频LDMOS成品进行测试时不可避免的会受到其它结构的影响，而采用本实施例提供的测试结构，通过独立测试即可获得结果，可避免其它因素的影响，因此测试结果更为准确可靠。7、该测试结构与射频LDMOS的结构同步形成，不必增加新的工艺步骤。如图7所示，本申请实施例提供了一种晶圆，包括阵列排布的多个管芯区1以及位于相邻管芯区1之间的划片道2，其中：管芯区1设有射频LDMOS管芯，在划片道2设有上述任意一种的测试结构3。

除了将测试结构设置在划片道2，还可以将测试结构设置在管芯区，即原本用于设置射频LDMOS管芯的部分管芯区被用于设置测试结构。比如每个曝光场内的其中一个管芯区用于设置测试结构。在具体实施过程中，可以根据测试目的、管芯区面积以及划片道面积等情况设置测试结构的位置。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (8)

1.一种用于射频LDMOS器件的测试结构，其特征在于，包括：衬底(110)、外延层(120)、栅极介质层(300)、栅(400)、法拉第环结构(500)、场板结构(600)、介质层(700)、第一焊盘(910)和第二焊盘(920)，其中：

所述外延层(120)位于衬底(110)之上，所述外延层(120)中设有漂移区(200)，且所述漂移区(200)位于所述栅(400)沿栅长方向的一侧；

所述栅极介质层(300)位于所述外延层(120)之上，所述栅(400)位于所述栅极介质层(300)之上；

所述法拉第环结构(500)部分覆盖所述栅(400)并延伸至覆盖所述栅(400)朝向所述漂移区(200)的一侧，所述场板结构(600)覆盖所述漂移区(200)并与所述法拉第环结构(500)结构相连成一体结构；

所述介质层(700)覆盖所述栅极介质层(300)、所述栅(400)和所述法拉第环结构(500)，且所述法拉第环结构(500)与所述栅(400)、以及所述场板结构(600)和所述栅极介质层(300)之间均由所述介质层(700)隔开；

所述第一焊盘(910)通过贯穿所述介质层(700)的接触孔与所述场板结构(600)相连；所述第二焊盘(920)通过贯穿所述介质层(700)的接触孔与所述栅(400)相连。

2.根据权利要求1所述的测试结构，其特征在于，所述场板结构(600)包括相连接的主体部分和引出部分，其中所述主体部分与所述法拉第环结构(500)结构相连，且所述主体部分覆盖所述漂移区(200)；所述第一焊盘(910)通过贯穿所述介质层(700)的接触孔与所述引出部分相连。

3.根据权利要求1所述的测试结构，其特征在于，所述栅(400)包括相连接的主体部分和引出部分，所述法拉第环结构(500)部分覆盖所述主体部分，所述第二焊盘(920)通过贯穿所述介质层(700)的接触孔与所述引出部分相连。

4.根据权利要求3所述的测试结构，其特征在于，所述栅极介质层(300)为氧化硅层，所述栅(400)为多晶硅栅。

5.根据权利要求1或3所述的测试结构，其特征在于，沿栅长方向，所述法拉第环结构(500)覆盖所述栅(400)的尺寸为栅长的50％以下。

6.根据权利要求1-4任一项所述的测试结构，其特征在于，还包括两个第三焊盘(930)，两个所述第三焊盘(930)分别位于所述场板结构(600)沿栅宽方向的两侧，且两个所述第三焊盘(930)分别通过贯穿所述介质层(700)的接触孔与所述漂移区(200)相连。

7.根据权利要求6所述的测试结构，其特征在于，所述漂移区(200)中还设有两个掺杂区(210)，所述掺杂区(210)的掺杂类型与所述漂移区(200)的掺杂类型相同，且所述掺杂区(210)的掺杂浓度大于所述漂移区(200)的掺杂浓度；

两个所述第三焊盘(930)分别通过贯穿所述介质层(700)的接触孔与所述掺杂区(210)对应相连。

8.一种晶圆，其特征在于，包括阵列排布的多个管芯区以及位于相邻管芯区之间的划片道，其中：

所述管芯区设有射频LDMOS管芯，在所述划片道设有权利要求1-7任一项所述的测试结构。