CN117878126A - 由绝缘体上硅衬底形成的集成电路 - Google Patents

由绝缘体上硅衬底形成的集成电路 Download PDF

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凯特·巴尔格罗夫
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Abstract

公开了由绝缘体上硅衬底形成的集成电路。绝缘体上硅衬底具有形成在衬底上的至少一个富陷阱区域和至少一个非富陷阱区域的层、形成在至少一个富陷阱区域和至少一个非富陷阱区域的层上的绝缘体层以及形成在绝缘体层上的有源层，至少一个非富陷阱区域中的一个上方的有源层限定了区域，在区域中和/或区域上能够制造易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起的累积电荷影响的电路。

Description

由绝缘体上硅衬底形成的集成电路
本申请为2018年4月30日提交的国际申请号为PCT/US2018/030191、发明名称为“稳定的SOI FET的可管理衬底效应”的PCT申请的分案申请，该PCT申请进入中国国家阶段日期为2019年11月15日，国家申请号为201880032487.8。
相关申请的交叉引用
本申请要求于2017年5月19日提交的美国专利申请第15/600,588号(代理人案卷号PER-232-PAP)的优先权，该美国专利申请的全部公开内容通过引用并入本文。本申请可以与于2017年5月19日提交的题为“Transient Stabilized SOI FETs”的美国专利申请第15/600,579号(代理人案卷号PER-231-PAP)、于2015年12月9日提交的题为“S-Contact forSOI”的美国专利申请第14/964,412号、于2016年12月20日提交的题为“Systems,Methodsand Apparatus for Enabling High Voltage Circuits”的美国专利申请第15/385,618号以及于2016年9月16日提交的题为“Standby Voltage Condition for Fast RF AmplifierBias Recovery”的美国专利申请第15/268,297号有关，所有这些美国专利申请都已转让给本发明的受让人，并通过引用并入本文。
技术领域
本发明涉及电子电路，并且更具体地涉及利用绝缘体上硅技术制造的射频电路。
背景技术
现代射频(RF)收发器已经变得无处不在，其表现形式见于蜂窝电话、无线网络(例如WiFi、蓝牙)、膝上型计算机、平板电脑、计算机外围设备(例如打印机、键盘、鼠标)等中。这种普遍性增加了对更小并且更低功率的射频收发器电路设计的需求。
图1是诸如可以在蜂窝电话中使用的类型的典型的现有技术收发器100的框图。如图所示出的，收发器100包括用于在RF信号路径上直接传送和/或变换信号的RF模拟电路、用于RF信号路径之外的操作需求(例如，用于偏置电压和切换信号)的非RF模拟电路以及用于控制和用户接口需求的数字电路的混合。在此示例中，接收器路径Rx包括RF前端、IF块、后端和基带部分(请注意，在某些实现方式中，各部分之间的线可以是模糊的)。
接收器路径Rx通过天线102和切换单元104接收空中RF信号，该切换单元104可以用有源切换器件(例如，场效应晶体管或FET)或实现频域复用的无源器件例如双讯器或双工器来实现。RF滤波器106将期望接收的RF信号传递至低噪声放大器(LNA)108，该低噪声放大器(LNA)108的输出与第一本地振荡器112的输出在混频器110中相结合以产生中频(IF)信号。IF信号在被施加至可以耦接至第二本地振荡器120的解调器118之前，可以被IF放大器114放大并且经受IF滤波器116。通过模数转换器122将解调器118的输出转换为数字信号并提供给一个或更多个系统部件124(例如，视频图形电路、声音电路、存储设备等)。转换后的数字信号可以表示例如图像(视频或静止图像)、声音或符号例如文本或其他字符。
在所示出的示例中，发送器路径Tx包括基带、后端、IF块和RF前端部分(同样，在一些实现方式中，部分之间的线可以是模糊的)。通过数模转换器126将来自一个或更多个系统部件124的数字数据转换为模拟信号，数模转换器126的输出被施加至调制器128，调制器128也可以耦接至第二本地振荡器120。调制器128的输出在被IF放大器132放大之前，可以经受IF滤波器130。然后IF放大器132的输出与第一本地振荡器112的输出在混频器134中相结合以产生RF信号。RF信号可以由驱动器136放大，驱动器136的输出被施加至功率放大器(PA)138。经放大的RF信号可以耦接至RF滤波器140，RF滤波器140的输出通过切换单元104耦接至天线102。
由微处理器142以已知方式控制收发器100的操作，该微处理器142与系统控制部件(例如，用户接口、存储器/存储设备、应用程序、操作系统软件、电力控制器等)交互。此外，收发器100通常将包括其他电路，例如偏置电路146(其可以在整个收发器100中分布在晶体管器件附近)、静电放电(ESD)保护电路(未显示)、测试电路(未显示)、工厂编程接口(未显示)等。
对于本领域的普通技术人员应该明显的是，收发器100的某些部件(例如，滤波器)可以以不同的顺序放置，并且某些部件可以被实现为不同的集成电路(IC)。例如，RF前端可以与其余电路分开实现(尽管有尝试在单个IC中集成尽可能多的收发器功能的趋势)。可以(并且通常)添加其他部件(例如，附加的滤波器、阻抗匹配网络、可变移相器/衰减器、电力分配器等)。重要的是，在现代收发器中，通常有一个以上的接收器路径Rx和发送器路径Tx——例如以适应多种频率和/或信令模式——因此切换和控制变得更加复杂。
通常，电子电路设计面临的挑战是不存在理想的部件，尤其是在处理RF信号时。例如，RF信号路径中的许多无源部件和有源部件的工作特性都取决于频率。作为另一示例，RF电路设计的一个重要问题是消除或控制不需要的交叉效应(“串扰”)和自效应，例如寄生电容和电感、不期望的信号耦合、由于环境温度变化以及自热引起的性能变化等等。当将RF电路实施为IC时，RF设计的问题变得更加尖锐，其中部件材料、电路并置和功率限制增加了优化所有部件的工作参数的难度。作为一个示例，FET本质上被设计为与场一起工作，但是场没有明显的边缘并且经常引起交叉效应和自效应。作为另一示例，FET具有受进程、电压和温度(PVT)变化限制的工作参数。因此，被实现为IC的RF电路设计通常需要以牺牲其他参数为代价来优化某些电路参数。
作为这种折衷的示例，如上所述，收发器100将通常包括偏置电路。图2是现有技术的偏置电压生成电路200的框图。在该示例中，稳定的基准电压源202提供基准电压VBG。基准电压源202可以是例如带隙电压基准，该带隙电压基准是广泛用于IC中的与温度无关的电压基准电路，无论电力供应变化、温度改变以及负载如何，该电压基准电路都会产生基本恒定的电压。基准电压VBG被施加至电压至电流转换器电路204，电压至电流转换器电路204本质上将基准电压VBG除以电阻R以生成基准电流IREF。基准电流IREF可以被施加至偏置生成器电路206，偏置生成器电路206生成适于特定放大器208的特定偏置电压VBIAS。取决于整个电路的需求，偏置生成器电路206可以是简单的也可以是复杂的。在于2016年9月16日提交的题为“Cascode Amplifier Bias Circuits”的美国专利申请第15/268,229号中描述了各种偏置生成器电路的示例，该美国专利申请已转让给本发明的受让人并且通过引用并入本文。
RF电路的显著特征通常是不同的部件可能需要不同的优化。例如，放大器208在RF信号路径中，并且通常是针对RF频率下的性能而进行优化的模拟电路。相比之下，虽然偏置电压生成电路200的部件通常也是模拟电路，但是它们通常不以RF频率工作并且它们可能需要不同于RF信号路径部件的优化。RF电路设计的不同挑战是针对某些电路的优化可能对其他电路的优化产生不利影响。
通常，对于大多数收发器而言，RF信号路径部件是要优化的最重要的电路。一段时间以前就认识到，绝缘体上半导体(SOI)IC技术对于这种优化特别有用。SOI技术的重要方面是其中形成有电路的半导体区域通过电绝缘层与块状衬底隔离。将电路与块状衬底隔离的优点是串扰和寄生电容的显著降低，这显著提高了RF部件的速度和电力特性。
图3是示出用于单个FET的典型的现有技术SOIIC结构300的框图。SOI结构300包括衬底302、绝缘体层304和有源层306。衬底302通常是诸如硅的半导体材料。绝缘体层304是电介质，该电介质通常是通过硅衬底302的氧化而形成的二氧化硅；绝缘体层304通常被称为掩埋氧化物(或“BOX”)层。有源层306可以包括注入物和/或层的某种组合，所述注入物和/或层包括掺杂剂、电介质、多晶硅、金属布线、钝化剂以及用于形成有源和/或无源电子部件和/或机械结构的其他材料。例如，在示出的实施方式中，FET被示为包括源极S、漏极D和绝缘层308上方的栅极G。未示出的附加元件可以包括接触件、与其他部件和/或外部连接的传导互连以及保护涂层。
虽然对于RF电路例如收发器部件，图3的基础的SOIIC结构300可以良好地合理工作，但是随着频率的增加和电力规格的降低，串扰和寄生元件再次开始影响诸如线性度和切换速度的参数。因此，可能需要其他优化。例如，图4是示出用于单个FET的改进的现有技术SOIIC结构400的框图。SOI结构400包括高电阻率衬底402、富陷阱层404、BOX绝缘体层406以及包括单个示例FET 410的有源层408。
衬底402的高电阻率使得穿过衬底402的寄生路径的阻抗更高。用于高电阻率衬底402的材料典型地包括非常轻掺杂的硅，使得高电阻率衬底402呈现绝缘体的一些特性。仅使用高电阻率衬底已被证明能够将用于RF通信电路的SOI结构的优势扩展大约两个频率数量级。
富陷阱层404是另一问题的解决方案。尽管当仅高电阻率衬底用于SOIIC结构中时能够减少衬底损耗，但它们极易受到被称为寄生表面传导的另一现象的影响。发生寄生表面传导问题是因为：高电阻率衬底402能够终止场线，但是由于电荷载流子受到有源层408中的信号电压的变化的影响，因此高电阻率衬底402的薄表面区域可以形成为反转或累积区域。有源层408中的信号直接改变薄表面区域中的电荷载流子移位的程度。结果，在没有陷阱层404的情况下，如由有源层408看到的，高电阻率衬底402与有源层408之间的结的电容取决于所施加的电压，从而导致非线性和信号纯度的损失。另外，施加的电压可以使该界面在高电阻率衬底402侧反转，并且在薄表面区域内创建沟道状层，在该薄表面区域中，尽管事实上衬底层402是高电阻，但是电荷可以很容易地在横向方向上移动。因此，这种影响还可以致使RF通信电路中的信号劣化串扰。
在衬底层402的顶部上形成富陷阱层404基本上减轻了寄生表面传导。富陷阱层404通常被形成为衬底402的顶表面上的非晶硅或多晶硅层，并且显著降低了衬底402的薄表面区域中的电荷载流子的迁移率。由于载流子不能行进得太远，所以保留了衬底402的有效电阻并且如由有源层408所看到的，电容不取决于有源层408中的信号。具有富陷阱层404的SOIIC衬底的改进的RF性能如此显著，以使得可商购具有该构造的晶片。
因此，基于SOI的IC技术在一定程度上改善了RF性能；高电阻率SOI衬底进一步在一定程度上改善了RF性能；并且具有富陷阱层的高电阻率SOI衬底进一步改善了RF性能。然而，形成在富陷阱层404上方的有源层408中的基于SOI的RF电路的改进的性能可能不利地影响形成在富陷阱层404上方的有源层408中的非RF电路例如开关和偏置电路的期望的操作特性。
例如，对于某些部件(例如，用于WiFi收发器的功率放大器，例如符合IEEE802.11ax或802.1lac标准的功率放大器)，部件仅在短时间段内(例如，在WiFi功率放大器中约为4mS)是活动的，并且在大部分时间处于低电力模式(例如，“睡眠”或“待机”模式)以节省电力。在WiFi示例中，功率放大器的待机功耗可以非常低(例如，<10μA)，但是可能需要放大器具有非常快的睡眠至活动的转变时间(例如，<1μS)并且在变成活动后很快(例如，<30μS)获得非常稳定的增益。可以通过实质上将一些活动电路切换为关闭来实现低功耗待机模式。更一般地，许多基于无线电的系统特别是电池操作的系统(例如，蜂窝电话和WiFi无线电)大量使用待机模式以节省电力使用以及/或者保持电池寿命。从待机模式转变到活动模式会引入瞬态效应，尤其是在偏置电路中，这可能需要很长的时间才能解决。然而，许多RF和模拟性能需求通常不允许大量的恢复(“缓冲”)时间。通常，这样的无线电系统被设计为尽快开始传输最大量的数据。这就要求无线电系统从待机模式唤醒回到活动模式并为完全性能做好准备而没有明显的瞬态影响。
增加集成电路设计的挑战的是SOI FET可以随着时间的推移产生累积电荷的事实。例如，一种累积电荷取决于FET 410的源极S、漏极D和栅极G处的电位。更具体地，当在某些SOI电路实现方式中使用时，常规的FET可以在累积电荷状态下操作。这种现象也被称为“浮体效应”或“翘曲效应”，更普遍的是SOI FET的体电位对其偏置和载流子复合过程的历史的依赖性的影响。FET体相对于绝缘衬底形成电容器，并且相应地电荷累积在该电容器上。累积的电荷可以引起不利影响，例如结构中的寄生晶体管打开并致使关断状态泄漏(造成较高的电流消耗)，并且还会引起历史效应，即FET阈值电压VTH对FET的先前状态的依赖性。
累积电荷的另一方面与FET的关断状态和对器件线性度的最终影响有关，并在于1011年3月22日发布的题为“Method and Apparatus for use in Improving Linearityof MOSFET’S using an Accumulated Charge Sink”的美国专利第7,910,993B2号中进行了描述，该美国专利被转让给本发明的受让人。
SOI衬底402上的富陷阱层404可以是累积电荷的单独源。例如，当有源层中的FET在导通状态与关断状态之间切换时，伴随这样的状态变化的电场变化会致使电荷累积在富陷阱层404与BOX绝缘体层406之间。富陷阱层404的高阻抗性质阻碍了捕获的累积电荷的消散。
不论源如何，累积的电荷可能需要很长时间(例如>4mS)来平衡，并且可以影响FET器件的固有特性(例如，器件的阈值电压VTH)。因此，将大多数开关FET或所有开关FET关断以实现如上面的WiFi示例中的待机模式电力水平规范会在富陷阱层404内或附近产生累积电荷，在将FET重新导通达到稳定增益点时，将会花费时间来消散该累积电荷；该时间可能会超过所需的睡眠至活动转变规范。
影响FET工作点(例如VTH、偏置、电流IDS等)的任何因素通常对基于这样的器件的电路的性能例如放大器电路的增益稳定性产生不利影响。由于累积电荷现象，SOI FET本质上具有“记忆”：即改变FET的工作点还包括将FET体和衬底设置为新的电位。此外，邻近的FET和带电节点会影响FET的固有特性。在这样的情况下，完全关断FET并且然后让FET导通并立即完全稳定是相当具有挑战性的。
即使如在上面参考的美国专利申请第14/964,412号中教导的那样提供衬底接触件(S接触件)以减轻各种类型的累积电荷，也不能完全缓解操作期间的问题(即使接触件是欧姆的)，因为衬底402的高电阻率限制了电荷的流动。此外，耦接至衬底402的任何事物都可以改变其电位，从而影响附近的FET器件。
先前为减轻制造在具有富陷阱层的SOI衬底上的FET的累积电荷问题所做的尝试包括：提高体结的有效性(例如通过在FET的源极侧上散布结)，使用较短宽度和/或较长长度的FET来减少累积电荷(注意，较长长度的FET通常不适用于功率放大器)，或采用工艺技术来降低体结电阻。还尝试在电路级处补偿累积电荷问题的影响(而不是实际缓解该问题)，例如通过创建复制电路来尝试探查出由于累积电荷引起的增益变化。然而，这种电路专用解决方案通常不足以作为通用解决方案。
因此，需要消除或减少在具有富陷阱层的SOI衬底中形成累积电荷或者减轻累积电荷对制造在具有富陷阱层的SOI衬底上的FET的性能的影响的方法和结构。本发明解决了这些需求和其他需求。
发明内容
本发明包括在具有富陷阱层的绝缘体上硅(SOI)衬底的选定区域中的几种类型的修改以及进行这种修改的方法。修改的区域消除或管理否则将由于下面的富陷阱层和经历状态的瞬态变化的有源层器件的相互作用而产生的累积电荷，从而消除或减轻了这样的累积电荷对制造在这样的衬底上的非RF集成电路的影响。
在特定应用中，本发明的一个或更多个实施方式的使用降低了FET的待机功耗，同时实现了非常快的睡眠到活动的转变时间(例如，<1μS)并且在变成活动后很快获得非常稳定的增益。
因此，本发明的实施方式针对要求高线性度的RF电路例如RF开关保留了具有富陷阱层的SOI衬底的有益特性，同时针对对由于富陷阱层的存在而引起的累积电荷效应敏感的电路例如非RF模拟电路和放大器(包括功率放大器和低噪声放大器)避免了富陷阱层的问题。
在第一实施方式中，在高电阻率衬底上选择性地形成富陷阱层。
在第二实施方式中，在形成BOX绝缘体层之前修改富陷阱层的特性。
在第三实施方式中，在形成BOX绝缘体层之后(并且可选地在形成有源层之后)修改富陷阱层的特性。
在第四实施方式中，在形成BOX绝缘体层之后(并且可选地在形成有源层之后)通过使用激光退火工艺来修改富陷阱层的特性。
在第五实施方式中，通过移除富陷阱层的选定区域来修改预制SOI晶片的富陷阱层。
在第六实施方式中，通过建立凸起区域来修改具有富陷阱层的预制SOI晶片。
在一些实施方式中，在IC衬底中形成S接触件以形成包含对累积电荷效应敏感的FET的受保护区域。更具体地，S接触件基本上围绕要保护的每个电路，从而基本上创建至少部分地被S接触件“环”围绕的相应“阱”。S接触件环降低了衬底阻抗，从而降低了电路下方的衬底电压的沉降时间，帮助电路屏蔽电干扰，帮助从IC的某些层中排出累积电荷，并且通过防止电路之间不均匀的衬底电位来帮助改善阱内的电路的阻抗匹配。
在附图和以下描述中阐述了本发明的一个或更多个实施方式的细节。本发明的其他特征、目的和优点将通过说明书和附图以及权利要求书变得明显。
附图说明
图1是诸如可以在蜂窝电话中使用的类型的典型的现有技术收发器的框图。
图2是现有技术的偏置电压生成电路的框图。
图3是示出用于单个FET的典型的现有技术SOIIC结构的框图。
图4是示出用于单个FET的改进的现有技术SOIIC结构的框图。
图5A是示出制造具有高电阻率衬底的SOI晶片中的过程中步骤的框图。
图5B是根据图5A的教导处理的SOI晶片的框图。
图6A是示出制造具有高电阻率衬底和富陷阱层的SOI晶片中的过程中步骤的框图。
图6B是根据图6A的教导处理的SOI晶片的框图。
图7A是示出制造具有高电阻率衬底、富陷阱层和BOX绝缘体层的SOI晶片中的过程中步骤的框图。
图7B是根据图7A的教导处理的SOI晶片的框图。
图7C是示出制造具有高电阻率衬底、富陷阱层、BOX绝缘体层以及有源层的SOI晶片中的变型过程中步骤的框图。
图8A是示出制造具有高电阻率衬底、富陷阱层和BOX绝缘体层的SOI晶片中的过程中步骤的框图。
图8B是根据图8A的教导处理的SOI晶片的框图。
图8C是示出制造具有高电阻率衬底、富陷阱层、BOX绝缘体层以及有源层的SOI晶片中的变型过程中步骤的框图。
图9A是制造的SOI晶片的框图。
图9B是经蚀刻的制造的SOI晶片的框图。
图9C是根据图9B的教导处理的经蚀刻的SOI晶片的框图。
图9D是根据图9B的教导处理的经蚀刻的SOI晶片的变型的框图。
图10A是制造的SOI晶片的框图。
图10B是增强型SOI晶片的框图。
图10C是根据图10B的教导处理的增强型SOI晶片的框图。
图11是示出用于单个FET的具有富陷阱层和衬底接触件的SOIIC结构的框图。
图12是包括12个示例电路的程式化IC的区域的俯视图，所述12个示例电路是易受由未经修改的富陷阱层和包括这样的电路(例如，用于功率放大器的偏置电路的电流镜)的FET的状态的瞬态变化的相互作用引起的累积电荷影响的类型。
图13是包括由多个S接触件围绕的图12的12个示例电路的程式化IC的区域的俯视图。
图14是示出用于单个FET的具有富陷阱层、BOX绝缘体层和衬底接触件的SOIIC结构的框图。
图15是示出用于在高电阻率衬底上形成绝缘体上硅(SOI)集成电路的第一方法的处理流程图。
图16是示出用于在高电阻率衬底上形成绝缘体上硅(SOI)集成电路的第二方法的处理流程图。
图17是示出用于在高电阻率衬底上形成绝缘体上硅(SOI)集成电路的第三方法的处理流程图。
图18是示出用于在高电阻率衬底上形成绝缘体上硅(SOI)集成电路的第四方法的处理流程图。
在各个附图中，相似的附图标记和标号指示相似的元素。
具体实施方式
本发明包括对具有富陷阱层的绝缘体上硅(SOI)衬底的选定区域中的几种类型的修改以及进行这样的修改的方法。经修改的区域消除或管理否则将由于下面的富陷阱层和经历状态的瞬态变化的有源层器件的相互作用而产生的累积电荷，从而消除或减轻这样的累积电荷对制造在这样的衬底上的非RF集成电路的影响。
在特定应用中，使用本发明的一个或更多个实施方式降低了FET的待机功耗，同时使得睡眠到活动的转变时间非常快(例如，<1μS)，并且在变成活动后很快获得非常稳定的增益。
因此，本发明的实施方式针对需要高线性度的RF电路例如RF开关的保留了具有富陷阱层的SOI衬底的有益特性，同时针对对由富陷阱层的存在引起的累积电荷效应敏感的电路例如非RF模拟电路和放大器(包括功率放大器和低噪声放大器)避免了富陷阱层的问题。
形成期间对富陷阱层的修改
在第一实施方式中，在高电阻率衬底上选择性地形成富陷阱层。
图5A是示出制造具有高电阻率衬底402的SOI晶片500中的过程中步骤的框图。在该示例中，掩模被用于限定高电阻率衬底402(垂直截断示出，实际比例更典型地类似于图4)上的富陷阱区域502。还以由掩模限定的模式以常规方式在高电阻率衬底402上形成富陷阱区域502。
与富陷阱(trap region)区域502相邻的阶梯区域是“非TR区域”504。在一些实施方式中，可以将填充材料508例如BOX沉积在与富陷阱区域502相邻的非TR区域504内以提供较平坦的表面。显然，可以在SOI晶片500的不同区域中形成一个以上的富陷阱区域502和一个以上的非TR区域504。当使用填充材料508时，基本上所有富陷阱区域502都将被非TR区域504(其中的一些或全部可以是连续的)包围。
图5B是根据图5A的教导处理的SOI晶片520的框图(与图4相比，垂直尺度被压缩)。以常规方式在富陷阱区域502和非TR区域504上方(如果存在填充材料508，则包括在填充材料508上方)形成BOX绝缘体层406，然后以常规方式在BOX绝缘体层406上方形成有源层408。
所示出的顺序的第一变型是：在高电阻率衬底402上形成富陷阱层，然后对富陷阱层掩模并向下蚀刻至高电阻率衬底402以限定非TR区域504。在一些实施方式中，诸如BOX的填充材料508可以沉积在非TR区域504内。此后，可以形成BOX绝缘体层406和有源层408，得到图5B中所示的结构(如果使用了填充物508)。
所示出的顺序的第二变型是：在高电阻率衬底402上形成非富陷阱材料(例如BOX)层，然后掩模并蚀刻该层以限定要在其中形成富陷阱材料的区域，然后在蚀刻区域内形成对应的富陷阱区域502。不包含富陷阱材料的区域将是非TR区域504。此后，可以形成BOX绝缘体层406和有源层408，得到图5B中所示的结构(如果使用了填充物508)。
如所示出的，非TR区域504位于包括最容易受到累积电荷影响的一个或更多个FET的非RF电路510的区域下方，所述累积电荷由未修改的富陷阱层404与包括这样的电路的FET的状态的瞬态变化的相互作用引起。相比之下，富陷阱区域502位于包括通常受益于富陷阱区域502的特性的一个或更多个FET(例如，RF信号路径中的FET)的RF电路512的区域下方。
大面积非TR区域504避免了将FET与非TR区域的各个“阱”对准的问题。显然，富陷阱区域502保留了富陷阱层404的所有正常特性，因此仍可用于制造能够受益于这样的特性的有源层RF电路。
在BOX层形成之前对富陷阱层特性的修改
在第二实施方式中，在形成BOX绝缘体层之前修改富陷阱层的特性。
图6A是示出制造具有高电阻率衬底402和富陷阱层404的SOI晶片600中的过程中步骤的框图。在该示例中，已经在高电阻率衬底402(垂直截断示出，实际比例更典型地类似于图4)上形成了富陷阱层404。
在富陷阱层404上方形成BOX绝缘体层406之前，对富陷阱层404的将位于一个或更多个FET下方的区域进行修改，所述一个或更多个FET否则将受到由富陷阱层404和经历状态的瞬态变化的有源层器件的相互作用引起的累积电荷的不利影响。更具体地，应用表面修改步骤602以将选择的掺杂剂注入或扩散到富陷阱层404的选定区域的材料中，以便充分地破坏富陷阱层404的区域604，从而消除或减弱区域604捕获这样的累积电荷的能力。更具体地，使受损区域604比富陷阱层404更传导，从而使得累积电荷能够更快地消散。
可以以常规方式例如通过穿过限定受损区域604的面积范围的掩模进行离子注入或扩散来执行修改步骤602。所选择的掺杂剂可以是N型或P型掺杂剂，例如磷、砷(N型)或硼(P型)。
在修改步骤602之后，以常规方式在富陷阱层404上方形成BOX绝缘体层406，然后以常规方式在BOX绝缘体层406上方形成有源层408。然后在受损区域604上方的有源层408内和/或有源层408上形成一个或更多个FET 410。通过下面的受损区域604消除或减轻了否则将会由富陷阱层404与FET 410的状态的瞬态变化的相互作用引起的累积电荷对这样的FET 410的影响。
虽然图6A中仅示出单个FET 410，但通常富陷阱层404的受损区域604将延伸到多个FET 410例如不在RF信号路径中的基于FET的模拟电路的下面的区域。因此，大面积受损区域604避免了将FET与受损的富陷阱层404的各个“阱”对准的问题。显然，富陷阱层404的在受损区域604外的区域保留富陷阱层404的所有正常特性，因此仍然可用于制造能够受益于这样的特性的有源层RF电路。
例如，图6B是根据图6A的教导处理的SOI晶片620的框图(垂直尺度被压缩)。富陷阱层404内的受损区域604位于包括一个或更多个FET的非RF电路610的区域下方，所述一个或更多个FET最容易受到由未修改的富陷阱层404与包括这样的电路的FET的状态的瞬态变化的相互作用引起的累积电荷影响。相比之下，富陷阱层404在包括一个或更多个FET(例如RF信号路径中的FET)的RF电路612的区域下方保持未受损。
可以在考虑诸如BOX绝缘体层406的厚度和非RF电路610的电力和切换特性以及规范之类的因素的情况下通过建模或根据经验来确定施加至富陷阱层404内的损伤区域604的掺杂量。
BOX层形成之后对富陷阱层特性的修改
在第三实施方式中，在形成BOX绝缘体层之后(并且可选地在形成有源层之后)修改富陷阱层的特性。
图7A是示出制造具有高电阻率衬底402、富陷阱层404和BOX绝缘体层406的SOI晶片700中的过程中步骤的框图。在该示例中，已经在高电阻率衬底402(同样，垂直截断示出，实际比例更典型地类似于图4)上形成了富陷阱层404和BOX绝缘体层406。
在富陷阱层404上方形成BOX绝缘体层406之后，对富陷阱层404的将位于一个或更多个FET下方的区域进行修改，所述一个或更多个FET否则将受到由富陷阱层404和经历状态的瞬态变化的有源层器件的相互作用引起的累积电荷的不利影响。更具体地，应用表面修改步骤702以将选择的掺杂剂注入穿过BOX绝缘体层406并注入到富陷阱层404的选定区域的材料中，以便充分地破坏富陷阱层404的区域704，从而消除或减弱区域704捕获这样的累积电荷的能力。更具体地，使受损区域704比富陷阱层404更传导，从而使得累积的电荷能够更快地消散。
可以以常规方式例如通过穿过限定受损区域704的面积范围的掩模进行离子注入来执行修改步骤702。所选择的掺杂剂可以是N型或P型掺杂剂，例如磷、砷(N型)或硼(P型)。
在修改步骤702之后，以常规方式在BOX绝缘体层406上方形成有源层408。然后在受损区域704上方的有源层408内和/或有源层408上形成一个或更多个FET 410。通过下面的受损区域704消除或减轻了否则将会由富陷阱层404与FET 410的状态的瞬态变化的相互作用引起的累积电荷对这样的FET 410的影响。
虽然在图7A中仅示出单个FET 410，但是通常富陷阱层404的受损区域704将延伸到多个FET 410例如不在RF信号路径中的基于FET的模拟电路的下面的区域。因此大面积受损区域704避免了使FET与受损的富陷阱层404的各个“阱”对准的问题。显然，富陷阱层404的在受损区域704外的区域保留了富陷阱层404的所有正常特性，因此仍然可用于制造能够受益于这样的特性的有源层RF电路。
例如，图7B是根据图7A的教导处理的SOI晶片720的框图(垂直尺度被压缩)。富陷阱层404内的受损区域704位于包括一个或更多个FET的非RF电路710的区域下方，所述一个或更多个FET最容易受到由未修改的富陷阱层404与包括这样的电路的FET的状态的瞬态变化的相互作用引起的累积电荷影响。相比之下，富陷阱层404在包括一个或更多个FET(例如，RF信号路径中的FET)的RF电路712的区域下方保持未受损。
图7C是示出制造具有高电阻率衬底402、富陷阱层404、BOX绝缘体层406以及有源层408的SOI晶片740中的变型过程中步骤的框图。在该示例中，已经在高电阻率衬底402(同样，垂直截断示出，实际比例更典型地类似于图4)上形成了富陷阱层404、BOX绝缘体层406和有源层408。
同样，对富陷阱层404的将位于一个或更多个FET下方的区域进行修改，所述一个或更多个FET否则将会受到由富陷阱层404和经历状态的瞬态变化的有源层器件的相互作用引起的累积电荷的不利影响。更具体地，应用表面修改步骤702以穿过有源层408和BOX绝缘体层406将选择的掺杂剂注入到富陷阱层404的选定区域的材料中，以便充分地破坏富陷阱层404的区域704，从而消除或减轻区域704捕获这样的累积电荷的能力。更具体地，使受损区域704比富陷阱层404更传导，从而使得累积的电荷能够更快地消散。处理可以如图7B所示继续，其中在受损区域704上方形成非RF电路710，并且在富陷阱层404上方形成RF电路712。
如在图5A和图5B中作为示例示出的实施方式中，可以在考虑诸如BOX绝缘体层406的厚度和非RF电路710的电力和切换特性以及规范之类的因素的情况下通过建模或根据经验来确定应用至富陷阱层404内的受损区域704的掺杂量。
BOX层形成之后对富陷阱层特性的激光修改
在第四实施方式中，在形成BOX绝缘体层之后(并且可选地在形成有源层之后)通过使用激光退火工艺对富陷阱层的特性进行修改。
图8A是示出制造具有高电阻率衬底402、富陷阱层404和BOX绝缘体层406的SOI晶片800中的过程中步骤的框图。在该示例中，已经在高电阻率衬底402(同样，垂直截断示出，实际比例更典型地类似于图4)上形成了富陷阱层404和BOX绝缘体层406。值得注意的是，包括红外线的光波长范围基本上能够透射过BOX绝缘体层406。
在富陷阱层404上方形成BOX绝缘体层406之后，对富陷阱层404的将位于一个或更多个FET下方的区域进行修改，所述一个或更多个FET否则将会受到由富陷阱层404和经历状态的瞬态变化的有源层器件的相互作用引起的累积电荷的不利影响。更具体地，来自聚焦激光器(未示出)的光能802被用于对富陷阱层404的选定区域的材料进行退火，以便充分地改变富陷阱层404的退火区域804的电特性，从而消除或减轻退火区域804捕获这样的累积电荷的能力。
更详细地，选择具有将传输穿过BOX绝缘体层406的波长的激光器。来自激光器的光能802穿过BOX绝缘体层406聚焦到富陷阱层404上，以局部熔化富陷阱层404。如上所述，富陷阱层404通常被形成为高电阻率衬底402上的非晶硅或多晶硅层，并且显著降低了高电阻率衬底402的薄表面区域中的电荷载流子的迁移率。然而，非晶硅或多晶硅对电流的传导性不是很高。激光退火会熔化非晶硅或多晶硅，并使得能够重结晶为对电流具有较高的传导性的较大的晶体(或者甚至重结晶为单晶)。因此，富陷阱层404的退火区域804比未修改的富陷阱层404更传导，因此使得累积的电荷能够更快地消散。因此，该处理在许多方面类似于图7A和图7B所示的处理。
在激光退火修改步骤之后，以常规方式在BOX绝缘体层406上方形成有源层408。然后在退火区域804上方的有源层408内和/或有源层408上形成一个或更多个FET 410。通过下面的退火区域804消除或减轻了否则将会由于富陷阱层404和FET 410的状态的瞬态变化的相互作用而引起的累积电荷对这样的FET 410的影响。
虽然在图8A中仅示出了单个FET 410，但是通常富陷阱层404的退火区域804将延伸至多个FET 410例如不在RF信号路径中的基于FET的模拟电路的下面的区域。因此大面积退火区域804避免了使FET与退火的富陷阱层404的各个“阱”对准的问题。显然，富陷阱层404的在退火区域804外的区域保留了富陷阱层404的所有正常特性，因此仍然可用于制造能够受益于这样的特性的有源层RF电路。
例如，图8B是根据图8A的教导处理的SOI晶片820的框图(垂直尺度被压缩)。富陷阱层404内的退火区域804位于包括一个或更多个FET的非RF电路810的区域下方，所述一个或更多个FET最容易受到由未修改的富陷阱层404和包括这样的电路的FET的状态的瞬态变化的相互作用引起的累积电荷影响。相比之下，富陷阱层404在包括一个或更多个FET(例如，RF信号路径中的FET)的RF电路812的区域下方保持不变。
图8C是示出制造具有高电阻率衬底402、富陷阱层404、BOX绝缘体层406以及有源层408的SOI晶片840中的变型过程中步骤的框图。在该示例中，已经在高电阻率衬底402(同样，垂直截断示出，实际比例更典型地类似于图4)上形成了富陷阱层404、BOX绝缘体层406和有源层408。与图8A一样，包括红外线的光波长范围基本上能够透射过BOX绝缘体层406。
对富陷阱层404的将位于一个或更多个FET下方的区域进行修改，所述一个或更多个FET否则将会受到由富陷阱层404和经历状态的瞬态变化的有源层器件的相互作用引起的累积电荷的不利影响。更具体地，来自聚焦激光器(未示出)的光能802被用于对富陷阱层404的选定区域的材料进行退火，以便充分地改变富陷阱层404的退火区域804的电特性，从而消除或减轻退火区域804捕获这样的累积电荷的能力。如关于图8A所描述的，选择具有将传输穿过BOX绝缘体层406的波长的激光器。来自激光器的光能802穿过有源层408和BOX绝缘体层406聚焦到富陷阱层404上，以局部熔化富陷阱层404以形成退火区域804。有源层408非常薄并且将吸收来自激光束的很少的能量。与图8A的实施方式一样，富陷阱层404的退火区域804比未修改的富陷阱层404更传导，因此使得累积的电荷能够更快地消散。处理可以如图8B所示继续，其中在退火区域804上方形成非RF电路810，并且在富陷阱层404上方形成RF电路812。在一些实施方式中，可以在区域上方形成非RF电路810之后执行激光退火，从而将该区域转换为退火区域804。
晶片制造之后对富陷阱层的修改
在第五实施方式中，通过移除富陷阱层的选定区域来修改预制SOI晶片的富陷阱层。
图9A是制造的SOI晶片900的框图。如图所示，SOI晶片900包括硅高电阻率衬底402、富陷阱层404、BOX绝缘体层406以及有源层408。如上所述，具有所示出的配置的预制SOI晶片是可商购的。
图9B是经蚀刻的制造的SOI晶片920的框图。在该示例中，已经应用了掩模并且已经以常规方式蚀刻了SOI晶片920，以创建向下穿过BOX绝缘体层406和富陷阱层404到达高电阻率衬底402的空隙902。
图9C是根据图9B的教导处理的经蚀刻的SOI晶片940的框图。可以以常规方式直接在高电阻率衬底402上而不是在富陷阱层404上方形成非RF电路910。非RF电路910通常可以包括最容易受到由未修改的富陷阱层404和包括这样的电路的FET的状态的瞬态变化的相互作用引起的累积电荷影响的一个或更多个FET。如图所示，可以在剩余的富陷阱层404上方形成包括通常受益于富陷阱层的特性的一个或更多个FET(例如，RF信号路径中的FET)的RF电路912的区域。
图9D是根据图9B的教导处理的经蚀刻的SOI晶片960的变型的框图。使用常规的掩模和外延生长技术，在图9B的裸露的高电阻率衬底402上方形成硅外延层914。在所示的示例中，外延层914被示为完全填充图9B的空隙902。然而，外延层914可以生长到不完全填充空隙902或过度填充空隙902的水平。然后可以以常规方式在外延层914上形成非RF电路910。
晶片制造之后对富陷阱晶片的修改
在第六实施方式中，通过建立凸起区域来修改具有富陷阱层的预制SOI晶片。
图10A是制造的SOI晶片1000的框图。如图所示，SOI晶片1000包括硅高电阻率衬底402、富陷阱层404、BOX绝缘体层406以及有源层408。如上所述，具有所示出的配置的预制SOI晶片是可商购的。
图10B是增强型SOI晶片1020的框图。在该示例中，已经应用了掩模并且已经以常规方式形成了硅凸起区域1002以在有源层408上方创建凸起区域。
图10C是根据图10B的教导处理的增强型SOI晶片1040的框图。可以以常规方式在凸起区域1002上形成非RF电路1010，与直接形成在有源层408上的情况相比，非RF电路1010与富陷阱层404间隔地更远。增加的间隔将使凸起区域1002相对于制造在凸起区域1002上的FET表现得更像块状衬底，从而减少了富陷阱层404附近的累积电荷的形成和影响。
非RF电路1010通常可以包括最容易受到由未修改的富陷阱层404与包括这样的电路的FET的状态的瞬态变化的相互作用引起的累积电荷影响的一个或更多个FET。如图所示，可以在富陷阱层404上方SOI晶片1040上的其他地方形成包括通常受益于富陷阱层的特性的一个或更多个FET(例如，RF信号路径中的FET)的RF电路1012的区域。
衬底稳定化
可以可选地与上述实施方式结合使用附加技术。例如，在一些实施方式中，通过使用衬底接触件(S接触件)例如上面引用的美国专利申请第14/964,412号中教导的S接触件类型围绕包含FET的区域来在SOI衬底上创建包含FET的受保护区域可能是有用的，所述FET对累积的电荷效应敏感。
在IC结构的情况下的S接触件是以下路径：该路径在IC结构层的表面处的接触区域与在IC结构的高电阻率衬底的表面处或在IC结构的高电阻率衬底的表面附近的接触区域之间提供电阻传导路径(高电阻率包括3,000ohm-cm至20,000ohm-cm或更高ohm-cm的范围；如本领域技术人员所知，标准SOI处理使用具有通常低于1000ohm-cm的低电阻率的衬底)。
例如，图11是示出用于单个FET 410的具有富陷阱层404、BOX绝缘体层406和衬底接触件的SOIIC结构1100的框图。在所示出的实施方式中，两个S接触件1102a、1102b从有源层408穿过相应的隔离区域1104到达高电阻率衬底402的上表面或接近高电阻率衬底402的上表面，该实施方式的其他方面与图4类似。用于S接触件1102a、1102b的材料可以是任何低电阻率的导电材料，例如多晶硅和各种金属(例如钨、铜等)。在SOI器件的情况下，隔离区域1104可以是浅槽隔离(STI)区域。由于穿过有源层408内的隔离区域1104，因此S接触件保持隔离而不与有源层408的其他有源区域直接接触。在通常的实践中，S接触件1102a、1102b直接电连接至FET 410的源极S或栅极G或者通过其他电路元件电连接至FET 410的源极S或栅极G；虚线1106示出了从FET 410的源极S至一个S接触件1102a(在这里未示出其他可能的接触件，但是在上面引用的美国专利申请第14/964,412号中示出了其他可能的接触件)的一种可能的电连接。然而，如下所述，S接触件1102a、1102b可以电连接至电路接地或另一已知电位。
在具有富陷阱层404的SOI衬底的情况下，如图11所示，S接触件1102a可以穿过富陷阱层404以与高电阻率衬底402直接接触。可替选地，由于富陷阱层404具有一定的传导性(并且传导性可以与高电阻率衬底402一样)，所以在一些应用中，S接触件1102b可以通过与富陷阱层404的表面接触来与高电阻率衬底402进行电阻接触。在其他应用中，S接触件1102b可以穿透富陷阱层404至足以通过富陷阱层404的厚度的其余部分与高电阻率衬底402进行电阻接触的深度。
除了上面引用的美国专利申请第14/964,412号中教导的目的以外，S接触件还可以与本发明的实施方式(例如上面描述的实施方式)结合使用，以在IC衬底上创建包含对累积电荷效应敏感的FET的受保护区域。例如，图12是包括12个示例电路1202的程式化IC的区域1200的俯视图，所述12个示例电路1202是易受由未经修改的富陷阱层404和包括这样的电路(例如，用于功率放大器的偏置电路的电流镜)的FET的状态的瞬态变化的相互作用引起的累积电荷影响的类型。图13是包括由多个S接触件1302围绕的图12的12个示例电路1202的程式化IC的区域1300的俯视图。如图所示，S接触件1302基本上围绕每个电路1202，实质上创建了被S接触件“环”(即使不是圆形)围绕的相应的“阱”。阱周围的S接触件1302的环降低了衬底阻抗，从而降低了电路1202下方的衬底电压的沉降时间，帮助电路1202屏蔽电干扰(屏蔽彼此的干扰以及与区域1300外部的其他电路的干扰)，帮助从高电阻率衬底402和/或富陷阱层404中排出累积电荷，并且通过防止电路之间不均匀的衬底电位来帮助改善阱内的电路1202的阻抗匹配。然而，即使电路1202附近的单个S接触件也可以提供益处。
S接触件1302中的每一个可以直接地电连接至FET的源极S或栅极G或者通过其他电路元件电连接至FET的源极S或栅极G。然而，当与本发明的实施方式一起使用时，将S接触件1302连接至电路接地或另一已知电位(甚至IC电源电压VDD)以避免对S接触件1302施加信号可能是非常有益的。这样施加的信号可以在高电阻率衬底402中和/或在陷阱层404中或陷阱层404附近和/或在FET中的其他位置(例如，在FET的栅极、漏极或源极处)产生累积电荷，并且可以例如由于施加至有源层408元件例如FET的源极S或栅极G的不同电压而出现。虽然在某些应用中静态电位可能是最有益的，但在其他应用中，动态地改变施加至S接触件1302的电位可能是有用的，例如通过升高或降低施加的电压以抵消在某些操作阶段(例如，活动模式下的信号传输突发与待机模式下的基本静态的时段)期间产生的累积电荷。在一些应用中，通过用合适的电压信号偏置S接触件1302来有目的地将电荷注入高电阻率衬底402和/或陷阱层404中可能是有用的。当期望除电路接地以外的电位时，使用电荷泵或类似装置注入抵消电荷或施加负电位或施加超过IC电源的电压(例如，大于VDD)的正电位。
S接触件1302的尺寸、数量和间隔通常是设计选择的问题。然而，为了改善瞬态效应，由S接触件1302限定的阱应该足够小，使得在可能需要另外的阻抗匹配的大型电路1202下基本上不存在梯度。因此，S接触件环的尺寸应当与由S接触件形成的势阱的尺寸相似。注意，可以不必在所有应用中完全包围每个电路1202，并且S接触件的部分环就足够了。例如，在一些应用中，对于电路1202的不与其他邻近电路1202共享的边缘，可以省略S接触件，例如图13的虚线椭圆1306内所示出的S接触件。此外，尽管在图13中示出了各个“岛”型S接触件1302，但是S接触件可以以已知的方式形成为槽。
如果S接触件1302以某种方式被偏置，则在区域1300周围形成S接触件的保护环1308以保护其他电路可能是有用的；例如，对于通常将接地的这样的保护环1308，S接触件槽将特别好用。
除了上面引用的美国专利申请第14/964,412号中教导的方法以外，本领域技术人员将知道提供适于本公开内容中描述的目的的S接触件的许多制造方法。
作为组合以上公开的概念的示例，图14是示出用于单个FET 410的具有富陷阱层404、BOX绝缘体层406和衬底接触件的SOIIC结构1400的框图。在所示的实施方式中，两个S接触件1402a、1402b从有源层408穿过相应的隔离区域1104到达富陷阱层404的修改区域1404，该实施方式的其他方面与图11类似。
修改区域1402可以是以下任一结果：在形成BOX绝缘体层406之前对富陷阱层404特性的修改，如上面参照图6A至图6B所描述的；在形成BOX绝缘体层406之后对富陷阱层404特性的修改，如上面参照图7A至图7C所描述的；或者对富陷阱层404的激光退火，如上面参照图8A至图8C所描述的。一个或更多个S接触件也可以通过与高电阻率衬底402和/或富陷阱层404或区域502接触，与图5A至图5B、图9A至图9D、图10A至图10C中所示的实施方式结合使用。
由于穿过有源层408内的隔离区域1104，因此S接触件1402a、1402b保持隔离而不与有源层408的其他有源区域直接接触。如上面所描述的，S接触件1402a、1402b可以直接连接至电路接地或另一已知的静态或动态电位或者通过其他电路元件电连接至电路接地或另一已知的静态或动态电位。修改区域1402的修改使得该区域比富陷阱层404更传导，从而使得累积电荷能够更快地消散。由于S接触件1402a、1402b与修改区域1402电接触，所以S接触件1402a、1402b可以将这样的累积电荷传导至已知电位。
方法
本发明的另一方面包括用于形成绝缘体上硅(SOI)集成电路的方法。以下是这样的方法的示例：
图15是示出用于在衬底上形成绝缘体上硅(SOI)集成电路的第一方法的处理流程图1500，第一方法包括：在衬底上形成至少一个富陷阱区域和至少一个非富陷阱区域的层(步骤1502)；在至少一个富陷阱区域和至少一个非富陷阱区域的层上形成绝缘体层(步骤1504)；在绝缘体层上形成有源层(步骤1506)；以及在至少一个非富陷阱区域上方的有源层中和/或有源层上制造易受累积电荷影响的电路(步骤1508)，该累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
图16是示出用于在衬底上形成绝缘体上硅(SOI)集成电路的第二方法的处理流程图1600，第二方法包括：在衬底上形成富陷阱层(步骤1602)；在富陷阱层内形成比富陷阱层更传导的至少一个修改区域(步骤1604)；在富陷阱层上形成绝缘体层(步骤1606)；在绝缘体层上形成有源层(步骤1608)；以及在修改区域中的至少之一上方的有源层中和/或有源层上制造易受累积电荷影响的电路(步骤1610)，该累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
图17是示出用于在衬底上形成绝缘体上硅(SOI)集成电路的第三方法的处理流程图1700，第三方法包括：在衬底上形成富陷阱层(步骤1702)；在富陷阱层上形成绝缘体层(步骤1704)；在绝缘体层上形成有源层(步骤1706)；形成穿过有源层、下面的绝缘体层和下面的富陷阱层至衬底的空隙以限定至少一个非富陷阱区域(步骤1708)；以及在非富陷阱区域中的至少之一中制造易受累积电荷影响的电路(步骤1710)，该累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
图18是示出用于在衬底上形成绝缘体上硅(SOI)集成电路的第四方法的处理流程图1800，第四方法包括：在衬底上形成富陷阱层(步骤1802)；在富陷阱层上形成绝缘体层(步骤1804)；在绝缘体层上形成有源层(步骤1806)；在有源层上形成凸起区域(步骤1808)；以及在凸起区域中的至少之一中制造易受累积电荷影响的电路(步骤1810)，该累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
上面的方法的其他方面可以包括以下一项或更多项：在至少一个富陷阱区域或富陷阱层上方的有源层中和/或有源层上制造能够受益于富陷阱区域的特性的电路；通过在高电阻率衬底上形成非富陷阱材料层并且掩模并蚀刻非富陷阱材料层直至高电阻率衬底以限定将在其中形成富陷阱材料的至少一个区域，来形成至少一个富陷阱区域和至少一个非富陷阱区域的层；以及在至少一个这样的区域内形成富陷阱材料以限定至少一个富陷阱区域；通过在高电阻率衬底上形成富陷阱材料层并且掩模并蚀刻富陷阱材料直至高电阻率衬底以限定至少一个非富陷阱区域，来形成至少一个富陷阱区域和至少一个非富陷阱区域的层；通过掩模高电阻率衬底以限定将在其中形成富陷阱材料的至少一个区域，来形成至少一个富陷阱区域和至少一个非富陷阱区域的层；以及在至少一个这样的区域内形成富陷阱材料以限定至少一个富陷阱区域；在至少一个富陷阱区域和至少一个非富陷阱区域的层上形成绝缘体层之前，在每个非富陷阱区域内形成填充材料；通过在富陷阱层上形成绝缘体层之前将掺杂剂注入或扩散到富陷阱层的选定区域中来形成每个修改区域；通过在富陷阱层上形成绝缘体层之后将掺杂剂注入富陷阱层的选定区域中来形成每个修改区域；通过在富陷阱层上形成绝缘体层之后对富陷阱层的选定区域进行激光退火来形成每个修改区域；在高电阻率衬底上并在每个空隙内形成外延材料，并在外延材料上制造易受累积电荷影响的电路，该累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起；在易受由下面的富陷阱区域和这样的电路状态的瞬态变化的相互作用引起的累积电荷影响的至少一个电路区域附近或周围形成一个或更多个(例如，至少部分环形)衬底接触件(S接触件)，和/或衬底是高电阻率衬底。
选择和制造技术
如本领域普通技术人员将理解的，在不偏离本发明概念的情况下，可以在图5A至图18所示出的任何结构中添加另外的层和步骤。类似地，在不偏离本发明概念的情况下，层的形成顺序可以变化。例如，使用已知的层转移技术，BOX绝缘体层406和有源层408可以形成在处理衬底上并且作为单元接合至形成在高电阻率衬底402上的富陷阱层404。由于富陷阱层502、404易于访问以进行处理，因此这样的处理非常适合于上面关于图5A至图5B和图6A至图6B描述的实施方式的实践。还要注意，关于在富陷阱层404或区域502(等)上形成BOX绝缘体层406的术语“形成”包括任何已知方法，包括形成BOX绝缘体层406的材料沉积以及将预制的BOX绝缘体层406接合在富陷阱层404或区域502上。
虽然通常富陷阱层404或区域502与高电阻率衬底402一起使用，但本发明适用于已在其上(例如，通过损伤性注入)形成富陷阱层404或区域502的大多数(低电阻率)衬底。此外，虽然在非TR区域或非TR层上方制造易受与富陷阱相关的累积电荷影响的FET通常是有益的，但在一些应用中，也可以在富陷阱区域或富陷阱层上方制造这样的FET。例如，制造在富陷阱区域或富陷阱层上方的基于FET的电路可以利用补偿或减轻与富陷阱相关的累积电荷的问题的电路，例如上面引用的在2017年5月19日提交的题为“Transient StabilizedSOI FETs”的美国专利申请第号中教导的电路。此外，在一些应用中，如果一些RF电路对线性度退化(线性度受益于富陷阱区域或富陷阱层的特性)不太敏感，则可以在非TR区域或非TR层上方制造一些RF电路。
可以在预制有高电阻率衬底402、富陷阱层404、BOX绝缘体层406以及有源层408的商用SOI晶片上实践上面描述的许多发明方法。这样的预制晶片非常适于实践以上关于图7B至图7C、图8B至图8C、图9A至9D和图10A至图10C描述的实施方式。
如本公开内容中所使用的，术语“MOSFET”是具有绝缘栅并且包括金属或类金属、绝缘体和半导体结构的任何场效应晶体管(FET)。术语“金属”或“类金属”包括至少一种导电材料(例如铝、铜或其他金属，或重掺杂的多晶硅、石墨烯或其他电导体)，“绝缘体”包括至少一种绝缘材料(例如氧化硅或其他介电材料)，并且“半导体”包括至少一种半导体材料。
对于本领域的普通技术人员应该明显的是，可以实现本发明的各种实施方式以满足各种规格。除非以上另有说明，否则选择合适的部件值是设计选择的问题。可以以表现出累积电荷的任何合适的IC技术(包括但不限于MOSFET和IGFET结构)来实现本发明的各种实施方式，所述任何合适的IC技术包括(但不限于)绝缘体上硅(SOI)。
取决于特定的规范和/或实现技术(例如，NMOS、PMOS或CMOS、以及增强模式或耗尽模式晶体管器件)，可以调整电压水平或反转电压和/或逻辑信号极性。可以根据需要来改变部件电压、电流和电力处理能力，例如通过调整器件尺寸、串行“堆叠”部件(特别是FET)以承受更大的电压以及/或者使用多个并行部件来处理更大的电流。在不显著改变所公开的电路的功能的情况下，可以添加附加的电路部件以增强所公开的电路的能力以及/或者提供附加的功能。
术语“电路接地”包括基准电位，并且不限于大地接地或其他“硬”接地。
已经描述了本发明的许多实施方式。应当理解，在不脱离本发明的精神和范围的情况下，可以进行各种修改。例如，上面描述的某些步骤可能与顺序无关，因此可以按照与所描述的顺序不同的顺序执行。此外，上面描述的某些步骤可以是可选的。可以以重复、串行或并行的方式执行关于上面标识的方法所描述的各种活动。
应当理解，前面的描述旨在说明而不是限制本发明的范围，本发明的范围由所附权利要求的范围限定，并且其他实施方式在权利要求的范围内。(注意，用于权利要求元素的括号标签是为了易于引用这样的元素，并且这些括号标签本身并不表示元素的特定必需顺序或枚举；此外，这样的标签可以在从属权利要求中作为对其他元素的引用而重新使用，而不被视为开始有冲突的标签序列)。
发明构思
本发明提供了以下发明构思：
1.一种由绝缘体上硅(SOI)衬底(402)形成的集成电路，绝缘体上硅(SOI)衬底(402)具有形成在衬底上的至少一个富陷阱区域(502)和至少一个非富陷阱区域的层、形成在至少一个富陷阱区域和至少一个非富陷阱区域(504)的层的上方并且形成在至少一个富陷阱区域和至少一个非富陷阱区域二者上方的绝缘体层(406)以及形成在至少一个富陷阱区域和至少一个非富陷阱区域二者上方的绝缘体层上的有源层(408)，其中，易受累积电荷影响的电路(510)被制造在至少一个非富陷阱区域上方的有源层中和/或有源层上，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
2.根据发明构思1所述的发明，其中，能够受益于富陷阱区域的特性的电路(512)被制造在至少一个富陷阱区域上方的有源层中和/或有源层上。
3.根据发明构思1所述的发明，其中，至少一个富陷阱区域和至少一个非富陷阱区域的层由非富陷阱材料层形成在衬底上，其中，在衬底中限定的至少一个区域内形成富陷阱材料，所形成的富陷阱材料限定至少一个富陷阱区域。
4.根据发明构思1所述的发明，其中，至少一个富陷阱区域和至少一个非富陷阱区域的层由富陷阱材料层形成在衬底上，其中，在衬底中限定至少一个非富陷阱区域。
5.根据发明构思4所述的发明，其中，在每个非富陷阱区域内形成填充材料(508)，绝缘体层(406)形成在至少一个富陷阱区域和至少一个非富陷阱区域的层上。
6.一种由绝缘体上硅(SOI)衬底(402)形成的集成电路，绝缘体上硅(SOI)衬底(402)具有形成在衬底上的富陷阱层(404)、形成在富陷阱层内的比富陷阱层更传导的至少一个修改区域(604，704，804)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，其中，易受累积电荷影响的电路(610，710，810)被制造在至少一个修改区域上方的有源层中和/或有源层上，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
7.根据发明构思6所述的发明，其中，能够受益于富陷阱层的特性的电路(612，712，812)被制造在富陷阱层上方的有源层中和/或有源层上。
8.根据发明构思6所述的发明，其中，每个修改区域被形成到富陷阱层的选定区域中，修改区域包括掺杂剂，绝缘体层形成在富陷阱层上。
9.一种由绝缘体上硅(SOI)衬底(402)形成的集成电路，绝缘体上硅(SOI)衬底(402)具有形成在衬底上的富陷阱层(404)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，其中，形成穿过有源层、下面的绝缘体层和下面的富陷阱层至衬底的至少一个空隙(902)以限定至少一个非富陷阱区域，并且易受累积电荷影响的电路(910)被制造在衬底上并被制造在至少一个非富陷阱区域中，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
10.根据发明构思9所述的发明，其中，能够受益于富陷阱层的特性的电路被制造在富陷阱层上方的有源层中和/或有源层上。
11.一种由绝缘体上硅(SOI)衬底(402)形成的集成电路，绝缘体上硅(SOI)衬底(402)具有形成在衬底上的富陷阱层(404)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，其中，形成穿过有源层、下面的绝缘体层和下面的富陷阱层至衬底的至少一个空隙(902)以限定至少一个非富陷阱区域，其中，外延材料(914)形成在衬底上并形成在至少一个空隙内，并且易受累积电荷影响的MOSFET电路(910)被制造在外延材料上，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
12.一种由绝缘体上硅(SOI)衬底(402)形成的集成电路，绝缘体上硅(SOI)衬底(402)具有形成在衬底上的富陷阱层(404)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，其中，适于电路形成的凸起区域(1002)形成在有源层上，并且易受累积电荷影响的电路(1010)被制造在凸起区域中的至少一个凸起区域中，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
13.根据发明构思12所述的发明，其中，能够受益于富陷阱层的特性的电路(1012)被制造在富陷阱层上方的有源层中和/或有源层上。
14.根据发明构思1、6、9、11或12所述的发明，还包括在易受累积电荷影响的至少一个电路区域附近的至少一个衬底接触件(1102a，1102b)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
15.根据发明构思1、6、9、11或12所述的发明，还包括在易受累积电荷影响的至少一个电路区域周围的衬底接触件(1302)的至少部分环，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
16.根据发明构思1、6、9、11或12所述的发明，其中，衬底是高电阻率衬底。
17.一种用于在衬底(402)上形成绝缘体上硅(SOI)集成电路的方法，包括：
(a)在衬底上形成至少一个富陷阱区域(502)和至少一个非富陷阱区域(504)的层；
(b)在至少一个富陷阱区域和至少一个非富陷阱区域的层的上方并且在至少一个富陷阱区域和至少一个非富陷阱区域二者上方形成绝缘体层(406)；
(c)在至少一个富陷阱区域和至少一个非富陷阱区域二者上方的绝缘体层上形成有源层(408)；以及
(d)在至少一个非富陷阱区域上方的有源层中和/或有源层上制造易受累积电荷影响的电路(510)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
18.根据发明构思17所述的方法，还包括在至少一个富陷阱区域上方的有源层中和/或有源层上制造能够受益于富陷阱区域的特性的电路(512)。
19.根据发明构思17所述的方法，其中，形成至少一个富陷阱区域和至少一个非富陷阱区域的层包括：
(a)在衬底上形成非富陷阱材料层；
(b)掩模并蚀刻非富陷阱材料层直至衬底以限定要在其中形成富陷阱材料的至少一个区域；以及
(c)在至少一个这样的区域内形成富陷阱材料以限定至少一个富陷阱区域。
20.根据发明构思17所述的方法，其中，形成至少一个富陷阱区域和至少一个非富陷阱区域的层包括：
(a)在衬底上形成富陷阱材料层；以及
(b)掩模并蚀刻富陷阱材料直至衬底以限定至少一个非富陷阱区域。
21.根据发明构思20所述的方法，还包括：在至少一个富陷阱区域和至少一个非富陷阱区域的层上形成绝缘体层之前，在每个非富陷阱区域内形成填充材料(508)。
22.根据发明构思17所述的方法，其中，形成至少一个富陷阱区域和至少一个非富陷阱区域的层包括：
(a)掩模衬底以限定要在其中形成富陷阱材料的至少一个区域；以及
(b)在至少一个这样的区域内形成富陷阱材料以限定至少一个富陷阱区域。
23.根据发明构思22所述的方法，还包括：在衬底上围绕至少一个富陷阱区域形成填充材料(508)以限定至少一个非富陷阱区域。
24.一种用于在衬底(402)上形成绝缘体上硅(SOI)集成电路的方法，包括：
(a)在衬底上形成富陷阱层(404)；
(b)在富陷阱层内形成比富陷阱层更传导的至少一个修改区域(604，704，804)；
(c)在富陷阱层上形成绝缘体层(406)；
(d)在绝缘体层上形成有源层(408)；以及
(e)在至少一个修改区域上方的有源层中和/或有源层上制造易受累积电荷影响的电路(610，710，810)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
25.根据发明构思24所述的方法，还包括在富陷阱层上方的有源层中和/或有源层上制造能够受益于富陷阱层的特性的电路(612，712，812)。
26.根据发明构思24所述的方法，其中，通过在富陷阱层上形成绝缘体层之前将掺杂剂注入或扩散至富陷阱层的选定区域中来形成每个修改区域。
27.根据发明构思24所述的方法，其中，通过在富陷阱层上形成绝缘体层之后将掺杂剂注入至富陷阱层的选定区域中来形成每个修改区域。
28.根据发明构思24所述的方法，其中，通过在富陷阱层上形成绝缘体层之后对富陷阱层的选定区域进行激光退火来形成每个修改区域。
29.根据发明构思24所述的方法，其中，通过在形成有源层之后将掺杂剂注入至富陷阱层的选定区域中来形成每个修改区域。
30.根据发明构思24所述的方法，其中，通过在形成有源层之后对富陷阱层的选定区域进行激光退火来形成每个修改区域。
31.一种用于在衬底(402)上形成绝缘体上硅(SOI)集成电路的方法，包括：
(a)在衬底上形成富陷阱层(404)；
(b)在富陷阱层上形成绝缘体层(406)；
(c)在绝缘体层上形成有源层(408)；
(d)形成穿过有源层、下面的绝缘体层和下面的富陷阱层至衬底的至少一个空隙(902)以限定至少一个非富陷阱区域；以及
(e)在衬底上并在至少一个非富陷阱区域中制造易受累积电荷影响的电路(910)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
32.根据发明构思31所述的方法，还包括：在富陷阱层上方的有源层中和/或有源层上制造能够受益于富陷阱层的特性的电路。
33.一种用于在衬底(402)上形成绝缘体上硅(SOI)集成电路的方法，包括：
(a)在衬底上形成富陷阱层(404)；
(b)在富陷阱层上形成绝缘体层(406)；
(c)在绝缘体层上形成有源层(408)；
(d)形成穿过有源层、下面的绝缘体层和下面的富陷阱层至衬底的至少一个空隙(902)以限定至少一个非富陷阱区域；
(e)在衬底上并在至少一个空隙内形成外延材料；以及
(f)在外延材料上制造易受累积电荷影响的MOSFET电路，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
34.一种用于在衬底(402)上形成绝缘体上硅(SOI)集成电路的方法，包括：
(a)在衬底上形成富陷阱层(404)；
(b)在富陷阱层上形成绝缘体层(406)；
(c)在绝缘体层上形成有源层(408)；
(d)在有源层上形成适于电路形成的凸起区域(1002)；以及
(e)在凸起区域中的至少一个凸起区域中制造易受累积电荷影响的电路(1010)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
35.根据发明构思34所述的方法，还包括在富陷阱层上方的有源层中和/或有源层上制造能够受益于富陷阱层的特性的电路(1012)。
36.根据发明构思17、24、31、33或34所述的方法，还包括在易受累积电荷影响的至少一个电路区域附近形成至少一个衬底接触件(1102a，1102b)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
37.根据发明构思17、24、31、33或34所述的方法，还包括在易受累积电荷影响的至少一个电路区域周围形成衬底接触件(1302)的至少部分环，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
38.根据发明构思17、24、31、33或34所述的方法，其中，衬底是高电阻率衬底。
39.一种用于在预制绝缘体上硅(SOI)晶片上形成SOI集成电路的方法，预制SOI晶片具有衬底(402)、形成在衬底上的富陷阱层(404)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，方法包括：
(a)在富陷阱层内形成比富陷阱层更传导的至少一个修改区域(604，704，804)；以及
(b)在至少一个修改区域上方的有源层中和/或有源层上制造易受累积电荷影响的电路(610，710，810)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
40.根据发明构思39所述的方法，还包括在富陷阱层上方的有源层中和/或有源层上制造能够受益于富陷阱层的特性的电路(612，712，812)。
41.根据发明构思39所述的方法，其中，通过穿过有源层和绝缘体层将掺杂剂注入至富陷阱层的选定区域中来形成每个修改区域。
42.根据发明构思39所述的方法，其中，通过穿过有源层和绝缘体层对富陷阱层的选定区域进行激光退火来形成每个修改区域。
43.一种用于在预制绝缘体上硅(SOI)晶片上形成SOI集成电路的方法，预制SOI晶片具有衬底(402)、形成在衬底上的富陷阱层(404)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，方法包括：
(a)形成穿过有源层、下面的绝缘体层和下面的富陷阱层至衬底的至少一个空隙(902)以限定至少一个非富陷阱区域；以及
(b)在衬底上并在至少一个非富陷阱区域中制造易受累积电荷影响的电路(910)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
44.根据发明构思39所述的方法，还包括：在富陷阱层上方的有源层中和/或有源层上制造能够受益于富陷阱层的特性的电路。
45.一种用于在预制绝缘体上硅(SOI)晶片上形成SOI集成电路的方法，预制SOI晶片具有衬底(402)、形成在衬底上的富陷阱层(404)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，方法包括：
(a)形成穿过有源层、下面的绝缘体层和下面的富陷阱层至衬底的至少一个空隙(902)以限定至少一个非富陷阱区域；
(b)在衬底上并在至少一个空隙内形成外延材料(914)；以及
(c)在外延材料上制造易受累积电荷影响的电路(910)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
46.一种用于在预制绝缘体上硅(SOI)晶片上形成SOI集成电路的方法，预制SOI晶片具有衬底(402)、形成在衬底上的富陷阱层(404)、形成在富陷阱层上的绝缘体层(406)以及形成在绝缘体层上的有源层(408)，方法包括：
(a)在有源层上形成适于电路形成的凸起区域(1002)；以及
(b)在凸起区域中的至少一个凸起区域中制造易受累积电荷影响的电路(1010)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
47.根据发明构思46所述的方法，还包括在富陷阱层上方的有源层中和/或有源层上制造能够受益于富陷阱层的特性的电路(1012)。
48.根据发明构思39、43、45或46所述的方法，还包括在易受累积电荷影响的至少一个电路区域附近形成至少一个衬底接触件(1102a，1102b)，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
49.根据发明构思39、43、45或46所述的方法，还包括在易受累积电荷影响的至少一个电路区域周围形成衬底接触件(1302)的至少部分环，累积电荷由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起。
50.根据发明构思39、43、45或46所述的方法，其中，衬底是高电阻率衬底。

Claims (30)

1.一种由绝缘体上硅衬底形成的集成电路，所述绝缘体上硅衬底具有形成在所述衬底上的至少一个富陷阱区域和至少一个非富陷阱区域的层、形成在所述至少一个富陷阱区域和至少一个非富陷阱区域的层上的绝缘体层以及形成在所述绝缘体层上的有源层，所述至少一个非富陷阱区域中的至少一个上方的有源层限定了区域，在所述区域中和/或所述区域上能够制造电路，该电路易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用而引起的累积电荷影响。
2.根据权利要求1所述的集成电路，其中，能够受益于所述富陷阱区域的特性的电路被制造在至少一个富陷阱区域上方的所述有源层中和/或所述有源层上。
3.根据权利要求1所述的集成电路，其中，所述至少一个富陷阱区域和至少一个非富陷阱区域的层由非富陷阱材料层形成在所述衬底上，所述非富陷阱材料层已被掩模并被蚀刻直至所述衬底，以限定要在其中形成富陷阱材料的至少一个区域，并且其中，在至少一个这样的区域内形成富陷阱材料以限定所述至少一个富陷阱区域。
4.根据权利要求1所述的集成电路，其中，所述至少一个富陷阱区域和至少一个非富陷阱区域的层由富陷阱材料层形成在所述衬底上，所述富陷阱材料层已被掩模并被蚀刻直至所述衬底，以限定所述至少一个非富陷阱区域。
5.根据权利要求4所述的集成电路，其中，在所述至少一个富陷阱区域和至少一个非富陷阱区域的层上形成所述绝缘体层之前，在每个非富陷阱区域内形成填充材料。
6.根据权利要求1所述的集成电路，其中，所述至少一个富陷阱区域和至少一个非富陷阱区域的层形成在被掩模以限定要在其中形成富陷阱材料的至少一个区域的所述衬底上，并且其中，在至少一个这样的区域内形成富陷阱材料以限定所述至少一个富陷阱区域。
7.根据权利要求6所述的集成电路，其中，填充材料围绕所述至少一个富陷阱区域形成在所述衬底上，以限定所述至少一个非富陷阱区域。
8.一种集成电路，包括：
(a)高电阻率硅衬底；
(b)形成在所述衬底上的包括至少一个富陷阱区域和至少一个非富陷阱区域的层；
(c)形成在所述包括至少一个富陷阱区域和至少一个非富陷阱区域的层上的绝缘体层；
(d)形成在所述绝缘体层上的有源层；
(e)在至少一个非富陷阱区域上方的所述有源层中和/或所述有源层上制造的第一电路，所述第一电路包括电路，该电路易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用而引起的累积电荷影响；以及
(f)在所述至少一个富陷阱层上方的所述有源层中和/或所述有源层上制造的第二电路，所述第二电路包括能够受益于所述富陷阱区域的特性的电路。
9.根据权利要求8所述的集成电路，其中，所述包括至少一个富陷阱区域和至少一个非富陷阱区域的层由非富陷阱材料层形成在所述衬底上，所述非富陷阱材料层已被掩模并被蚀刻直至所述衬底，以限定要在其中形成富陷阱材料的至少一个区域，并且其中，在至少一个这样的区域内形成富陷阱材料以限定所述至少一个富陷阱区域。
10.根据权利要求8所述的集成电路，其中，所述包括至少一个富陷阱区域和至少一个非富陷阱区域的层由富陷阱材料层形成在所述衬底上，所述富陷阱材料层已被掩模并被蚀刻直至所述衬底，以限定所述至少一个非富陷阱区域。
11.根据权利要求10所述的集成电路，其中，在所述包括至少一个富陷阱区域和至少一个非富陷阱区域的层上形成所述绝缘体层之前，在每个非富陷阱区域内形成填充材料。
12.根据权利要求8所述的集成电路，其中，所述包括至少一个富陷阱区域和至少一个非富陷阱区域的层形成在被掩模以限定要在其中形成富陷阱材料的至少一个区域的所述衬底上，并且其中，在至少一个这样的区域内形成富陷阱材料以限定所述至少一个富陷阱区域。
13.根据权利要求12所述的集成电路，其中，填充材料围绕所述至少一个富陷阱区域形成在所述衬底上，以限定所述至少一个非富陷阱区域。
14.根据权利要求8所述的集成电路，还包括在至少一个易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用而引起的累积电荷影响的电路的区域附近的至少一个衬底接触件。
15.一种集成电路，包括：
(a)高电阻率硅衬底；
(b)形成在所述衬底上的富陷阱层；
(c)形成在所述富陷阱层内的比所述富陷阱层更传导的至少一个修改区域；
(d)形成在所述富陷阱层上的绝缘体层；
(e)形成在所述绝缘体层上的有源层；
(f)在至少一个修改区域上方的所述有源层中和/或所述有源层上制造的第一电路；以及
(g)在所述富陷阱层上方但不在任何修改区域上方的所述有源层内和/或所述有源层上制造的第二电路。
16.根据权利要求15所述的集成电路，其中，在所述富陷阱层上形成所述绝缘体层之前将掺杂剂注入至所述富陷阱层的选定区域中而产生每个修改区域。
17.根据权利要求15所述的集成电路，其中，在所述富陷阱层上形成所述绝缘体层之后将掺杂剂注入至所述富陷阱层的选定区域中而产生每个修改区域。
18.根据权利要求15所述的集成电路，其中在所述富陷阱层上形成所述绝缘体层之后对所述富陷阱层的选定区域进行激光退火而产生每个修改区域。
19.根据权利要求15所述的集成电路，其中，在形成所述有源层之后将掺杂剂注入至所述富陷阱层的选定区域中而产生每个修改区域。
20.根据权利要求15所述的集成电路，其中，在形成所述有源层之后对所述富陷阱层的选定区域进行激光退火而产生每个修改区域。
21.根据权利要求15所述的集成电路，还包括形成在所述第一电路附近的至少一个衬底接触件。
22.根据权利要求15所述的集成电路，其中，所述第一电路包括电路，该电路易受由下面的富陷阱区域和在没有所述修改区域中的至少一个的情况下这样的电路的状态的瞬态变化的相互作用而引起的累积电荷影响。
23.根据权利要求15所述的集成电路，其中，所述第二电路包括能够受益于所述富陷阱区域的特性的电路。
24.一种由绝缘体上硅衬底形成的集成电路，所述绝缘体上硅衬底具有形成在所述衬底上的富陷阱层、形成在所述富陷阱层上的绝缘体层以及形成在所述绝缘体层上的有源层，其中，形成穿过所述有源层、下面的绝缘体层和下面的富陷阱层至所述衬底的空隙以限定至少一个非富陷阱区域，其中，第一晶体管电路被制造在所述非富陷阱区域之一上方，并且其中，所述第二晶体管电路被制造在所述富陷阱层上方。
25.根据权利要求24所述的集成电路，其中，所述第一晶体管电路包括电路，该电路易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用而引起的累积电荷影响。
26.根据权利要求25所述的集成电路，还包括形成在所述衬底上并插入在所述衬底与所述第一晶体管电路之间的空隙内的外延材料。
27.根据权利要求24所述的集成电路，其中，所述第二晶体管电路包括能够受益于所述富陷阱区域的特性的电路。
28.一种由绝缘体上硅衬底形成的集成电路，所述绝缘体上硅衬底具有形成在所述衬底上的富陷阱层、形成在所述富陷阱层上的绝缘体层、形成在所述绝缘体层上的有源层以及形成在所述有源层上的至少一个凸起半导体区域，其中，所述第一电路被制造在所述凸起半导体区域中的至少一个上或者所述凸起半导体区域中的至少一个中，并且所述第二电路被制造在所述富陷阱层上方的所述有源层中和/或所述有源层上。
29.根据权利要求28所述的集成电路，其中，所述第一电路包括电路，该电路易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用而引起的累积电荷影响。
30.根据权利要求28所述的集成电路，其中，所述第二电路包括能够受益于所述富陷阱区域的特性的电路。
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