CN117878060A - 一种半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法，属于半导体技术领域，所述半导体结构包括：衬底，包括逻辑区域和像素区域；栅极结构，设置在逻辑区域和像素区域的衬底上；自对准硅化物层，设置在逻辑区上，且设置在栅极结构和栅极结构两侧的衬底上；保护层，设置在像素区域，覆盖像素区域的衬底和栅极结构；第一覆盖层，设置在保护层上；以及缓冲层，设置在逻辑区域和第一覆盖层上，覆盖第一覆盖层以及逻辑区域上的衬底和栅极结构，且保护层和缓冲层的厚度差距小于10Å。通过本发明提供的一种半导体结构及其制造方法，提高半导体结构的性能。

Description

一种半导体结构及其制造方法

技术领域

本发明属于半导体技术领域，特别涉及一种半导体结构及其制造方法。

背景技术

与电耦合器件（Charge Coupled Device，CCDs）相比，互补金属氧化物半导体图像传感器(Complementary Metal-Oxide-Semiconductor Image Sensors，CIS)具有所需电压低、所消耗的能量少和能够随机存取图像的优点，且可以使用兼容的互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)工艺制造，能够被集成为单片相机。然而，在CIS器件的制备过程中，在刻蚀工艺中，容易造成硅基底过刻蚀问题，从而导致器件性能下降，甚至失效的后果。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，能够解决接触孔刻蚀形成过程中的过刻问题，避免半导体结构失效，能够提高半导体结构的性能。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种半导体结构，包括：

衬底，包括逻辑区域和像素区域；

栅极结构，设置在所述逻辑区域和所述像素区域的所述衬底上；

自对准硅化物层，设置在所述逻辑区上，且设置在所述栅极结构和所述栅极结构两侧的所述衬底上；

保护层，设置在所述像素区域上，覆盖所述像素区域的所述衬底和所述栅极结构；

第一覆盖层，设置在所述保护层上；以及

缓冲层，设置在所述逻辑区域和所述第一覆盖层上，覆盖所述第一覆盖层以及所述逻辑区域上的所述衬底和所述栅极结构，且所述保护层和所述缓冲层的厚度差距小于10Å。

在本发明一实施例中，所述保护层和所述缓冲层在交界处连续。

在本发明一实施例中，所述半导体结构还包括第二覆盖层，所述第二覆盖层设置在所述缓冲层上，覆盖所述像素区域的所述衬底和所述栅极结构。

在本发明一实施例中，所述第一覆盖层和所述第二覆盖层的高度相同。

在本发明一实施例中，所述第一覆盖层和所述第二覆盖层之间设置缝隙保护层，且所述缝隙保护层位于所述保护层和所述缓冲层的交界处。

在本发明一实施例中，所述第一覆盖层和所述第二覆盖层的材料至少包括非晶碳。

本发明还提供一种半导体结构的制造方法，包括：

提供一衬底，所述衬底包括逻辑区域和像素区域；

在所述逻辑区域和所述像素区域的所述衬底上形成栅极结构；

在所述像素区域上形成保护层，所述保护层覆盖所述衬底和所述栅极结构；

在所述逻辑区域上的所述栅极结构和所述栅极结构的两侧形成自对准硅化物层；

在所述保护层上形成第一覆盖层；以及

在所述逻辑区域和所述第一覆盖层上形成缓冲层，所述缓冲层覆盖所述衬底、所述栅极结构和所述第一覆盖层，且所述保护层和所述缓冲层的厚度差距小于10Å。

在本发明一实施例中，在形成所述缓冲层时，所述缓冲层还覆盖所述第一覆盖层的侧壁。

在本发明一实施例中，所述制造方法还包括：

在所述缓冲层上形成第二覆盖层；

平坦化所述第二覆盖层、所述缓冲层和所述第一覆盖层，在所述第一覆盖层和所述第二覆盖层之间形成缝隙保护层；

刻蚀所述缝隙保护层至所述缓冲层停止；以及

去除所述第一覆盖层和所述第二覆盖层。

在本发明一实施例中，所述制造方法还包括：

在所述保护层和所述缓冲层上形成刻蚀停止层；

在所述刻蚀停止层上形成层间介质层；以及

刻蚀所述刻蚀停止层、所述层间介质层、所述保护层和所述缓冲层，在所述栅极结构和所述栅极结构的两侧形成接触孔。

综上所述，本发明提供一种半导体结构及其制造方法，在接触孔刻蚀程序前，先在像素区域上形成保护层，再在逻辑区域上形成缓冲层，意想不到的效果是避免了逻辑区域和像素区域的硅基底的过刻问题，避免半导体结构性能下降或器件失效。保证在逻辑区域和逻辑区域交界处形成的保护层和缓冲层的连续性，解决了接触孔刻蚀形成过程中的过刻问题，从而提高半导体结构的性能，保证了半导体器件的可靠性和稳定性。且在光刻工艺中无需增加新光罩，降低了工艺成本，提升产品竞争力。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中衬底、栅极结构和侧墙结构示意图。

图2为一实施例中保护层的示意图。

图3为一实施例中自对准硅化物层示意图。

图4为一实施例中形成第一覆盖层示意图。

图5为一实施例中形成缓冲层示意图。

图6为一实施例中形成第二覆盖层和缝隙保护层示意图。

图7为一实施例中去除缝隙保护层示意图。

图8为一实施例中去除第一覆盖层和第二覆盖层示意图。

图9为一实施例中形成刻蚀停止层示意图。

图10为一实施例中形成层间介质层示意图。

图11为一实施例中形成光刻胶层示意图。

图12为一实施例中刻蚀层间介质层和刻蚀停止层示意图。

图13为一实施例中形成接触孔示意图。

标号说明：

10、衬底；20、栅极结构；30、侧墙结构；41、保护层；42、缓冲层；43、缝隙保护层；50、自对准硅化物层；61、第一覆盖层；62、第二覆盖层；71、刻蚀停止层；72、层间介质层；73、光刻胶层；1、像素区域；2、逻辑区域。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。

本发明提供的一种半导体结构及其制造方法，能够先后在像素区域上形成保护层，在逻辑区域上形成缓冲层，且保护层和缓冲层交界处连续，厚度差距小，避免了在接触孔刻蚀形成的过程中，像素区域或逻辑区域的衬底发生过刻现象，从而提高半导体器件的性能，提高半导体器件的生产良率，且制造方法简单，工艺成本低，可广泛应用在包含不同区域的半导体结构的生产中。

请参阅图1所示，在本发明一实施例中，首先提供衬底10，衬底10包括像素区域1和逻辑区域2，且例如在像素区域1和逻辑区域2上形成金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）结构。本发明并不限制不同区域上金氧半场效晶体管的个数，依据半导体的类型进行设置，且像素区域1和逻辑区域2之间例如设置预设距离实现隔离。衬底10可以为任意适于形成半导体结构的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。

请参阅图1所示，在本发明一实施例中，在衬底10上的像素区域1和逻辑区域2内依次沉积栅极结介质层和栅极材料层（图中未显示）。其中，栅极介质层的材料例如为氧化硅或氮氧化硅等材料，厚度例如为5nm~10nm，且栅极介质层例如通过热氧化或原位水汽生长法等方法形成。栅极材料层例如设置在栅极介质层上，栅极材料层的材料例如为多晶硅层或金属层等，栅极材料层的厚度例如为200nm~400nm，且栅极材料层例如通过低压化学气相沉积法、原子层沉积法或物理气相沉积法等方法形成。在其他实施例中，栅极介质层和栅极材料层的材料和厚度可以根据实际需要进行设定，栅极介质层例如为多层结构，又例如包括高介电常数材料，以提高栅极结构20的性能。

请参阅图1所示，在本发明一实施例中，在形成栅极介质层和栅极材料层后，然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极材料层和栅极氧化层。在本实施例中，例如采用一步刻蚀对栅极材料层和栅极氧化层进行刻蚀，在栅极材料层刻蚀完成后，通过改变刻蚀气体或湿法刻蚀液，对栅极氧化层进行刻蚀。刻蚀后保留的栅极材料层和栅极氧化层设置在衬底10上，将保留的栅极材料层和栅极氧化层定义为栅极结构20。

请参阅图1所示，在本发明一实施例中，在形成栅极结构20后，在栅极结构20两侧的衬底10上形成轻掺杂区（图中未显示），例如通过在栅极结构20两侧的衬底10内注入掺杂离子形成，且掺杂离子的种类、浓度和深度例如根据衬底10的选择以及具体制备的器件种类设定。具体地，例如以较低注入能量将掺杂离子注入栅极结构20两侧的衬底10内，形成轻掺杂区，且像素区域1和逻辑区域2上的轻掺杂区之间设置有预设距离实现隔离。

请参阅图1所示，在本发明一实施例中，在轻掺杂区形成后，在栅极结构20两侧形成侧墙结构30，其中，侧墙结构30例如为单层结构或叠层结构。在本实施例中，侧墙结构30例如包括氧化硅和氮化硅的叠层，以确保侧墙结构30的稳定。具体的，在衬底10上形成侧墙介质层，侧墙介质层覆盖栅极结构20和衬底10，且侧墙介质层的材料例如为氧化硅和氮化硅的叠层。形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除位于栅极结构20、以及部分衬底10上的侧墙介质层，保留栅极结构20两侧的部分侧墙介质层，以形成侧墙结构30，且侧墙结构30的高度与栅极结构20的高度相同。在本实施例中，侧墙结构30的形状例如为圆弧状，在其他实施例中，侧墙结构30可以选择任意形状。

请参阅图1所示，在本发明一实施例中，在形成侧墙结构30后，在像素区域1和逻辑区域2上的栅极结构20两侧的衬底10内形成重掺杂区（图中未显示），作为后续MOS晶体管的源极和漏极，且像素区域1和逻辑区域2上的重掺杂区之间通过设置预设距离实现隔离。源极和漏极例如通过以较高注入能量注入与轻掺杂区掺杂类型相同的杂质离子形成，且源极和漏极的掺杂深度和宽度例如根据具体生产要求设定。

请参阅图1至图2所示，在本发明一实施例中，在形成源极和漏极后，在像素区域1上形成保护层41，保护层41覆盖衬底10、栅极结构20和侧墙结构30，且保护层41靠近逻辑区域2的一侧边缘例如与像素区域1和逻辑区域2的交界处对齐。通过设置保护层41，避免后续在逻辑区域2上形成自对准硅化物层50时，对像素区域1造成金属污染，提高半导体结构的制备良率。保护层41的材料例如为氧化硅、氮化硅或氮氧化硅等绝缘隔离材料，在本实施例中，保护层41例如为氧化硅层，保护层41的厚度例如为330Å~370Å，且例如通过化学气相沉积法（Chemical Vapor Deposition，CVD）形成保护层41。本发明不限制化学气相沉积法的具体方法，又例如选择为等离子体增强化学气相沉积方法，提高生成的保护层41的质量。具体地，控制硅源的通入流量例如为1500sccm～2000sccm，控制氧源的通入流量例如为1200sccm～2000sccm，以及控制沉积温度例如为250℃～350℃和射频的高频功率例如为200W～450W。在其他实施例中，保护层41的厚度和形成方法又例如根据具体生产条件设置，且保护层41又例如为其他结构致密的绝缘隔离材料。

请参阅图2至图3所示，在本发明一实施例中，在形成保护层41后，在逻辑区域2上的栅极结构20、源极和漏极上形成自对准硅化物层50（Self Aligned Silicide，silicide）。具体地，在逻辑区域2上的栅极结构20、源极和漏极上形成金属层，且金属层例如为钛层（Ti）、钴层（Co）、镍层（Ni）或合金层等。然后对衬底10进行第一次退火，金属层与栅极结构20、源极和漏极上暴露的硅表面反应形成中间硅化物层，然后通过化学溶液选择去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，中间硅化物层经过退火之后转化为硅化物层，也就是自对准硅化物层50。自对准硅化物层50具有良好的热稳定性，通过设置自对准硅化物层50，能够降低器件的电阻，其保证与后期制备的金属电极接触良好。

请参阅图3至图5所示，在本发明一实施例中，在形成自对准硅化物层50后，在像素区域1上的保护层41上形成第一覆盖层61，第一覆盖层61例如为非晶碳层等与保护层41刻蚀选择比较大的材料。再以第一覆盖层61为掩膜，在逻辑区域2上的衬底10、栅极结构20和侧墙结构30上形成缓冲层42。在本实施例中，缓冲层42的材料例如为与保护层41材料相同的二氧化硅层，起到缓冲后续步骤中形成的氮化硅层与衬底10之间的应力作用。具体地，例如采用与保护层41相同的形成方法形成缓冲层42，缓冲层42例如同时覆盖在逻辑区域2上的衬底10、栅极结构20、源极、漏极，以及第一覆盖层61的上方靠近逻辑区域2的侧壁上，且通过控制反应条件，例如控制沉积时间，以保证保护层41和缓冲层42的厚度差距小于10Å。通过设置第一覆盖层61，避免在形成缓冲层42上时，增加保护层41的厚度，同时控制保护层41和缓冲层42的厚度差，使得保护层41和缓冲层42的交界处连续，避免因为保护层41和缓冲层42厚度差距大，而造成在后续接触孔刻蚀过程中产生过刻现象，损伤衬底10或自对准硅化物层50。

请参阅图4至图6所示，在本发明一实施例中，在形成缓冲层42后，在缓冲层42上形成第二覆盖层62，第二覆盖层62例如至少覆盖在逻辑区域2上的缓冲层42上。在本实施例中，形成第二覆盖层62的过程中，例如采用自对准硅化物工艺中相同的光罩，形成光罩覆盖在像素区域1上，起到隔离作用，且无需增加新光罩，降低了工艺成本。第二覆盖层62的制备方法和制备材料例如和第一覆盖层61的制备方法和制备材料相同。在制备完成第二覆盖层62后，对第二覆盖层62进行平坦处理，例如利用化学机械抛光（Chemical MechanicalPolishing，CMP）工艺平坦化第一覆盖层61、第二覆盖层62和第一覆盖层61上沉积的缓冲层42，使第一覆盖层61和第二覆盖层62的高度一致，将在第一覆盖层61和第二覆盖层62之间的缓冲层42，定义为缝隙保护层43。

请参阅图5至图7所示，在本发明一实施例中，在平坦化第二覆盖层62后，刻蚀去除第一覆盖层61和第二覆盖层62之间的缝隙保护层43。在本实施例中，例如选择干刻工艺刻蚀去除，具体地，以第一覆盖层61和第二覆盖层62为掩膜，选择例如包括C4F6、C4F8和Ar的混合气体作为刻蚀气体。通过控制刻蚀速率和刻蚀时间，去除缝隙保护层43。在刻蚀缝隙保护层43时，易出现残留或过刻蚀。但缝隙保护层43位于像素区域1和逻辑区域2的交界处，蚀刻出现的残留或过蚀刻均会被后续沉积的材料覆盖，并不影响后续半导体结构的性能。

请参阅图7至图8所示，在本发明一实施例中，在去除缝隙保护层43后，去除第一覆盖层61和第二覆盖层62，以便后续接触孔的制备。在本实施例中，例如通过灰化工艺去除第一覆盖层61和第二覆盖层62，又例如选择等离子体增强灰化工艺，有效地保护衬底10表面、防止衬底10表面收到污染及损伤的作用。在其他实施例中，又例如选择其他灰化工艺去除第一覆盖层61和第二覆盖层62。

请参阅图8至图10所示，在本发明一实施例中，在去除第一覆盖层61和第二覆盖层62后，在保护层41和缓冲层42上依次沉积刻蚀停止层71和层间介质层72，本发明不限制刻蚀停止层71和层间介质层72的厚度和形成方法。在本实施例中，刻蚀停止层71例如为氮化硅层，层间介质层72例如为氧化硅层。接着，在层间介质层72上形成图案化光刻胶层73，图案化光刻胶层73例如在栅极结构20、源极和漏极上形成开口，根据开口进行接触孔的自对准刻蚀，从而形成接触孔。

请参阅图10至图13所示，在本发明一实施例中，在形成图案化光刻胶层73后，以图案化光刻胶层73为掩膜。对层间介质层72、刻蚀停止层71、保护层41和缓冲层42刻蚀形成接触孔。在本实施例中，例如选择干法刻蚀形成接触孔。具体地，例如选择两步刻蚀形成接触孔，刻蚀去除层间介质层72和刻蚀停止层71后，继续刻蚀保护层41和缓冲层42，直至暴露出像素区域1上的栅极结构20、源极和漏极，以及逻辑区域2上的自对准硅化物层50，形成接触孔。本发明形成的保护层41和缓冲层42厚度差异小，在刻蚀接触孔的过程中，避免衬底10发生过刻蚀，保证了半导体器件的良率。且形成的接触孔能够降低接触孔内形成的导电插塞和栅极结构20或源漏极之间的接触电阻，有效地提高了半导体器件的性能。

综上所述，本发明提供一种半导体结构及其制造方法，通过在像素区域先沉积形成保护层，避免像素区域在自对准硅化物工艺中收到金属污染，接着在逻辑区域形成与像素区域厚度差距小于10Å的缓冲层，意想不到的效果是逻辑区域与像素区域交界处的保护层和缓冲层结构连续，避免了在形成接触孔的刻蚀过程中衬底的过刻现象，保证半导体器件的可靠性和稳定性，提升半导体器件性能。同时在光刻工艺中无需增加新光罩，降低了生产成本，提高了生产良率，适用范围广。

以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构，其特征在于，包括：

衬底，包括逻辑区域和像素区域；

栅极结构，设置在所述逻辑区域和所述像素区域的所述衬底上；

自对准硅化物层，设置在所述逻辑区上，且设置在所述栅极结构和所述栅极结构两侧的所述衬底上；

保护层，设置在所述像素区域上，覆盖所述像素区域的所述衬底和所述栅极结构；

第一覆盖层，设置在所述保护层上；以及

缓冲层，设置在所述逻辑区域和所述第一覆盖层上，覆盖所述第一覆盖层以及所述逻辑区域上的所述衬底和所述栅极结构，且所述保护层和所述缓冲层的厚度差距小于10Å。

2.根据权利要求1所述的半导体结构，其特征在于，所述保护层和所述缓冲层在交界处连续。

3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括第二覆盖层，所述第二覆盖层设置在所述缓冲层上，覆盖所述像素区域的所述衬底和所述栅极结构。

4.根据权利要求3所述的半导体结构，其特征在于，所述第一覆盖层和所述第二覆盖层的高度相同。

5.根据权利要求3所述的半导体结构，其特征在于，所述第一覆盖层和所述第二覆盖层之间设置缝隙保护层，且所述缝隙保护层位于所述保护层和所述缓冲层的交界处。

6.根据权利要求3所述的半导体结构，其特征在于，所述第一覆盖层和所述第二覆盖层的材料至少包括非晶碳。

7.一种半导体结构的制造方法，其特征在于，包括：

提供一衬底，所述衬底包括逻辑区域和像素区域；

在所述逻辑区域和所述像素区域的所述衬底上形成栅极结构；

在所述像素区域上形成保护层，所述保护层覆盖所述衬底和所述栅极结构；

在所述逻辑区域上的所述栅极结构和所述栅极结构的两侧形成自对准硅化物层；

在所述保护层上形成第一覆盖层；以及

在所述逻辑区域和所述第一覆盖层上形成缓冲层，所述缓冲层覆盖所述衬底、所述栅极结构和所述第一覆盖层，且所述保护层和所述缓冲层的厚度差距小于10Å。

8.根据权利要求7所述的半导体结构的制造方法，其特征在于，在形成所述缓冲层时，所述缓冲层还覆盖所述第一覆盖层的侧壁。

9.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：

在所述缓冲层上形成第二覆盖层；

平坦化所述第二覆盖层、所述缓冲层和所述第一覆盖层，在所述第一覆盖层和所述第二覆盖层之间形成缝隙保护层；

刻蚀所述缝隙保护层至所述缓冲层停止；以及

去除所述第一覆盖层和所述第二覆盖层。

10.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：

在所述保护层和所述缓冲层上形成刻蚀停止层；

在所述刻蚀停止层上形成层间介质层；以及

刻蚀所述刻蚀停止层、所述层间介质层、所述保护层和所述缓冲层，在所述栅极结构和所述栅极结构的两侧形成接触孔。