CN117850533A - Ptat偏置电流生成电路及芯片 - Google Patents

Abstract

本公开的实施例提供一种PTAT偏置电流生成电路及芯片。PTAT偏置电流生成电路包括：电流镜电路被配置为生成第一电流信号、第一电流信号的第一镜像信号以及第一电流信号的第二镜像信号，并经由第一节点将第一电流信号提供至电流产生电路、经由第二节点将第一镜像信号提供至电流产生电路、以及经由第三节点将第二镜像信号提供至钳位电路，其中，第一镜像信号等于第一电流信号；电流产生电路被配置为根据相等的第一电流信号与第一镜像信号，生成偏置电流，并经由第一节点将偏置电流提供至电流镜电路；电流镜电路还被配置为镜像输出所述偏置电流；钳位电路被配置为利用第二镜像信号，钳位第二节点的电压。

Description

PTAT偏置电流生成电路及芯片

技术领域

本公开的实施例涉及集成电路技术领域，具体地涉及一种PTAT偏置电流生成电路及芯片。

背景技术

PTAT(Proportional To Absolute Temperature，与绝对温度成正比)电流是一种与温度成正比的偏置电流，其在集成电路设计中起着重要的作用，可以提供稳定的工作条件，并有效地抵消温度对电路性能的影响。

图1是一种常见的生成PTAT偏置电流电路100的电路示意图。其中，PMOS晶体管Mp1、Mp2、双极型晶体管Q1、Q2和电阻R1构成正反馈环路，但环路增益小于1，因此电路可以保持稳定。PMOS晶体管Mp1和Mp2构成电流镜电路且宽长比一致，在不考虑沟道长度调制效应和厄利效应时，流过双极型晶体管Q1和Q2中的电流相等。双极型晶体管Q1的基极发射极电压Vbe记为Vbe1，双极型晶体管Q2的基极发射极电压Vbe记为Vbe2。A点电位即为Vbe1，因此N点电位V_N＝Vbe1-Vbe2。由于双极型晶体管Q2的发射极面积是双极型晶体管Q1的发射极面积的2倍，根据晶体管的电流公式Ic＝Is*e^(Vbe/V_T)，可以得到双极型晶体管Q1和Q2的基极发射极电压Vbe差值为ΔVbe＝Vbe1-Vbe2＝V_T*ln2，其中V_T＝kT/q为热电压，Is为反向饱和电流，假设忽略NPN晶体管的基极电流Ib和电阻R1的温度系数，则流过PMOS晶体管Mp2的电流为V_N/R1＝V_T*ln2/R1，此电流与温度成正比。通过PMOS晶体管Mp3与Mp2的镜像关系，电流Ibias即为生成的PTAT偏置电流。

其中，A点电位为V_A＝Vbe1，B点电位为V_B＝Vcc–|Vgs_Mp2|。当Vcc变化时，由于A点电位不变，B点电位跟随Vcc变化，若是考虑沟道长度调制效应和厄利效应，PMOS晶体管Mp1和Mp2电流镜的电流镜像比例也会随Vcc变化，双极型晶体管Q1和Q2的基极发射极电压Vbe也需要考虑集电极发射极电压Vce相差较大的影响。因此当Vcc变化时，图1所示的电路生成的PTAT偏置电流Ibias也会随Vcc变化，从而影响集成电路芯片性能。

发明内容

本公开的实施例的目的是提供一种PTAT偏置电流生成电路及芯片，实现了稳定的PTAT偏置电流的生成，且工作电压可实现在较低电压下。

为了实现上述目的，本公开实施例的第一方面，提供了一种PTAT偏置电流生成电路，包括：电流镜电路、钳位电路与电流产生电路。其中，所述电流镜电路被配置为生成第一电流信号、所述第一电流信号的第一镜像信号以及所述第一电流信号的第二镜像信号，并经由第一节点将所述第一电流信号提供至所述电流产生电路、经由第二节点将所述第一镜像信号提供至所述电流产生电路、以及经由第三节点将所述第二镜像信号提供至所述钳位电路，其中，所述第一镜像信号等于所述第一电流信号；所述电流产生电路被配置为根据相等的所述第一电流信号与所述第一镜像信号，生成偏置电流，并经由所述第一节点将所述偏置电流提供至所述电流镜电路；所述电流镜电路还被配置为镜像输出所述偏置电流；所述钳位电路被配置为利用所述第二镜像信号，钳位所述第二节点的电压。

在本公开的一些实施例中，所述电流镜电路包括：第一晶体管、第二晶体管、第三晶体管与第四晶体管。其中，所述第一晶体管的控制极耦接所述第二晶体管的控制极、所述第二晶体管的第二极、所述第三晶体管的控制极、所述第四晶体管的控制极与所述第三节点，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二节点；所述第二晶体管的第一极耦接所述第一电压端；所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第一节点；所述第四晶体管的第一极耦接所述第一电压端，所述第四晶体管的第二极耦接所述偏置电流的输出端。

在本公开的一些实施例中，所述钳位电路包括：第五晶体管。其中，所述第五晶体管的控制极耦接所述第二节点，所述第五晶体管的第一极耦接第二电压端，所述第五晶体管的第二极耦接所述第三节点。

在本公开的一些实施例中，所述电流产生电路包括：第六晶体管、第七晶体管与第一电阻器。其中，所述第六晶体管的控制极耦接所述第七晶体管的控制极、所述第七晶体管的第二极与所述第一节点，所述第六晶体管的第一极耦接第二电压端，所述第六晶体管的第二极耦接所述第二节点；所述第七晶体管的第一极耦接所述第一电阻器的第一端；所述第一电阻器的第二端耦接所述第二电压端。

在本公开的一些实施例中，所述第二晶体管的宽长比分别是所述第一晶体管、所述第三晶体管、所述第四晶体管的宽长比的2倍。

在本公开的一些实施例中，所述第二镜像信号是所述第一电流信号的2倍。

在本公开的一些实施例中，所述第五晶体管、所述第六晶体管、所述第七晶体管均为NPN双极型晶体管，且所述第五晶体管、所述第七晶体管的发射极面积均是所述第六晶体管的发射极面积的2倍。

在本公开的一些实施例中，所述偏置电流与所述第六晶体管的基极发射极电压与所述第七晶体管的基极发射极电压之间的压差正相关。

在本公开的一些实施例中，所述第五晶体管、所述第二晶体管与所述第一晶体管构成正反馈环路，所述第五晶体管、所述第二晶体管、所述第三晶体管、所述第七晶体管、所述第一电阻器与所述第六晶体管构成负反馈环路，且所述负反馈环路的环路增益大于所述正反馈环路的环路增益。

根据本公开的第二方面，提供了一种芯片。该芯片包括根据本公开的第一方面所述的PTAT偏置电流生成电路。

本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：

图1是一种生成PTAT偏置电流电路的示例性电路图；

图2是一种偏置电流生成电路的示例性电路图；

图3是根据本公开的实施例的PTAT偏置电流生成电路的示意性框图；

图4是根据本公开的实施例的PTAT偏置电流生成电路的示例性电路图。

附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图2示出了一种偏置电流生成电路200的示例性电路图。电路200是在电路100的基础上增加了共源共栅PMOS晶体管Mp4和Mp5、NMOS晶体管Mn1和Mn2。假设PMOS晶体管的宽长比都相等，NMOS晶体管的宽长比都相等。在不考虑PMOS晶体管Mp4和Mp5、NMOS晶体管Mn1和Mn2的沟道长度调制效应时，C点电位VC和D点电位VD都等于F点电位VF加上PMOS晶体管的栅源电压Vgs的绝对值，即VC＝VD＝VF+|Vgs_Mpmos|，其中Vgs_Mpmos为PMOS晶体管Mp4和Mp5的栅源电压。同理可知，A点电位VA和B点电位VB都等于E点电位VE减去NMOS晶体管的栅源电压Vgs，即VA＝VB＝VE-Vgs_Mnmos，其中Vgs_Mnmos为NMOS晶体管Mn1和Mn2的栅源电压。因此电路200可以改善沟道长度调制效应和厄利效应不匹配带来的影响。

但是如果考虑PMOS晶体管Mp4和Mp5、NMOS晶体管Mn1和Mn2的沟道长度调制效应时，电路200的偏置电流Ibias仍会随Vcc变化，只是变化程度得到了一些改善。另外，电路200需要的最小工作电压Vcc比较高。从PMOS晶体管Mp1所在支路看，由于VC＝VD，该支路至少需要的电压为|Vgs_Mp2|+|Vdsat_Mp4|+Vgs_Mn1+Vbe1。从PMOS晶体管Mp2所在支路看，由于VA＝VB，该支路至少需要的电压为|Vgs_Mp2|+|Vgs_Mp5|+Vdsat_Mn2+Vbe1。通常栅源电压Vgs在0.7V左右，基极发射极电压Vbe在0.7V左右，饱和电压Vdsat在0.1V左右，因此电路200的最低工作电压在2.2V左右。

为了解决沟道长度调制效应和厄利效应对偏置电流的影响，得到稳定的PTAT偏置电流，且可实现工作电压在较低电压下，图3示出了根据本公开的实施例的PTAT偏置电流生成电路300的示意性框图。如图3所示，PTAT偏置电流生成电路300可包括：电流镜电路310、钳位电路320与电流产生电路330。

其中，电流镜电路310耦接钳位电路320、电流产生电路330、第一电压端V1与偏置电流的输出端Ibias。钳位电路320耦接电流镜电路310、电流产生电路330与第二电压端V2。电流产生电路330耦接电流镜电路310、钳位电路320与第二电压端V2。

其中，所述电流镜电路310被配置为生成第一电流信号I0、所述第一电流信号I0的第一镜像信号I1以及所述第一电流信号I0的第二镜像信号I2，并经由第一节点N1将所述第一电流信号I0提供至所述电流产生电路330、经由第二节点N2将所述第一镜像信号I1提供至所述电流产生电路330、以及经由第三节点N3将所述第二镜像信号I2提供至所述钳位电路320，其中，所述第一镜像信号I1为电流信号，其等于所述第一电流信号I0。

所述电流产生电路330被配置为根据相等的所述第一电流信号I0与所述第一镜像信号I1，生成偏置电流Ibias，并经由所述第一节点N1将所述偏置电流Ibias提供至所述电流镜电路310。

所述电流镜电路310还被配置为镜像输出所述偏置电流Ibias。

所述钳位电路320被配置为利用所述第二镜像信号I2，钳位所述第二节点N2的电压。

通过本公开的实施例可以得到稳定的PTAT偏置电流，且工作电压可实现在较低电压下。

图4示出了根据本公开的实施例的PTAT偏置电流生成电路300的示例性电路图。如图4所示，电流镜电路310可包括：第一晶体管M1、第二晶体管M2、第三晶体管M3与第四晶体管M4。其中，所述第一晶体管M1的控制极耦接所述第二晶体管M2的控制极、所述第二晶体管M2的第二极、所述第三晶体管M3的控制极、所述第四晶体管M4的控制极与所述第三节点N3，所述第一晶体管M1的第一极耦接第一电压端V1，所述第一晶体管M1的第二极耦接所述第二节点N2。所述第二晶体管M2的第一极耦接所述第一电压端V1。所述第三晶体管M3的第一极耦接所述第一电压端V1，所述第三晶体管M3的第二极耦接所述第一节点N1。所述第四晶体管M4的第一极耦接所述第一电压端V1，所述第四晶体管M4的第二极耦接所述偏置电流的输出端Ibias。

所述钳位电路320可包括：第五晶体管Q1。其中，所述第五晶体管Q1的控制极耦接所述第二节点N2，所述第五晶体管Q1的第一极耦接第二电压端V2，所述第五晶体管Q1的第二极耦接所述第三节点N3。

所述电流产生电路330可包括：第六晶体管Q2、第七晶体管Q3与第一电阻器R1。其中，所述第六晶体管Q2的控制极耦接所述第七晶体管Q3的控制极、所述第七晶体管Q3的第二极与所述第一节点N1，所述第六晶体管Q2的第一极耦接第二电压端V2，所述第六晶体管Q2的第二极耦接所述第二节点N2。所述第七晶体管Q3的第一极耦接所述第一电阻器R1的第一端。所述第一电阻器R1的第二端耦接所述第二电压端V2。

在图4的示例中，从第一电压端V1输入高电压信号Vcc，第二电压端V2接地。第一晶体管M1至第四晶体管M4是PMOS晶体管，第二晶体管M2的宽长比分别是所述第一晶体管M1、所述第三晶体管M3、所述第四晶体管M4的宽长比的2倍，则所述第二镜像信号I2是所述第一电流信号I0的2倍。第五晶体管Q1至第七晶体管Q3是NPN双极型晶体管，第五晶体管Q1、第七晶体管Q3的发射极面积均是所述第六晶体管Q2的发射极面积的2倍。本领域技术人员应理解，基于上述发明构思对图4所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图4所示的示例不同的设置。

下面结合图4的示例来说明根据本公开的实施例的PTAT偏置电流生成电路300的工作过程。

在本公开实施例中，由于第二晶体管M2的宽长比是第一晶体管M1的宽长比的2倍，且第五晶体管Q1的发射极面积是第六晶体管Q2的发射极面积的2倍，因此第五晶体管Q1的基极发射极电压Vbe1和第六晶体管Q2的基极发射极电压Vbe2相等，即第二节点N2电位VN2和第一节点N1电位VN1相等。当第一电压端V1输入的Vcc变化时，第三节点N3电位VN3的变化导致第二节点N2电位VN2的变化比较小，通常为Vcc的变化量除以第五晶体管Q1的本征增益(一般为几十倍)，相当于图1所示电路100中B点变化的几十分之一。因此，在本公开实施例中的PTAT偏置电流生成电路300中，当Vcc变化时，第一节点N1电位VN1和第二节点N2电位VN2近似相等，且第六晶体管Q2的基极发射极电压Vbe2与第一节点N1电位VN1相等，因此流经第一电阻器R1上的电流为I_R1＝(Vbe2-Vbe3)/R1，其中，Vbe3为第七晶体管Q3的基极发射极电压，电流I_R1经第一节点N1提供至第三晶体管M3，从而电流I_R1通过第四晶体管M4被镜像输出，得到了基本不随Vcc变化的偏置电流Ibias。

从反馈环路来分析本电路300，从第二节点N2开始，第五晶体管Q1、第二晶体管M2与第一晶体管M1构成正反馈环路1，正反馈环路1的环路增益可由下述公式(1)得到：

A1＝-gm_Q1*(1/gm_M2)*(-gm_M1*r_N2) 公式(1)

其中r_N2为第二节点N2的小信号阻抗。由于第一晶体管M1和第三晶体管M3的宽长比相等，第二晶体管M2的宽长比是第一晶体管M1和第三晶体管M3的宽长比的2倍。因此gm_M1＝gm_M3＝1/2*gm_M2，则上述公式(1)可转换为下述公式(2)：

A1＝+1/2*gm_Q1*r_N2 公式(2)

另外，从第二节点N2开始，经过第五晶体管Q1、第二晶体管M2、第三晶体管M3、第七晶体管Q3、第一电阻器R1和第六晶体管Q2构成了负反馈环路2，负反馈环路2的环路增益可由下述公式(3)得到：

A2＝-gm_Q1*(1/gm_M2)*[-gm_M3*(1/gm_Q3+R1)]*(-gm_Q2*r_N2) 公式(3)

其中，由于gm_M3＝1/2*gm_M2，上述公式(3)可转换为下述公式(4)：

A2＝-1/2*gm_Q1*r_N2*gm_Q2*(1/gm_Q3+R1) 公式(4)

因此将上述公式(2)代入公式(4)中，可得到下述公式(5)：

A2＝-gm_Q2*(1/gm_Q3+R1)*A1 公式(5)

由于第六晶体管Q2和第七晶体管Q3中流过的电流相等，因此gm_Q2＝gm_Q3，最终公式(5)可转换为下述公式(6)：

A2＝-gm_Q2*(1/gm_Q3+R1)*A1

＝-gm_Q2*(1/gm_Q2+R1)*A1

＝-(1+gm_Q2*R1)*A1 公式(6)

通过上述环路增益的分析可知，负反馈环路2的环路增益大于正反馈环路1的环路增益，可以保持整体电路为负反馈，环路是稳定的，因此可得到稳定的PTAT偏置电流。

下面结合图4所示电路300分析其最小工作电压Vcc。从第一晶体管M1所在支路来看，该支路至少需要的电压为|Vdsat_M1|+Vbe1。从第二晶体管M2所在支路来看，该支路至少需要的电压为|Vgs_M2|+|Vce_Q1|。从第三晶体管M3所在支路来看，该支路至少需要的电压为|Vdsat_M3|+|Vbe_Q2|。通常栅源电压Vgs在0.7V左右，基极发射极电压Vbe在0.7V左右，饱和电压Vdsat在0.1V左右，集电极发射极电压Vce在0.4V左右。因此本电路300的最低工作电压在1.1V左右，相比于图2所示的电路200，可工作在更低的工作电压下。

本公开的实施例的PTAT偏置电流生成电路，加入了反馈支路，利用反馈技术解决了沟道长度调制效应和厄利效应对偏置电流的影响，从而能够得到稳定的PTAT偏置电流，且PTAT偏置电流基本不随Vcc变化，而且可工作在较低电压下。

本公开的实施例还提供了一种芯片。该芯片包括根据本公开的实施例的PTAT偏置电流生成电路。该芯片例如可用于工业控制领域。

本公开的实施例还提供了一种电子设备。该电子设备包括根据本公开的实施例的芯片。该电子设备例如是工业控制仪。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种PTAT偏置电流生成电路，其特征在于，包括：电流镜电路、钳位电路与电流产生电路，

其中，所述电流镜电路被配置为生成第一电流信号、所述第一电流信号的第一镜像信号以及所述第一电流信号的第二镜像信号，并经由第一节点将所述第一电流信号提供至所述电流产生电路、经由第二节点将所述第一镜像信号提供至所述电流产生电路、以及经由第三节点将所述第二镜像信号提供至所述钳位电路，其中，所述第一镜像信号等于所述第一电流信号；

所述电流产生电路被配置为根据相等的所述第一电流信号与所述第一镜像信号，生成偏置电流，并经由所述第一节点将所述偏置电流提供至所述电流镜电路；

所述电流镜电路还被配置为镜像输出所述偏置电流；

所述钳位电路被配置为利用所述第二镜像信号，钳位所述第二节点的电压。

2.根据权利要求1所述的PTAT偏置电流生成电路，其特征在于，所述电流镜电路包括：第一晶体管、第二晶体管、第三晶体管与第四晶体管，

其中，所述第一晶体管的控制极耦接所述第二晶体管的控制极、所述第二晶体管的第二极、所述第三晶体管的控制极、所述第四晶体管的控制极与所述第三节点，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二节点；

所述第二晶体管的第一极耦接所述第一电压端；

所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第一节点；

所述第四晶体管的第一极耦接所述第一电压端，所述第四晶体管的第二极耦接所述偏置电流的输出端。

3.根据权利要求2所述的PTAT偏置电流生成电路，其特征在于，所述钳位电路包括：第五晶体管，

其中，所述第五晶体管的控制极耦接所述第二节点，所述第五晶体管的第一极耦接第二电压端，所述第五晶体管的第二极耦接所述第三节点。

4.根据权利要求3所述的PTAT偏置电流生成电路，其特征在于，所述电流产生电路包括：第六晶体管、第七晶体管与第一电阻器，

其中，所述第六晶体管的控制极耦接所述第七晶体管的控制极、所述第七晶体管的第二极与所述第一节点，所述第六晶体管的第一极耦接第二电压端，所述第六晶体管的第二极耦接所述第二节点；

所述第七晶体管的第一极耦接所述第一电阻器的第一端；

所述第一电阻器的第二端耦接所述第二电压端。

5.根据权利要求2所述的PTAT偏置电流生成电路，其特征在于，所述第二晶体管的宽长比分别是所述第一晶体管、所述第三晶体管、所述第四晶体管的宽长比的2倍。

6.根据权利要求5所述的PTAT偏置电流生成电路，其特征在于，所述第二镜像信号是所述第一电流信号的2倍。

7.根据权利要求4所述的PTAT偏置电流生成电路，其特征在于，所述第五晶体管、所述第六晶体管、所述第七晶体管均为NPN双极型晶体管，且所述第五晶体管、所述第七晶体管的发射极面积均是所述第六晶体管的发射极面积的2倍。

8.根据权利要求7所述的PTAT偏置电流生成电路，其特征在于，所述偏置电流与所述第六晶体管的基极发射极电压与所述第七晶体管的基极发射极电压之间的压差正相关。

9.根据权利要求4所述的PTAT偏置电流生成电路，其特征在于，所述第五晶体管、所述第二晶体管与所述第一晶体管构成正反馈环路，所述第五晶体管、所述第二晶体管、所述第三晶体管、所述第七晶体管、所述第一电阻器与所述第六晶体管构成负反馈环路，且所述负反馈环路的环路增益大于所述正反馈环路的环路增益。

10.一种芯片，其特征在于，包括：根据权利要求1-9中任一项所述的PTAT偏置电流生成电路。