CN117832268A - 半导体结构及其制备方法、电子设备 - Google Patents

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Abstract

本申请实施例提供一种半导体结构及其制备方法、电子设备，涉及半导体技术领域，用于进一步提高半导体结构的电子迁移率。半导体结构的制备方法包括：形成位于半导体衬底上的栅极和栅极侧墙，栅极侧墙设置在栅极的侧面，以及对栅极相对两侧的半导体衬底进行掺杂和第一非晶化离子注入，形成第一区域和第二区域；对第一区域和第二区域中至少一个进行第二非晶化离子注入；第二非晶化离子注入的深度大于第一非晶化离子注入的深度；形成应力层，应力层至少覆盖第一区域、第二区域、栅极以及栅极侧墙；进行退火，以使得第一区域形成源极，第二区域形成漏极，且源极和漏极中至少一个内形成位错。

Description

半导体结构及其制备方法、电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法、电子设备。
背景技术
随着电子技术的发展，电子设备的功能不断的区域丰富化、全面化，也趋使电子设备内的集成电路向小型化和密集化发展。
为了减小集成电路上半导体结构的尺寸，需要将半导体结构的栅氧化层设计的更薄或者提高半导体结构的沟道掺杂。
然而，半导体结构的尺寸减小会带来半导体结构的性能降低等问题。
发明内容
本申请实施例提供一种半导体结构及其制备方法、电子设备，用于进一步提高半导体结构的电子迁移率。
为达到上述目的，本申请采用如下技术方案：
本申请实施例的第一方面，提供一种半导体结构的制备方法，包括形成位于半导体衬底上的栅极和栅极侧墙，栅极侧墙设置在栅极的侧面，以及对栅极相对两侧的半导体衬底进行掺杂和第一非晶化离子注入，形成第一区域和第二区域；对第一区域和第二区域中至少一个进行第二非晶化离子注入；第二非晶化离子注入的深度大于第一非晶化离子注入的深度；形成应力层，应力层至少覆盖第一区域、第二区域、栅极以及栅极侧墙；进行退火，以使得第一区域形成源极，第二区域形成漏极，且源极和漏极中至少一个内形成位错。
本申请实施例第一方面提供的半导体结构的制备方法，通过对栅极两侧的半导体衬底进行掺杂和第一非晶化离子注入形成第一区域和第二区域，然后再通过第二非晶化离子注入使得第一区域和第二区域内非晶化，在第一区域和第二区域内形成非晶化区域。然后在应力层的作用下进行退火，使得第一区域和第二区域内的非晶化区域再结晶。在再结晶的过程中，第一区域和第二区域内晶体在两个不同晶向上的生长速度不同，在源极310和漏极320内形成位错。位错能够提高对半导体结构沟道的拉应力，进而提高半导体结构的电子迁移率，提升驱动电流，提升半导体结构性能。其中，第二非晶化离子注入的深度大于第一非晶化离子注入的深度，能够确保非晶化再结晶的过程中形成位错。
在一种可能的实现方式中，形成第一区域和第二区域之前，制备方法还包括：减薄至少部分栅极侧墙。这样一来，能够根据栅极侧墙的厚度来控制位错与沟道的距离。
在一种可能的实现方式中，进行退火后，制备方法还包括：去除应力层，以制得半导体结构。
在一种可能的实现方式中，制备方法还包括：去除应力层之后，形成第二栅极侧墙，第二栅极侧墙位于栅极侧墙的外围。这样一来，能够避免栅极侧墙太薄造成漏电流。
在一种可能的实现方式中，第一非晶化离子注入的深度小于10nm，第二非晶化离子注入的深度在40nm～50nm范围内。这样一来，能够确保第一区域和第二区域在退火重结晶后形成位错。
在一种可能的实现方式中，沿半导体衬底的厚度方向，第二非晶化离子注入的深度小于源极和漏极的尺寸。这样一来，能够使得在退火后不对形成源极和漏极造成影响。
在一种可能的实现方式中，第二非晶化离子注入的离子包括锗、氙、硒以及铟中的至少一种。这样一来，能够利用第二非晶化离子注入使第一区域和第二区域非晶化。
在一种可能的实现方式中，应力层具有拉应力。这样一来，能够对第一区域和第二区域内的晶格提供拉伸应力。
本申请实施例的第二方面，提供一种半导体结构，包括根据第一方面任一项的方法制备而成的半导体结构；半导体结构还包括源极接触部和漏极接触部；源极接触部与源极接触，漏极接触部与漏极接触。
本申请实施例第二方面提供的半导体结构，由第一方面提供的半导体结构的制备方法制得，其有益效果与半导体结构的制备方法的有益效果相同，在此不再赘述。
本申请实施例的第三方面，提供一种电子设备，包括集成电路和印刷线路板，集成电路与印刷线路板电连接；集成电路包括第二方面的半导体结构。
本申请实施例第三方面提供的电子设备，包括第二方面的半导体结构，其有益效果与半导体结构的有益效果相同，在此不再赘述。
附图说明
图1为本申请实施例提供的一种电子设备的结构示意图；
图2为本申请实施例提供的一种半导体结构的结构示意图；
图3A-图3E为本申请实施例提供的一种半导体结构的制备方法的过程示意图；
图4为本申请实施例提供的另一种半导体结构的结构示意图；
图5为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图6A-图6D为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图7为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图8A-图8C为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图9A-图9C为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图10为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图11为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图12为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图13为本申请实施例提供的又一种半导体结构的制备方法的过程示意图；
图14A为本申请实施例提供的又一种半导体结构的结构示意图；
图14B为本申请实施例提供的又一种半导体结构的结构示意图；
图14C为本申请实施例提供的又一种半导体结构的结构示意图；
图15A为本申请实施例提供的又一种半导体结构的结构示意图；
图15B为本申请实施例提供的又一种半导体结构的结构示意图；
图15C为本申请实施例提供的又一种半导体结构的结构示意图。
附图标记
1-电子设备；2-显示模组；3-中框；4-壳体；5-盖板；110-半导体衬底；110a-凹槽；111-隔离结构；210-栅极；220-栅极侧墙；221-第二栅极侧墙；211＇-栅氧化膜；211-栅氧化层；212＇-栅电极膜；212-栅电极；213＇-掩膜；213-掩膜层；310-源极；320-漏极；310＇-第一区域；320＇-第二区域；410-应力层；510-位错。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第二”、“第一”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第一”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请实施例中，“上”、“下”、“左”、“右”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请实施例中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。
本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
本申请实施例提供一种电子设备，该电子设备可以是手机、电视、显示器、平板电脑、车载电脑等具有显示界面的终端设备，或者为智能手表、智能手环等智能显示穿戴设备，或者为服务器、存储器、基站等通信设备，或者为智能汽车等。本申请实施例对上述电子设备的具体形式不做特殊限制。以下实施例为了方便说明，均是以电子设备为手机为例进行举例说明。
示例一种电子设备的结构，如图1所示，电子设备1主要包括显示模组2、中框3、壳体(或者称为电池盖、后壳)4以及盖板5。
显示模组2具有能够看到显示画面的出光侧和与上述出光侧相对设置的背面，显示模组2的背面靠近中框3，盖板5设置在显示模组2的出光侧。
上述显示模组2，包括显示屏(display panel，DP)。
在本申请的一种可能的实施例中，显示模组2为液晶显示模组。在此情况下，上述显示屏为液晶显示屏(liquid crystal display，LCD)。基于此，显示模组2还包括位于液晶显示屏背面(远离LCD用于显示画面的一侧面)的背光模组(back light unit，BLU)。
背光模组可以向液晶显示屏提供光源，以使得液晶显示屏中的各个亚像素(subpixel)能够发光以实现图像显示。
或者，在本申请的另一种可能的实施例中，显示模组2为有机发光二极管显示模组。在此情况下，上述显示屏为有机发光二极管(organic lightemitting diode，OLED)显示屏。由于OLED显示屏中每个亚像素内设置有电致发光层，所以可以使得OLED显示屏在接收到工作电压后，实现自发光。在此情况下，具有OLED显示屏的显示模组2中无需再设置上述背光模组。
盖板5位于显示模组2远离中框3一侧，盖板5例如可以是盖板玻璃(cover glass，CG)，该盖板玻璃可以具有一定的韧性。
中框3位于显示模组2和壳体4之间，中框3远离显示模组2的表面用于安装电池、印刷电路板(printed circuit board，PCB)、摄像头(camera)、天线等内部元件。壳体4与中框3盖合后，上述内部元件位于壳体4与中框3之间。
上述电子设备1还包括设置于印刷电路板上的集成电路，集成电路与印刷线路板电连接，以实现信号互通。
其中，集成电路可以为用于实现单一功能的电路，集成电路也可以包括用于实现不同功能的多个电路。例如，驱动电路、像素电路、放大电路、电源管理电路、充电保护电路、控制电路和图像传感器电路。本申请实施例对此不做限定。集成电路封装后，即可以芯片的形态应用于电子设备中。当然，也可以不封装，直接应用于电子设备中。
集成电路包括至少一个晶体管，这里的晶体管例如可以是场效应晶体管(fieldeffect transistor，FET)。
此处释明的是，场效应晶体管可以包括金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)或者结型场效应管(junctionfield-effect transistor，JFET)等平面型晶体管，还可以包括鳍式场效应晶体管(finfield-effect transistor，FinFET)、环栅场效应晶体管(gate all around field effecttransistor，GAAFET)或者叉式带状场效应晶体管(forksheet field effect transistor，forksheet FET或FSFET)等三维晶体管。本申请实施例对此不做限定。
传统的CMOS工艺技术通过工艺微缩以提高晶体管性能和晶体管密度，实现在低成本下获得更好的器件性能。随着CMOS工艺的不断微缩，对晶体管的结构也带来一些新的要求，例如需要更薄的栅氧化和更高的沟道掺杂，这些又会导致晶体管的高漏电和低性能。
下面以本申请实施例提供的半导体结构为晶体管为例进行示意说明。集成电路包括的多个半导体结构可以相同，也可以不同，本申请实施例对比不做限定，根据实际需要合理设置即可。
示例一种半导体结构，如图2所示，半导体结构主要包括半导体衬底110、栅极210、栅极侧墙(spacer)220、源极310以及漏极320。
为了提高半导体结构的性能，可以通过提高沟道载流子迁移率来提升半导体结构的性能。应力记忆技术(stress memorization technique，SMT)是一种通过对沟道提供拉应力来提升半导体结构的沟道电子迁移率的技术手段。
示例一种上述半导体结构的制备方法，首先，如图3A所示，在半导体衬底110上形成栅极210和栅极侧墙220。其中，栅极侧墙220设置在栅极210的侧面。然后，如图3B所示，对栅极210相对两侧的半导体衬底110进行掺杂和非晶化离子注入，形成第一区域310＇和第二区域320＇。接下来，如图3C所示，形成应力层410。其中，应力层410至少覆盖第一区域310＇、第二区域320＇、栅极210以及栅极侧墙220。应力层410对沟道产生晶格拉伸，即应力层410对待形成半导体结构的沟道具有拉伸应力。此处释明的是，半导体结构的沟道为半导体结构中源极和漏极之间的区域。然后，如图3D所示，进行退火，通过退火过程可以将应力层410的拉伸应力保留在沟道内。也就是说，退火工艺可以将拉伸形变的晶格固定下来。最后，如图3E所示，去除应力层410。
上述示例的半导体结构的制备方法，利用应力记忆技术将应力层410的拉伸应力保留在沟道内。应力记忆技术是指通过对第一区域310＇和第二区域320＇进行非晶化离子注入，将离子注入到第一区域310＇和第二区域320＇内，破坏了第一区域310＇和第二区域320＇内的晶格。然后形成具有拉伸应力的应力层410，随后在退火过程中，将应力层410的拉伸应力转移至沟道并得以保留。
上述示意的应力记忆技术在形成源极310和漏极320工艺的基础上，仅增加形成应力层410工艺步骤，工艺简单，易于制作。
然而，上述半导体结构的制备方法中，非晶化离子注入的目的主要是为了控制第一区域310＇和第二区域320＇的深度，所需注入深度较浅，在退火再结晶的过程中对沟道的晶格拉伸程度较弱，对半导体结构的沟道提供的拉应力较弱，使得半导体结构的电子迁移率提升幅度较小。
基于此，为了进一步提高半导体结构的电子迁移率，本申请实施例还提供一种半导体结构，如图4所示，半导体结构包括：位于半导体衬底110上的栅极210和栅极侧墙220，以及位于半导体衬底110内的源极310和漏极320。
其中，如图4所示，源极310和漏极320内具有位错510。可以理解的是，源极310和漏极320中至少一个内有位错510。
下面，示意一种制备如图4所示的半导体结构的制备方法。
如图5所示，本申请实施例提供一种半导体结构的制备方法，包括：
S1、如图6A-图6D所示，形成位于半导体衬底110上的栅极210和栅极侧墙220。
其中，栅极侧墙220设置在栅极210的侧面。
在一些实施例中，步骤S1包括：
S11、如图6A所示，提供半导体衬底110，在半导体衬底110内形成隔离结构111。
本申请实施例中对半导体衬底110的材料不做限定。示例性的，半导体衬底110的材料可以是半导体。例如，可以为体硅、体锗、硅锗、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗硅(SiGe-on-insulator，SGOI)中的一种。半导体衬底110还可以是掺杂的(例如，P型掺杂、N型掺杂)或者未掺杂的。
其中，半导体衬底110的半导体材料可包括硅、锗、硅锗(SiGe)中任意一种或者几种的组合。
SOI包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在半导体衬底110上，半导体衬底110通常是硅基底或玻璃基底。也可以使用其他基底，例如，多层或梯度基底。
或者，示例性的，半导体衬底110是晶圆，例如，硅晶圆；半导体衬底110也可以是从晶圆切割下来的晶片。
其中，隔离结构111用于实现相邻器件之间的隔离以及定义有源区(active area，AA)。
隔离结构111的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
示例性的，隔离结构111可以为浅沟槽隔离结构(shallow trench isolation，STI)或者硅局部氧化隔离(local oxidation of silicon，LOCOS)。
隔离结构111的材料为绝缘材料。示例的，隔离结构111的材料可以包括硅(Si)、碳(C)、氮(N)、氧(O)等元素组成的二元或多元化合物。具体的，隔离结构111的材料例如可以包括碳氧氮化硅(SiCxOyNz)、碳氧化硅(SiCxOy)、氮化硅(SiNx)、氧化硅(SiOx)以及氮氧化硅(SiOxNy)中的至少一种。可以理解的是，隔离结构111的材料还可能会含有氢(H)、氟(F)、氯(Cl)等元素中的一种或多种。
关于形成隔离结构111的方法，示例性的，如图6A所示，先对半导体衬底110的表面进行刻蚀，形成凹槽110a。然后在凹槽110a内形成隔离结构111。
其中，形成凹槽110a的方法，例如可以是，在半导体衬底110上形成硬掩模(hardmask)，并在硬掩模上旋涂光刻胶(photoresist，PR)后进行曝光、显影等光刻工艺图案化，以暴露出部分掩膜。然后利用干法刻蚀工艺去除暴露出的部分硬掩模以及暴露的硬掩模下方的部分半导体衬底110，以形成凹槽110a。最后，在刻蚀完成后，去除剩余的光刻胶和剩余的硬掩模。
其中，利用干法刻蚀可避免对凹槽110a的内壁造成损伤，从而可降低凹槽110a内壁的粗糙度。
S12、如图6B所示，在半导体衬底110上形成栅极210。
在一些实施例中，步骤S12包括：
S121、在半导体衬底110上形成栅氧化膜211＇。
也就是说，如图6B所示，栅氧化膜211＇设置在半导体衬底110上。例如，栅氧化膜211＇设置在半导体衬底110的表面上。
形成栅氧化膜211＇的方法，例如可以通过原子层沉积(atomic layerdeposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)或者物理气相沉积(physical vapor deposition，PVD)等。
栅氧化膜211＇的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
S122、在栅氧化膜211＇上形成栅电极膜212＇。
或者理解为，在栅氧化膜211＇远离半导体衬底110一侧形成栅电极膜212＇。
也就是说，如图6B所示，栅电极膜212＇设置在栅氧化膜211＇远离半导体衬底110的一侧。例如，栅电极膜212＇设置在栅氧化膜211＇远离半导体衬底110的表面上。
形成栅电极膜212＇的方法，例如可以采用化学气相沉积(low pressure chemicalvapor deposition，LPCVD)或者等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)。
栅电极膜212＇的材料可以包括多晶硅。栅电极膜212＇可以是具有相同或不同掺杂种类的掺杂多晶硅。栅电极膜212＇还可以为单层或者多层结构。
栅电极膜212＇用于形成栅极本体。
S123、在栅电极膜212＇上形成掩膜213＇。
或者理解为，在栅电极膜212＇远离栅氧化膜211＇一侧形成掩膜213＇。
也就是说，如图6B所示，掩膜213＇设置在栅电极膜212＇远离栅氧化膜211＇的一侧。例如，掩膜213＇设置在栅电极膜212＇远离栅氧化膜211＇的表面上。
掩膜213＇的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
形成掩膜213＇的方法，例如可以采用化学气相沉积或者物理气相沉积。
S124、形成栅极210。
示例性的，可以形成覆盖掩膜213＇的光刻胶，光刻胶覆盖待形成栅极210的区域。然后对未被光刻胶覆盖的区域进行刻蚀，以形成栅氧化层211、栅电极212以及掩膜层213。
例如，可以首先在掩膜213＇上涂覆光刻胶，并采遮光板(光罩mask)对光刻胶进行遮挡，遮光板可以将待形成栅极210的区域设置为不透光区域，其余区域设置为透光区域。那么，在涂覆的光刻胶固化之后，通过光线照射该遮光板对透光区域的光刻胶进行激活，并显现去除透光区域的光刻胶，形成待形成栅极210的区域。
需要注意的是本申请的实施例的具体实施方式中所提及的光刻胶均为正性光刻胶，即光照后可将光刻胶激活，然后去除激活的光刻胶。当然在现实的操作中也可以采用负性光刻胶，需要注意的是负性光刻胶是光照后不会被显影液溶解，没有光照的会被显影液溶解，显影液的选择与所显影光刻胶相关。所以在采用负性光刻胶的时候，上述中的遮光板的透光区域和不透光区域需要调换，即原来透光的区域变成不透光的区域，原来不透光的区域变成透光的区域，其他步骤不作更改。无论是使用正性光刻胶和负性光刻胶，均属于本申请的实施例的保护范围。
示例性的，如图6B所示，栅极210包括依次层叠设置的栅氧化层211、栅电极212以及掩膜层213。
S13、如图6C所示，在栅极210沿第一方向x相对的两侧的半导体衬底110上形成轻掺杂漏(lightly doped drain，LDD)。
轻掺杂漏用于后续在内部形成高浓度的源极310和漏极320。
示例性的，轻掺杂漏利用砷(As)或者氟化硼(BF2)等掺杂材料使半导体衬底110的上表面形成非晶态。这样一来，掺杂材料与表面非晶态的结合有助于维持浅结，浅结还有助于减少后续形成的源极310和漏极320之间的沟道漏电流效应。
其中，示例性的，在栅极210沿第一方向x相对的两侧的半导体衬底110上分别形成n-轻掺杂漏和p-轻掺杂漏这两种轻掺杂漏。
或者，示例性的，在栅极210沿第一方向x相对的两侧的半导体衬底110上只形成n-轻掺杂漏这一种轻掺杂漏。
或者，示例性的，在栅极210沿第一方向x相对的两侧的半导体衬底110上只形成p-轻掺杂漏这一种轻掺杂漏。
本申请实施例对此不做限定，根据实际需要合理设置即可。
S14、如图6D所示，在栅极210沿第一方向x相对的两侧形成栅极侧墙220。
其中，栅极侧墙220设置在栅极210的侧面。栅极侧墙220与栅极210的侧面接触，栅极侧墙220用于起到保护栅极210的作用。
栅极侧墙220的材料可以包括Si、C、N、O等元素组成的二元或多元化合物。具体的，栅极侧墙220的材料例如可以为碳氧氮化硅、碳氧化硅、氮化硅、氧化硅或氮氧化硅中的一种或多种。可以理解的是，栅极侧墙220的材料还可能会含有H、F、Cl等元素中的一种或多种。
此外，可以采用各向同性沉积-各向异性刻蚀的方法形成栅极侧墙220。示例性的，采用原子层沉积(atomic layer deposition，ALD)工艺形成栅极侧墙220。这样一来，可以使得在栅极210两侧均匀的形成具有一定厚度的栅极侧墙220，制备工艺简单，便于操作。
示例性的，如图6D所示，形成栅极侧墙220的步骤可以包括：形成覆盖栅极210的侧面和顶面，以及半导体衬底110靠近栅极210的表面的栅极侧墙材料。然后对半导体衬底110靠近栅极210表面的栅极侧墙材料以及栅极210顶面的栅极侧墙材料进行刻蚀，保留栅极210侧面的栅极侧墙材料，以形成栅极侧墙220。
栅极侧墙220围绕在栅极210的侧面，且步骤S13中形成的轻掺杂漏位于栅极侧墙220的下面。这样一来，有助于利用栅极侧墙220来形成低浓度的轻掺杂漏区域。也就是说，栅极侧墙220还用来限定轻掺杂漏的位置。
其中，栅极侧墙220可以为一层或者多层。示例性的，栅极侧墙220为一层。
以下为了便于示意，仅以图6D中A所示的半导体结构进行示意。另外，以下附图中均未示意出轻掺杂漏。
S2、如图7所示，对栅极210沿第一方向x相对的两侧的半导体衬底110进行掺杂和第一非晶化离子注入，形成第一区域310＇和第二区域320＇。
示例性的，步骤S2包括：
首先，对半导体衬底110位于栅极210两侧的部分进行掺杂。
也就是说，对步骤S14中形成的轻掺杂漏进行掺杂。
其中，可以通过选择掺杂的原子类型，以使后续形成半导体结构中的晶体管为P型晶体管或N型晶体管。本申请实施例以N型晶体管进行示意。
然后，对半导体衬底110位于栅极210两侧的部分进行第一非晶化离子注入，形成第一区域310＇和第二区域320＇。
其中，第一区域310＇和第二区域320＇分别为待形成的半导体结构的源极310和漏极320。
第一非晶化离子注入的离子包括锗、氙、硒以及铟中的至少一种。
第一非晶化离子注入的深度d1小于10nm，也就是说，第一非晶化离子注入的深度d1不超过10nm。例如，第一非晶化离子注入的深度为1nm、3nm、4nm、7nm或者9nm等。
此处释明的是，第一非晶化离子注入也就是预非晶化离子注入(pre amorphousimplantation，PAI)，用于控制第一区域310＇和第二区域320＇的深度。通过第一非晶化离子注入在第一区域310＇和第二区域320＇的表面进行非晶化，对第一区域310＇和第二区域320＇的表面造成晶格损伤，在第一区域310＇和第二区域320＇的表面形成非晶化区域。
此处释明的是，非晶化区域的边界由栅极侧墙220进行定义。也就是说，栅极侧墙220和栅极210下面的半导体衬底110部分没有形成非晶化区域。
S3、如图8A所示，减薄至少部分栅极侧墙220。
示例性的，可以采用干法刻蚀对栅极侧墙220进行减薄。例如，干法刻蚀的刻蚀气体可以是氢溴酸(HBr)、氯化氢(HCl)以及四氟化碳(CF4)中的至少一种。
这样一来，利用干法刻蚀能够较好的控制对栅极侧墙220的减薄程度。
或者，示例性的，还可以采用湿法刻蚀对栅极侧墙220进行减薄。例如，湿法刻蚀的刻蚀液可以是磷酸溶液等。
栅极侧墙220减薄至在第一方向x的尺寸h1为15nm左右。例如，减薄后的栅极侧墙220在第一方向x的尺寸为13nm、14nm、15nm、16nm或者17nm等。
此处释明的是，若步骤S14形成的栅极侧墙220在第一方向x的尺寸h2大于15nm，可以将栅极侧墙220减薄至15nm左右。若步骤S14形成的栅极侧墙220在第一方向x的尺寸h2为15nm，则步骤S3可以不对栅极侧墙220进行减薄。
或者，若步骤S14形成的栅极侧墙220在第一方向x的尺寸h2小于15nm，则步骤S3还可以对栅极侧墙220进行加厚。
也就是说，是否减薄栅极侧墙220是根据步骤S14中形成栅极侧墙220在第一方向x的尺寸决定的，本申请实施例对该步骤并不进行具体限定。
示例性的，如图8A所示，对栅极210两侧的栅极侧墙220均进行减薄。这样一来，工艺简单，易于制作。以下均以减薄两侧栅极侧墙220进行示意。
或者，示例性的，如图8B所示，仅对栅极210靠近第一区域310＇的栅极侧墙220进行减薄。
或者，示例性的，如图8C所示，仅对栅极210靠近第二区域320＇的栅极侧墙220进行减薄。
本申请对此不做限定，根据实际需要合理设置即可。
S4、如图9A所示，对第一区域310＇和第二区域320＇进行第二非晶化离子注入。
第二非晶化离子注入从第一区域310＇和第二区域320＇的上表面向半导体衬底110内进行注入。
第二非晶化离子注入的离子入射方向可以是以第二方向y入射，第二方向y与半导体衬底110所在平面垂直。也就是说，离子以垂直于半导体衬底110所在平面的方向入射至第一区域310＇和第二区域320＇。
或者，第二非晶化离子注入的离子入射方向还可以与半导体衬底110所在平面以一定夹角进行入射。此处释明的是，该夹角可以为锐角，也可以为钝角。这样一来，第二非晶化离子注入形成的非晶化区域可以位于栅极侧墙220下。或者，还可以与栅极侧墙220具有一定间隔。
本申请实施例对此不做限定，根据实际需要合理设置即可。以下为了方便示意，以第二方向y入射进行示意。
其中，第二非晶化离子注入可以一次注入，也可以分多次进行注入。
第二非晶化离子注入是为了将第一区域310＇和第二区域320＇内非晶化，以此破坏第一区域310＇和第二区域320＇内的晶格结构，对第一区域310＇和第二区域320＇内造成晶格损伤，在第一区域310＇和第二区域320＇内形成非晶化区域。
其中，第二非晶化离子注入的深度d2大于第一非晶化离子注入的深度d1，也就是说，在第二方向y，第二非晶化离子注入的尺寸d2大于第一非晶化离子注入的尺寸d1。
示例性的，第二非晶化离子注入的深度d2在40nm～50nm范围内。例如，第二非晶化离子注入的深度d2为40nm、42nm、43nn、45nm、46nm、47nm、49nm或者50nm等。
第二非晶化离子注入的离子包括锗、氙、硒以及铟中的至少一种。可以理解的是，第一非晶化离子注入的离子与第二非晶化离子注入的离子可以相同，也可以不同。
沿半导体衬底110的厚度方向(第二方向)y，第二非晶化离子注入的深度d2小于第一区域310＇和第二区域320＇的尺寸d3。
也就是说，沿半导体衬底110的厚度方向y，第二非晶化离子注入的深度d2小于待形成的源极310和漏极320的尺寸d3。
此处释明的是，第二非晶化离子注入的边界也是由栅极侧墙220进行定义的，栅极侧墙220和栅极210下面的半导体衬底110部分没有形成非晶化区域。
本申请实施例中，对第一区域310＇和第二区域320＇中至少一个进行第二非晶化离子注入。
示例性的，如图9A所示，对第一区域310＇和第二区域320＇均进行第二非晶化离子注入。以下以图9A所示的进行示意。
或者，示例性的，如图9B所示，仅对第一区域310＇进行第二非晶化离子注入，对第二区域320＇不进行第二非晶化离子注入。
或者，示例性的，如图9C所示，仅对第二区域320＇进行第二非晶化离子注入，对第一区域310＇不进行第二非晶化离子注入。
本申请实施例对此不做限定，根据实际需要合理设置即可。只需保证对第一区域310＇和第二区域320＇中至少一个进行第二非晶化离子注入。此处释明的是，若只对第一区域310＇或者第二区域320＇进行第二非晶化离子注入，则在步骤S3中减薄栅极侧墙220时，也可以只减薄一侧的栅极侧墙220。
S5、如图10所示，形成应力层410。
示例性的，应力层410至少覆盖第一区域310＇、第二区域320＇、栅极210以及栅极侧墙220。也就是说，应力层410覆盖半导体衬底110的表面。
形成应力层410的方法例如可以是化学气相沉积、物理气相沉积、原子层沉积或者等离子体化学气相沉积等。
应力层410的材料例如可以包括氮化硅、氧化硅以及氮氧化硅中的至少一种。
示例性的，应力层410的厚度大于栅极侧墙220的厚度。
其中，应力层410具有拉应力，也就是说，如图10所示，应力层410对沟道具有拉伸趋势的外力。
S6、如图11所示，进行退火，以使得第一区域310＇形成源极310，第二区域320＇形成漏极320。
示例性的，退火工艺可以是快速热处理退火(rapid thermal annealing，RTA)工艺、尖峰RTA工艺或者毫秒热退火(millisecond annealing，MSA)工艺(例如，毫秒激光热退火工艺等)。
退火过程中，第一区域310＇和第二区域320＇内的非晶化区域再结晶，第一区域310＇和第二区域320＇内非晶化区域的晶体在两个不同的晶向(第一方向x和第二方向y)上的生长速度不同，因此在第一区域310＇和第二区域320＇内形成位错510。
其中，第二非晶化离子注入的深度d2大于第一非晶化离子注入的深度d1，能够确保非晶化再结晶的过程中形成位错510。
退火后，第一区域310＇形成源极310，第二区域320＇形成漏极320，源极310和漏极320分别位于栅极210相对的两侧，并且在源极310和漏极320内均形成位错510。
位错510起始位置位于栅极侧墙220远离栅极210一侧表面在半导体衬底110内的延长线上，位错510的终点位于源极310或者漏极320的上表面(即源极310或者漏极320靠近栅极210的表面)。位错510与半导体衬底110所在平面的夹角在55°左右。
位错510自第一区域310＇或者第二区域320＇在第一方向x上向靠近栅极210的边缘开始延伸。也就是说，第一区域310＇和第二区域320＇的范围决定位错510的起始位置。第一区域310＇和第二区域320＇的范围又是根据栅极侧墙220来定义的。这样一来，可以通过步骤S3中减薄栅极侧墙220的程度来调节位置的起始位置。也就是说，通过减薄栅极侧墙220的程度来调节位错510距离沟道的远近，即位错510在第二方向y上的位置。也就是说，位错510在第二方向y上的位置由减薄后栅极侧墙220在第一方向x的尺寸来决定。
位错510在第一方向x上的位置由第二非晶化离子的注入深度d2来决定。
也就是说，可以通过控制第二非晶化离子注入的深度d2和减薄栅极侧墙220的程度来决定位错510的位置。
可以理解的是，第二非晶化离子注入的深度d2和注入位置决定形成位错510的位置。
形成的位错510能够提高对半导体结构中沟道的拉应力，进而提高半导体结构的电子迁移率，提升驱动电流，提升半导体结构性能。
另外，第一区域310＇和第二区域320＇内非晶材料再结晶的过程中，体积缩小，进一步增加了后续形成的半导体结构的沟道拉伸应力。
S7、如图12所示，去除应力层410。
示例性的，通过湿法刻蚀或者干法刻蚀去除应力层410。例如，可以使用磷酸或者氢氟酸等刻蚀液去除应力层410。
S8、如图13所示，形成第二栅极侧墙221。
其中，第二栅极侧墙221位于栅极侧墙220的外围。
在一些实施例中，在去除应力层410后，还需要形成第二栅极侧墙221。这样一来，能够避免由于步骤S3中减薄栅极侧墙220而导致漏电流的产生。
此处释明的是，步骤S8是否执行取决于步骤S7去除应力层410后的栅极侧墙220在第一方向x的尺寸h1。
此外，上述S1-S8的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。
本申请实施例提供的半导体结构的制备方法，通过对栅极210两侧的半导体衬底110进行掺杂和第一非晶化离子注入形成第一区域310＇和第二区域320＇，然后再通过第二非晶化离子注入使得第一区域310＇和第二区域320＇内非晶化，在第一区域310＇和第二区域320＇内形成非晶化区域。然后在应力层410的作用下进行退火，使得第一区域310＇和第二区域320＇内的非晶化区域再结晶。在再结晶的过程中，第一区域310＇和第二区域320＇内晶体在两个不同晶向上(第一方向x和第二方向y)的生长速度不同，在源极310和漏极320内形成位错510。位错510能够提高对半导体结构沟道的拉应力，进而提高半导体结构的电子迁移率，提升驱动电流，提升半导体结构性能。其中，第二非晶化离子注入的深度d2大于第一非晶化离子注入的深度d1，能够确保非晶化再结晶的过程中形成位错510。
另外，本申请实施例提供的半导体结构的制备方法，还能够根据第二非晶化离子注入在第二方向y的深度d2以及栅极侧墙220在第一方向x的厚度h1来控制位错510与沟道的距离。
下面实施例对本申请实施例提供的半导体结构进行说明，半导体结构可以采用上述半导体结构的制备方法得到。
如图14A所示，本申请实施例提供一种半导体结构，包括栅极210、栅极侧墙220、源极310以及漏极320。其中，源极310和漏极320内具有位错510。
如图14A所示，栅极210和栅极侧墙220位于半导体衬底110上，且栅极侧墙220设置于栅极210的外围。
示例性的，半导体衬底110的材料可以是半导体。例如，可以为体硅、体锗、硅锗、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗硅(SiGe-on-insulator，SGOI)中的一种。半导体衬底110还可以是掺杂的(例如，P型掺杂、N型掺杂)或者未掺杂的。
其中，半导体衬底110的半导体材料可包括硅、锗、硅锗(SiGe)中任意一种或者几种的组合。
或者，示例性的，半导体衬底110是晶圆，例如，硅晶圆；半导体衬底110也可以是从晶圆切割下来的晶片。
在一些实施例中，半导体衬底110内还形成有隔离结构(图14A中未示出)，以实现相邻器件之间的隔离以及定义有源区。
示例性的，如图14A所示，栅极210为层叠结构。栅极210包括层叠设置的栅氧化层211、栅电极212以及掩膜层213。
栅氧化层211的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
栅电极212的材料可以包括多晶硅。栅电极212可以是具有相同或不同掺杂种类的掺杂多晶硅。栅电极212可以为单层或者多层结构。
掩膜层213的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
如图14A所示，栅极侧墙220设置在栅极210的侧面。栅极侧墙220与栅极210的侧面接触，栅极侧墙220用于起到保护栅极210的作用以及定义源极310和漏极320的位置。
本申请实施例中，栅极侧墙220还用于定义位错510的起始位置。
栅极侧墙220的材料例如可以包括Si、C、N、O等元素组成的二元或多元化合物。具体的，栅极侧墙220的材料例如可以为碳氧氮化硅、碳氧化硅、氮化硅、氧化硅或氮氧化硅中的一种或多种。可以理解的是，栅极侧墙220的材料还可能会含有H、F、Cl等元素中的一种或多种。
如图14A所示，源极310和漏极320位于半导体衬底110内，且位于栅极210的相对两侧。
本申请实施例中，源极310和漏极320是经非晶化离子注入后，覆盖应力层410再进行退火形成。因此，在源极310和漏极320内具有位错510。
如图14A所示，位错510的一端位于栅极侧墙220远离栅极210一侧表面在半导体衬底110内的延长线上，位错510另一端位于源极310或者漏极320的上表面(即源极310或者漏极320靠近栅极210的表面)。
示例性的，位于栅极侧墙220远离栅极210一侧表面在半导体衬底110内的延长线上的位错510端点称之为位错510的起点，位于源极310或者漏极320的上表面的位错510端点称之为位错510的终点。
关于位错510，本申请实施例中，源极310和漏极320中至少一个内具有位错510。
示例性的，如图14A所示，源极310和漏极320内均具有位错510。
或者，示例性的，如图14B所示，仅源极310内具有位错510，漏极320内没有位错510。
或者，示例性的，如图14C所示，仅漏极320内具有位错510，源极310内没有位错510。
本申请实施例对此不做限定，只需保证源极310和漏极320中至少一个内具有位错510即可。
此处释明的是，在另一些实施例中，并不限定源极310或者漏极320内位错的数量。源极310和漏极320内还可以具有多条位错510，本申请实施例中仅以源极310和漏极320内具有一条位错510进行示意。
在一些实施例中，如图15A所示，半导体结构还包括第二栅极侧墙221。第二栅极侧墙221位于栅极侧墙220的外围。
第二栅极侧墙221的材料可以与栅极侧墙220的材料相同。
示例性的，如图15A所示，栅极侧墙220的相对两侧均设置有第二栅极侧墙221。
这样一来，源极310内的位错510和漏极320内的位错510均位于第二栅极侧墙221下的半导体衬底110内。
也就是说，沿第二方向y，位错510的部分投影位于第二栅极侧墙221的投影内。
或者，示例性的，如图15B所示，栅极侧墙220靠近源极310的一侧设置有第二栅极侧墙221。
这样一来，源极310内的位错510位于第二栅极侧墙221下的半导体衬底110内。
也就是说，沿第二方向y，源极310内位错510的部分投影位于第二栅极侧墙221的投影内，漏极320内位错510的投影位于栅极侧墙220投影的边缘上。
或者，示例性的，如图15C所示，栅极侧墙220靠近漏极320的一侧设置有第二栅极侧墙221。
这样一来，漏极320内的位错510位于第二栅极侧墙221下的半导体衬底110内。
也就是说，沿第二方向y，漏极320内位错510的部分投影位于第二栅极侧墙221的投影内，源极310内位错510的投影位于栅极侧墙220投影的边缘上。
示例性的，如图15C所示，沿第二方向y，位错510的起点位于栅极侧墙220靠近源极310或者漏极320的边缘的延伸位置。
在一些实施例中，半导体结构还包括源极接触部和漏极接触部。其中，源极接触部与源极310接触连接，漏极接触部与漏极320接触连接。
本申请实施例提供的半导体结构，源极310和漏极320内具有位错510。位错510能够提高对半导体结构沟道的拉应力，进而提高半导体结构的电子迁移率，提升驱动电流，提升半导体结构性能。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
形成位于半导体衬底上的栅极和栅极侧墙，所述栅极侧墙设置在所述栅极的侧面，以及对所述栅极相对两侧的所述半导体衬底进行掺杂和第一非晶化离子注入，形成第一区域和第二区域；
对所述第一区域和所述第二区域中至少一个进行第二非晶化离子注入；所述第二非晶化离子注入的深度大于所述第一非晶化离子注入的深度；
形成应力层，所述应力层至少覆盖所述第一区域、所述第二区域、所述栅极以及所述栅极侧墙；
进行退火，以使得所述第一区域形成源极，所述第二区域形成漏极，且所述源极和所述漏极中至少一个内形成位错。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第一区域和所述第二区域之前，所述制备方法还包括：减薄至少部分所述栅极侧墙。
3.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，进行退火之后，所述制备方法还包括：去除所述应力层。
4.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：去除所述应力层之后，形成第二栅极侧墙，所述第二栅极侧墙位于所述栅极侧墙的外围。
5.根据权利要求1-4任一项所述的半导体结构的制备方法，其特征在于，所述第一非晶化离子注入的深度小于10nm，所述第二非晶化离子注入的深度在40nm～50nm范围内。
6.根据权利要求1-5任一项所述的半导体结构的制备方法，其特征在于，沿所述半导体衬底的厚度方向，所述第二非晶化离子注入的深度小于所述源极和所述漏极的尺寸。
7.根据权利要求1-6任一项所述的半导体结构的制备方法，其特征在于，所述第二非晶化离子注入的离子包括锗、氙、硒以及铟中的至少一种。
8.根据权利要求1-7任一项所述的半导体结构的制备方法，其特征在于，所述应力层具有拉应力。
9.一种半导体结构，其特征在于，包括根据权利要求1-8任一项所述的方法制备而成的半导体结构；
所述半导体结构还包括源极接触部和漏极接触部；所述源极接触部与所述源极接触，所述漏极接触部与所述漏极接触。
10.一种电子设备，其特征在于，包括集成电路和印刷线路板，所述集成电路与所述印刷线路板电连接；所述集成电路包括权利要求9所述的半导体结构。
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