CN118380468A - 半导体器件及其制备方法、电子设备 - Google Patents

Abstract

本申请实施例提供一种半导体器件及其制备方法、电子设备，涉及半导体技术领域，用于提升半导体器件的导通特性和击穿特性。半导体器件包括半导体衬底、位于半导体衬底的第一表面内的第一阱区和第二阱区以及位于半导体衬底的第一表面上的栅极。其中，第一阱区和第二阱区之间具有间隔，栅极位于第一阱区和第二阱区之间。第一阱区和第二阱区中的至少一个阱区包括沿第一方向依次设置的第一阱段和第二阱段，第一阱段设置于第二阱段靠近栅极一侧，且第一阱段的掺杂浓度小于第二阱段的掺杂浓度。第一方向与半导体衬底表面平行。

Description

半导体器件及其制备方法、电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法、电子设备。

背景技术

在半导体器件的制备过程中，阱区的离子注入是半导体器件制备过程中尤为重要的工艺技术。由于碳化硅材料的原子间作用力较强且原子扩散系数低，通常利用高能离子注入工艺来形成有源层内的阱区。

然而，高能、高剂量的离子注入会对离子注入区产生晶格损伤，造成离子注入区内的晶格缺陷，导致半导体器件内反型沟道的电子迁移率下降，增加器件的导通电阻。同时，在离子注入区靠近反型沟道位置处，由于曲率半径较小导致该位置处局部电场强度较大，抑制了半导体器件击穿电压的提升。

发明内容

本申请实施例提供一种半导体器件及其制备方法、电子设备，用于提升半导体器件的导通特性和击穿特性。

为达到上述目的，本申请采用如下技术方案：

本申请实施例的第一方面，提供一种半导体器件，包括半导体衬底、位于半导体衬底的第一表面内的第一阱区和第二阱区以及位于半导体衬底的第一表面上的栅极。其中，第一阱区和第二阱区之间具有间隔，栅极位于第一阱区和第二阱区之间。第一阱区和第二阱区中的至少一个阱区包括沿第一方向依次设置的第一阱段和第二阱段，第一阱段设置于第二阱段靠近栅极一侧，且第一阱段的掺杂浓度小于第二阱段的掺杂浓度。第一方向与半导体衬底表面平行。

本申请实施例提供的半导体器件，第一阱段所在区域作为半导体器件的反型沟道。第一阱段的掺杂浓度小于第二阱段的掺杂浓度，相比于现有半导体器件中反型沟道的掺杂浓度减小，缓解了反型沟道中晶格损伤程度，降低了反型沟道中的离子注入损伤，提升反型沟道内的电子迁移率，进而提升半导体器件的导通特性。

在一种可能的实现方式中，第二阱段在半导体衬底内的深度大于第一阱段在半导体衬底内的深度。这样一来，能够使得第一阱区和第二阱区中至少一个阱区在靠近栅极的拐角处呈阶梯状，增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径，能够降低第一阱区和第二阱区中至少一个阱区拐角处位置的电场强度，进而提升半导体器件的击穿电压，有助于提升半导体器件的击穿特性。

在一种可能的实现方式中，第二阱段包括多个子阱段；多个子阱段沿第一方向依次排布；沿第一阱段指向第二阱段的方向，多个子阱段在半导体衬底内的深度依次增加。这样一来，能够进一步增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径，进一步降低第一阱区和第二阱区中至少一个阱区拐角处位置的电场强度。

在一种可能的实现方式中，沿半导体衬底的厚度方向，相邻的两个子阱段的尺寸之差大于100nm。这样一来。能够进一步增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径，进一步降低第一阱区和第二阱区中至少一个阱区拐角处位置的电场强度。

在一种可能的实现方式中，沿第一阱段指向第二阱段的方向，多个子阱段的掺杂浓度依次增加。这样一来，能够进一步增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径。

在一种可能的实现方式中，多个子阱段的掺杂浓度相同。这样一来，便于形成，节约成本。

在一种可能的实现方式中，第二阱段包括沿第一方向依次设置的第一子阱段、第二子阱段以及第三子阱段；第一子阱段位于第二子阱段靠近第一阱段一侧，沿半导体衬底厚度方向，第一子阱段的尺寸小于或者等于第二子阱段的尺寸。这样一来，能够进一步增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径。

在一种可能的实现方式中，第二阱段包括沿第一方向依次设置的第一子阱段、第二子阱段以及第三子阱段；第一子阱段位于第二子阱段靠近第一阱段一侧，沿半导体衬底厚度方向，第二子阱段的尺寸小于或者等于第三子阱段的尺寸。这样一来，能够进一步增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径。

在一种可能的实现方式中，第一阱区和第二阱区均包括第一阱段和第二阱段。这样一来，能够进一步提升反型沟道内的电子迁移率，进一步提升半导体器件的导通特性。

在一种可能的实现方式中，第一阱区和第二阱区的掺杂类型相同。这样一来，易于制备，工艺简单。

在一种可能的实现方式中，沿半导体衬底的厚度方向，第二阱段的尺寸与第一阱段的尺寸之差大于100nm。这样一来，能够进一步增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径。

在一种可能的实现方式中，第一阱段的掺杂浓度为4×10⁷cm^-3～6×10⁷cm^-3；第二阱段的掺杂浓度为8×10⁷cm^-3～1.3×10⁸cm^-3。这样一来，能够缓解反型沟道的晶格损伤程度。

在一种可能的实现方式中，半导体器件还包括第一半导体层和第二半导体层；第一半导体层和第二半导体层位于第一阱区和第二阱区内，且第一半导体层包裹第二半导体层的侧面。这样一来，能够形成源极或漏极。这样一来，能够形成晶体管。

在一种可能的实现方式中，半导体器件还包括源极和漏极；源极位于第一阱区和第二阱区远离半导体衬底一侧；漏极位于与半导体衬底的第一表面相对的第二表面一侧。

本申请实施例的第二方面，提供一种半导体器件，包括：半导体衬底、位于半导体衬底的第一表面内的第一阱区和第二阱区以及位于半导体衬底的第一表面上的栅极。其中，第一阱区和第二阱区之间具有间隔，栅极位于第一阱区和第二阱区之间。第一阱区和第二阱区中的至少一个阱区包括沿第一方向依次设置的第一阱段和第二阱段，第一阱段设置于第二阱段靠近栅极一侧，且第二阱段在半导体衬底内的深度大于第一阱段在半导体衬底内的深度。第一方向与半导体衬底表面平行。

本申请实施例提供的半导体器件，第二阱段在半导体衬底内的深度大于第一阱段在半导体衬底内的深度时，使得第一阱区和第二阱区中至少一个阱区在靠近栅极的拐角处呈阶梯状，增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径，能够降低第一阱区和第二阱区中至少一个阱区拐角处位置的电场强度，进而提升半导体器件的击穿电压，有助于提升半导体器件的击穿特性。

同时，当半导体器件导通时，由于半导体器件的击穿电压得到提升，因此第一阱区和第二阱区中至少一个阱区下方区域的电流增加，进而降低半导体器件的导通电阻，有助于提升半导体器件的导通特性。

在一种可能的实现方式中，第一阱段的掺杂浓度等于第二阱段的掺杂浓度。这样一来，第一阱段所在区域将作为半导体器件的反型沟道，能够缓解反型沟道中晶格损伤程度，降低了反型沟道中的离子注入损伤，提升反型沟道内的电子迁移率，进而提升半导体器件的导通特性。

本申请实施例的第三方面，提供一种半导体器件的制备方法，包括：提供半导体衬底；在半导体衬底的第一表面进行第一离子注入，形成第一阱区和第二阱区；第一阱区和第二阱区具有间隔；对第一阱区和第二阱区中的至少一个阱区进行至少一次第二离子注入，形成第二阱段；沿第一方向，第二阱段的边缘不超过第一离子注入的区域边缘，第一方向与半导体衬底表面平行；第二阱段的掺杂浓度大于第一离子注入的区域的掺杂浓度；在半导体衬底的第一表面上形成栅极；栅极位于第一阱区和第二阱区之间。

本申请实施例提供的半导体器件的制备方法，通过对半导体衬底进行至少两次离子注入，第一离子注入和第二离子注入，且形成的第二阱段的掺杂浓度大于第一阱区或者第二阱区的掺杂浓度，这样一来，使得本申请实施例形成的半导体器件反型沟道中的掺杂浓度，相比于现有一次高能注入形成的半导体器件反型沟道的掺杂浓度减小，缓解了反型沟道中晶格损伤程度，降低了由于离子注入带来反型沟道中的离子注入损伤程度，进而提升反型沟道内的电子迁移率，有利于提升半导体器件的导通特性。

在一种可能的实现方式中，第二离子注入在半导体衬底内的深度大于第一离子注入在半导体衬底内的深度。这样一来，能够使得第一阱区和第二阱区中至少一个阱区在靠近栅极的拐角处呈阶梯状，增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径，能够降低第一阱区和第二阱区中至少一个阱区拐角处位置的电场强度，进而提升半导体器件的击穿电压，有助于提升半导体器件的击穿特性。

在一种可能的实现方式中，对第一阱区或者第二阱区中的至少一个阱区进行多次第二离子注入，多次第二离子注入在半导体衬底内的深度依次增大。这样一来，能够进一步增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径，进一步降低第一阱区和第二阱区中至少一个阱区拐角处位置的电场强度。

在一种可能的实现方式中，对第一阱区和第二阱区中均进行至少一次第二离子注入。这样一来，能够进一步提升反型沟道内的电子迁移率，进一步提升半导体器件的导通特性。

在一种可能的实现方式中，在半导体衬底的第一表面进行第一离子注入之前，制备方法还包括：在半导体衬底的第一表面上形成第一掩膜层；在半导体衬底的第一表面进行第一离子注入之后，制备方法还包括：在半导体衬底的第一表面上形成第二掩膜层，第二掩膜层包裹第一掩膜层的侧面。这样一来，能够实现对多个子阱段的位置实现自对准，减少了第一阱区和第二阱区内多个子阱段位置上的偏差，能够对工艺实现更好的控制。

在一种可能的实现方式中，在半导体衬底的第一表面上形成栅极之前，制备方法还包括：在第一阱区和第二阱区内形成第一半导体层；在第一半导体层内形成第二半导体层；第一半导体层包裹第二半导体层的外围。这样一来，能够形成源极和漏极。

在一种可能的实现方式中，形成栅极之后，制备方法还包括：在第一阱区和第二阱区远离半导体衬底一侧形成源极；在与半导体衬底的第一表面相对的第二表面上形成漏极。这样一来，能够形成晶体管。

本申请实施例的第四方面，提供一种半导体器件的制备方法，包括：提供半导体衬底；在半导体衬底的第一表面进行第一离子注入，形成第一阱区和第二阱区；第一阱区和第二阱区具有间隔；对第一阱区和第二阱区中的至少一个阱区进行至少一次第二离子注入，形成第二阱段；第二离子注入的深度大于第一离子注入的深度；沿第一方向，第二离子注入的区域边缘不超过第一离子注入的区域边缘，第一方向与半导体衬底表面平行；在半导体衬底的第一表面上形成栅极；栅极位于第一阱区和第二阱区之间。

本申请实施例提供的半导体器件的制备方法，通过对半导体衬底进行至少两次离子注入，第一离子注入和第二离子注入，且第二离子注入的深度大于第一离子注入的深度。这样一来，使形成的半导体器件中，第一阱区和第二阱区中至少一个阱区在靠近栅极的拐角处呈阶梯状，增大第一阱区和第二阱区中至少一个阱区拐角处的曲率半径，能够降低第一阱区和第二阱区中至少一个阱区拐角处位置的电场强度，进而提升半导体器件的击穿电压，有助于提升半导体器件的击穿特性。

本申请实施例的第五方面，提供一种电子设备，包括集成电路和印刷线路板，集成电路与印刷线路板电连接；集成电路包括第一方面和第二方面的半导体器件。

本申请实施例第五方面提供的电子设备，包括第一方面和第二方面的半导体器件，其有益效果与半导体器件的有益效果相同，在此不再赘述。

附图说明

图1为本申请实施例提供的一种电子设备的结构示意图；

图2为本申请实施例提供的一种半导体器件的结构示意图；

图3为本申请实施例提供的另一种半导体器件的结构示意图；

图4为本申请实施例提供的一种半导体器件的制备方法的流程示意图；

图5A-图5N为本申请实施例提供的一种半导体器件的制备方法过程示意图；

图6A为本申请实施例提供的又一种半导体器件的结构示意图；

图6B为本申请实施例提供的又一种半导体器件的结构示意图；

图6C为本申请实施例提供的又一种半导体器件的结构示意图；

图7A为本申请实施例提供的又一种半导体器件的结构示意图；

图7B为本申请实施例提供的又一种半导体器件的结构示意图；

图8A为本申请实施例提供的一种半导体器件在导通状态下电流密度分布的仿真示意图；

图8B为本申请实施例提供的另一种半导体器件在导通状态下电流密度分布的仿真示意图；

图8C为本申请实施例提供的又一种半导体器件在导通状态下电流密度分布的仿真示意图；

图9A为本申请实施例提供的一种半导体器件在关断状态下电场强度分布的仿真示意图；

图9B为本申请实施例提供的另一种半导体器件在关断状态下电场强度分布的仿真示意图；

图9C为本申请实施例提供的又一种半导体器件在关断状态下电场强度分布的仿真示意图。

附图标记

1-电子设备；2-显示模组；3-中框；4-壳体；5-盖板；100-半导体器件；110-半导体衬底；120-外延层；210-栅极；211-栅氧化层；212-介质层；220-源极；230-漏极；310-第一阱区；320-第二阱区；301-第一阱段；302-第二阱段；312-第一子阱段；322-第二子阱段；332-第三子阱段；330-电极掺杂区；410-第一半导体层；420-第二半导体层；510-第一掩膜层；520-第二掩膜层；530-第三掩膜层；540第四掩膜层；521-第一掩膜；522-第二掩膜；523-第三掩膜。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

以下，术语“第二”、“第一”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第一”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

此外，本申请实施例中，“上”、“下”、“左”、“右”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。

在本申请实施例中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“相耦接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。术语“接触”可以是直接接触，也可以是通过中间媒介间接的接触。

本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。

本申请实施例提供一种的电子设备。该电子设备例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品。其中，消费性电子产品如为手机(mobilephone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人计算机(personal computer，PC)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmentedreality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器(例如豆浆机、扫地机器人)等。车载式电子产品如为车载导航仪、车载DVD等。金融终端产品如为ATM机、自助办理业务的终端等。本申请实施例对上述电子设备的具体形式不做特殊限制。以下实施例为了方便说明，均是以电子设备为手机为例进行举例说明。

示例一种电子设备的结构，如图1所示，电子设备1主要包括显示模组2、中框3、壳体(或者称为电池盖、后壳)4以及盖板5。

显示模组2具有能够看到显示画面的出光侧和与上述出光侧相对设置的背面，显示模组2的背面靠近中框3，盖板5设置在显示模组2的出光侧。

上述显示模组2，包括显示屏(display panel，DP)。

在本申请的一种可能的实施例中，显示模组2为液晶显示模组。在此情况下，上述显示屏为液晶显示屏(liquid crystal display，LCD)。基于此，显示模组2还包括位于液晶显示屏背面(远离LCD用于显示画面的一侧面)的背光模组(back light unit，BLU)。

背光模组可以向液晶显示屏提供光源，以使得液晶显示屏中的各个亚像素(subpixel)能够发光以实现图像显示。

或者，在本申请的另一种可能的实施例中，显示模组2为有机发光二极管显示模组。在此情况下，上述显示屏为有机发光二极管(organic lightemitting diode，OLED)显示屏。由于OLED显示屏中每个亚像素内设置有电致发光层，所以可以使得OLED显示屏在接收到工作电压后，实现自发光。在此情况下，具有OLED显示屏的显示模组2中无需再设置上述背光模组。

盖板5位于显示模组2远离中框3一侧，盖板5例如可以是盖板玻璃(cover glass，CG)，该盖板玻璃可以具有一定的韧性。

中框3位于显示模组2和壳体4之间，中框3远离显示模组2的表面用于安装电池、印刷电路板(printed circuit board，PCB)、摄像头(camera)、天线等内部元件。壳体4与中框3盖合后，上述内部元件位于壳体4与中框3之间。

上述电子设备1还包括设置于印刷电路板上的集成电路，集成电路与印刷线路板电连接，以实现信号互通。

其中，集成电路可以为用于实现单一功能的电路，集成电路也可以包括用于实现不同功能的多个电路。例如，驱动电路、像素电路、放大电路、电源管理电路、充电保护电路、控制电路和图像传感器电路。本申请实施例对此不做限定。集成电路封装后，即可以芯片的形态应用于电子设备中。当然，也可以不封装，直接应用于电子设备中。

集成电路包括至少一个晶体管，这里的晶体管例如可以是场效应晶体管(fieldeffect transistor，FET)。

此处释明的是，场效应晶体管可以包括金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)或者结型场效应管(junctionfield-effect transistor，JFET)等平面型晶体管，还可以包括垂直双扩散金属氧化物半导体场效应晶体管(vertical double diffused metal-oxide-semiconductor field-effect transistor，VDMOSFET)、鳍式场效应晶体管(fin field-effect transistor，FinFET)、环栅场效应晶体管(gate all around field effect transistor，GAAFET)或者叉式带状场效应晶体管(forksheet field effect transistor，forksheet FET或FSFET)等三维晶体管。本申请实施例对此不做限定。

下面以本申请实施例提供的半导体器件为晶体管为例进行示意说明。集成电路包括的多个半导体器件可以相同，也可以不同，本申请实施例对比不做限定，根据实际需要合理设置即可。

示意一种半导体器件，如图2所示，半导体器件100主要包括半导体衬底110、栅极210、源极220以及漏极230。其中，半导体衬底110的第一表面内形成有第一阱区310和第二阱区320。

示例性的，作为碳化硅的半导体衬底110，由于碳化硅材料中原子间作用力强，且原子扩散系数低，因此只能依靠高能粒子注入工艺实现对碳化硅的半导体衬底110内阱区的掺杂。

然而，一方面，由于高能且高剂量的离子注入会使碳化硅的半导体衬底110内的注入区(第一阱区310和第二阱区320)产生大量的晶格损伤，带来较多的晶格缺陷。即使通过高温退火工艺仍然还会存在晶格缺陷。晶格缺陷会导致半导体器件的反型沟道内电子迁移率下降，造成半导体器件的道统电阻增加，导通特性下降。另一方面，由于碳化硅材料内原子扩散系数较低，在经过高温激活工艺过程后，第一阱区310和第二阱区320靠近栅极210的边界拐角位置处的曲率半径较小，造成局部电场强度较大，容易造成雪崩击穿，抑制了半导体器件击穿电压的提升，导致半导体器件的击穿特性下降。

基于此，为了提高半导体器件100反型沟道内的电子迁移率，以及为了缓解由于第一阱区310或者第二阱区320拐角位置处的曲率半径较小造成电场强度过大的问题，本申请实施例还提供一种半导体器件。

以下提供两个具体实施例，对半导体器件进行示例性说明。

实施例一

如图3所示，半导体器件包括：半导体衬底110、位于半导体衬底110内的第一阱区310和第二阱区320、栅极210、源极220以及漏极230。其中，第一阱区310或者第二阱区320中至少一个阱区包括第一阱段301和第二阱段302。

第一阱段301位于第二阱段302靠近栅极210一侧，第一阱段301的掺杂浓度小于第二阱段302的掺杂浓度。

下面，示意一种制备如图3所示的半导体器件的制备方法。

如图4所示，本申请实施例提供的一种半导体器件的制备方法，包括：

S1、如图5A所示，提供半导体衬底110。

本申请实施例中对半导体衬底110的材料不做限定。在一些实施例中，如图5A所示，半导体衬底110包括依次层叠设置的基底101和外延层102。

也就是说，在基底101的表面上形成外延层102。

形成外延层102的方法，例如可以通过金属有机化学气相沉积(metal-organicchemical vapor deposition，MOCVD)生长法或分子束外延(molecular beam epitaxy，MBE)生长法等。

例如，形成厚度为8μm～11μm的外延层102材料。

其中，基底101的材料例如可以包括碳化硅(SiC)、体硅、体锗、硅锗或者碳化硅中的一种。

外延层102的材料例如可以与基底101的材料相同。例如，基底101的材料和外延层102的材料均为SiC。

示例性的，基底101的掺杂浓度为0.8×10¹⁹cm^-3～1.2×10¹⁹cm^-3。外延层102的掺杂浓度0.8×10¹⁶cm^-3～1.2×10¹⁶cm^-3。

基底101和外延层102可以是P型掺杂或者N型掺杂。或者，还可以是未掺杂的。本申请实施例对此不做限定，根据实际情况合理设置即可。

例如，待形成的半导体器件100为N沟道的晶体管，基底101和外延层102均为N型掺杂。待形成的半导体器件100为P沟道的晶体管，基底101和外延层102均为P型掺杂。

在另一些实施例中，半导体衬底110可以看作一个整体。

示例性的，半导体衬底110的材料可以是半导体。例如，可以为碳化硅(SiC)、体硅、体锗、硅锗、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗硅(SiGe-on-insulator，SGOI)中的一种。半导体衬底110还可以是掺杂的(例如，P型掺杂、N型掺杂)或者未掺杂的。

其中，半导体衬底110的半导体材料可包括硅、锗、硅锗(SiGe)、碳化硅中任意一种或者几种的组合。

SOI包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在半导体衬底110上，半导体衬底110通常是硅基底或玻璃基底。也可以使用其他基底，例如，多层或梯度基底。

或者，示例性的，半导体衬底110是晶圆，例如，硅晶圆。半导体衬底110也可以是从晶圆切割下来的晶片。

S2、如图5B所示，在半导体衬底110的第一表面进行第一离子注入，形成第一阱区310和第二阱区320。

示例性的，如图5B所示，步骤S2包括：

S21、如图5B所示，在半导体衬底110的第一表面上形成第一掩膜层510。

也就是说，在外延层102远离基底101一侧的表面上形成第一掩膜层510。即，形成覆盖外延层102远离基底101一侧的表面的第一掩膜层510。第一掩膜层510露出待形成第一阱区310和第二阱区320部分的外延层102。

第一掩膜层510的材料例如可以包括氧化物、氮化物、光刻胶(photoresist，PR)或者光敏引发剂(photo initiator，PI)中的任意一种。例如，第一掩膜层510的材料可以是二氧化硅(SiO₂)、氮化硅(Si₃N₄)或者多晶硅(ploy)。

示例性的，在外延层102远离基底101一侧的表面沉积一层掩膜材料，并进行光刻和刻蚀，在待形成第一阱区310的区域和待形成第二阱区320的区域开窗，以形成第一掩膜层510。

此处释明的是，可以通过控制第一掩膜层510在待形成第一阱区310的区域和待形成第二阱区320的区域开窗尺寸，来控制第一阱区310和第二阱区320沿第一方向x的尺寸。其中，第一方向x为与外延层102厚度方向y相交的方向。例如，第一方向x与外延层102厚度方向y垂直。

示例性的，沿第一方向x，第一掩膜层510的开窗尺寸为4μm～7μm。例如，开窗尺寸为4μm、5μm、6μm或者7μm等。

也就是说，如图5B所示，在外延层102的表面形成图案化的第一掩膜层510，图案化的第一掩膜层510暴露第一阱区310和第二阱区320的预设形成区域。

S22、如图5B所示，在外延层102的表面进行第一离子注入，形成第一阱区310和第二阱区320。

其中，可以通过选择注入的离子类型，以使后续形成半导体器件中的晶体管为P型晶体管或者N型晶体管。

示例性的，对待形成的第一阱区310和第二阱区320中进行第一离子注入的注入离子类型相同。

例如，第一离子注入的离子为P型离子，例如可以为铝(Al)离子、硼(B)离子或者铟(In)离子等。

半导体衬底110为N型掺杂时，第一离子注入形成的第一阱区310和第二阱区320为P型阱区。

例如，第一离子注入的离子为N型离子，例如可以为磷(P)离子或者砷(As)离子等。

半导体衬底110为P型掺杂时，第一离子注入形成的第一阱区310和第二阱区320为N型阱区。

或者，示例性的，对待形成的第一阱区310和第二阱区320中进行第一离子注入的注入离子类型不同。

也就是说，对外延层102分别注入P型离子和N型离子，以形成注入离子类型不同的第一阱区310和第二阱区320。

此处释明的是，本申请实施例对第一离子注入的注入离子类型不做限定，根据情况合理设置即可。本申请实施例以N型晶体管进行示意。

示例性的，第一离子注入的掺杂浓度为4×10⁷cm^-3～6×10⁷cm^-3。例如，掺杂浓度可以为4×10⁷cm^-3、5×10⁷cm^-3或者6×10⁷cm^-3。

其中，可以通过控制离子注入的注入电压以控制离子注入的深度。也就是说，通过控制离子注入的注入电压控制第一阱区310和第二阱区320在外延层102内的深度。或者说是，控制第一阱区310或者第二阱区320沿外延层102厚度方向y的尺寸。例如，控制第一阱区310或者第二阱区320在外延层102内的深度为0.3μm～0.6μm。例如，第一阱区310或者第二阱区320在外延层102内的深度为0.3μm、0.5μm或者0.6μm等。

S3、对第一阱区310和第二阱区320中的至少一个阱区进行至少一次第二离子注入。

在一些实施例中，对第一阱区310和第二阱区320均进行一次第二离子注入。

示例性的，步骤S3可以包括：

S311、如图5C所示，在半导体衬底110的第一表面上形成第二掩膜层520。

也就是说，在外延层102远离基底101一侧的表面上形成第二掩膜层520。

其中，第二掩膜层520包裹第一掩膜层510的侧面。第二掩膜层520的材料可以与第一掩膜层510的材料相同，也可以不同。

此外，可以采用各向同性沉积-各向异性刻蚀的方法形成第二掩膜层520。示例性的，采用原子层沉积(atomic layer deposition，ALD)工艺形成第二掩膜层520。这样一来，可以使得在栅第一掩膜层510两侧均匀的形成具有一定厚度的第二掩膜层520，制备工艺简单，便于操作。

示例性的，如图5C所示，形成第二掩膜层520的步骤可以包括：形成覆盖第一掩膜层510侧面和顶面，以及外延层102、第一阱区310和第二阱区320表面的掩膜材料。然后对第一掩膜层510顶面、外延层102、第一阱区310和第二阱区320表面的掩膜材料进行刻蚀，保留第一掩膜层510侧面的掩膜材料，以形成第二掩膜层520。

第二掩膜层520包裹第一掩膜层510的侧面，且步骤S2中形成的第一阱区310和第二阱区320位于第二掩膜层520的下面。这样一来，能够限定对第一阱区310和第二阱区320中的至少一个阱区进行第二离子注入的位置。也就是说，通过控制第二掩膜层520在第一方向x的尺寸可以控制第二离子注入的位置。即，沿第一方向x，第二离子注入的边缘不超过第一离子注入的边缘。

也就是说，可以通过控制步骤S31中形成包裹第一掩膜层510的第二掩膜层520两侧的厚度来控制第二阱段302沿第一方向x的尺寸。

示例性的，第二掩膜层520在第一方向x的尺寸为90nm～110nm。例如，第二掩膜层520在第一方向x的尺寸为90nm、92nm、96nm、100nm、103nm、105nm、107nm或者110nm等。

S312、如图5C所示，对第一阱区310和第二阱区320均进行第二离子注入，形成第二阱段302。

其中，第一阱区310或者第二阱区320中进行第二离子注入的部分称之为第二阱段302，而第一阱区310和第二阱区320中未进行第二离子注入的部分称之为第一阱段301。

此处释明的是，步骤S31中，在第一掩膜层510的侧面形成第二掩膜层520，通过第二掩膜层520进行定位，以使对第一阱区310和第二阱区320进行第二离子注入时，第二离子注入的边界不超过第一阱区310的边缘以及第二阱区320的边缘。

也就是说，沿第一方向x，第一阱区310中第二阱段302的边缘不超过第一阱区310的边缘，第二阱区320中第二阱段302的边缘不超过第二阱区320的边缘。

即，对于第一阱区310包括的第二阱段302来说，沿第一方向x，第二阱段302的尺寸与第一阱区的尺寸之差大于100nm。例如，沿第一方向x，第二阱段302的尺寸为3μm～6μm。例如，第二阱段302的尺寸为3μm、5μm或者6μm等。

因此，第一阱段301为仅进行第一离子注入且未进行第二离子注入的第一阱区310或者第二阱区320的部分。因此，第一阱段301的掺杂浓度与第一阱区310或者第二阱区320的掺杂浓度相同。

这时，第一阱区310的第一阱段301的掺杂浓度与第二阱区320的第一阱段301的掺杂浓度相同，第一阱区310的第二阱段302的掺杂浓度与第二阱区320的第二阱段302的掺杂浓度相同。

示例性的，第二离子注入的掺杂浓度为7×10⁷cm^-3～9×10⁷cm^-3。例如，掺杂浓度可以为7×10⁷cm^-3、8×10⁷cm^-3或者9×10⁷cm^-3。

本申请实施例中对第二离子注入的掺杂浓度不做具体限定。只需保证第二离子注入后形成的第二阱段302的掺杂浓度大于第一阱段301的掺杂浓度即可。

这样一来，第一阱段301的掺杂浓度小于第二阱段302的掺杂浓度，第一阱段301中的晶格损伤程度相比于第二阱段302中的晶格损伤程度得到了缓解，降低了第一阱段301中的离子注入损伤。能够提高第一阱段301内的电子迁移率。

本申请实施例中，对同一阱区进行第二离子注入的离子类型与第一离子注入的离子类型相同。也就是说，对外延层102进行P型离子注入形成第一阱区310，即第一阱区310为P型阱区，则对第一阱区310进行第二离子注入的离子类型也为P型离子。对外延层102进行N型离子注入形成第二阱区320，即第二阱区320为N型阱区，则对第二阱区320进行第二离子注入的离子类型也为N型离子。

另外，关于第二离子注入的深度，本申请实施例中，第二离子注入的深度不小于第一离子注入的深度。

示例性的，如图5C所示，第二离子注入的深度等于第一离子注入的深度。

也就是说，沿外延层102厚度方向y，第二阱段302的尺寸等于第一阱段301的尺寸。即，第二阱段302在外延层102内的深度等于第一阱段301在外延层102内的深度。

或者，示例性的，如图5D所示，第二离子注入的深度大于第一离子注入的深度。

也就是说，沿外延层102厚度方向y，第二阱段302的尺寸大于第一阱段301的尺寸。即，第二阱段302在外延层102内的深度大于第一阱段301在外延层102内的深度。

示例的，第二离子注入的深度与第一离子注入的深度之差大于100nm。即，沿外延层102厚度方向y，第二阱段302的尺寸与第一阱段301的尺寸之差大于100nm。例如，沿外延层102的厚度方向y，第二阱段302的尺寸为0.4μm～0.7μm。例如，第二阱段302的尺寸为0.4μm、0.5μm或者0.7μm等。

这样一来，由第一阱段301和第二阱段302形成的第一阱区310和第二阱区320，其相对的边界拐角位置处的曲率半径增大，能够降低该位置处的电场强度。

此处释明的是，本申请实施中并不对第二离子注入时离子注入深度进行限定，只需第二离子注入深度不小于第一离子注入深度即可。

S313、如图5E所示，去除第一掩膜层510和第二掩膜层520。

其中，去除第一掩膜层510和第二掩膜层520例如可以利用湿法刻蚀或者干法刻蚀去除掩膜层材料。

在另一些实施例中，如图5F所示，对第一阱区310或者第二阱区320进行一次第二离子注入，在第一阱区310或第二阱区320内形成第二阱段302。

示例性的，对半导体衬底110进行两次离子注入，即第一离子注入和第二离子注入，形成第一阱区310，对半导体衬底110进行一次离子注入，即第一离子注入，形成第二阱区320。这时，第一阱区310的掺杂浓度与第二阱区320的掺杂浓度可以相同，也可以不同。本申请实施例对此不做限定。

以下为了方便示意，均以对第一阱区310和第二阱区320均进行第二离子注入，且形成的第二阱段302尺寸相同进行示意说明。

在又一些实施中，对第一阱区310和第二阱区320均进行多次第二离子注入。

示例性的，步骤S3可以包括：

S321、如图5F所示，在半导体衬底110的第一表面上形成第一掩膜521，然后对第一阱区310和第二阱区320均进行第一次第二离子注入，形成第一子阱段312。

也就是说，在外延层102远离基底101一侧的表面上形成第二掩膜层520。

其中，第一掩膜521包裹第一掩膜层510的侧面。第一掩膜层521的材料可以与第一掩膜层510的材料相同，也可以不同。

与步骤S311中形成位于半导体衬底110的第一表面上，且包裹第一掩膜层510侧面的第二掩膜层520描述相同，具体可以参见步骤S311中对第二掩膜层520的描述，在此不再赘述。

对第一阱区310和第二阱区320均进行第一次第二离子注入，形成第一子阱段312，可以参见步骤S312中形成第二阱段302的描述。

示例性的，如图5F所示，第一次第二离子注入的注入深度大于第一离子注入的注入深度。

S322、如图5G所示，在半导体衬底110的第一表面上形成第二掩膜522，然后对第一阱区310的第一子阱段312和第二阱区320的第一子阱段312均进行第二次第二离子注入，形成第二子阱段322。

第二掩膜522包裹第一掩膜521的侧面，用于定位第二子阱段322在第一方向x上的尺寸。

示例性的，第二掩膜522在第一方向x的尺寸为90nm～110nm。例如，第二掩膜522在第一方向x的尺寸为90nm、92nm、96nm、100nm、103nm、105nm、107nm或者110nm等。

这样的话，第二子阱段322的一侧边缘与第一子阱段312的一侧边缘的距离为90nm～110nm。

即，沿第一方向x，第二子阱段322的尺寸与第一子阱段312的尺寸之差大于100nm。例如，沿第一方向x，第二子阱段322的尺寸为2μm～5μm。例如，第二子阱段322的尺寸为2μm、4μm或者5μm等。

示例性的，第二次第二离子注入的深度可以比第一次第二离子注入的深度大，例如，第二次第二离子注入的深度与第一次第二离子注入的深度之差大于100nm。

即，沿外延层102厚度方向y，第二子阱段322的尺寸与第一子阱段312的尺寸之差大于100nm。例如，沿外延层102的厚度方向y，第二子阱段322的尺寸为0.5μm～0.8μm。例如，第二子阱段322的尺寸为0.5μm、0.7μm或者0.8μm等。

第二次第二离子注入的掺杂浓度可以与第一次离子注入的掺杂浓度相同，例如第二次第二离子注入的掺杂浓度可以为7×10⁷cm^-3～9×10⁷cm^-3。例如，掺杂浓度可以为7×10⁷cm^-3、8×10⁷cm^-3或者9×10⁷cm^-3。

本申请实施例中对第二次第二离子注入的掺杂浓度不做具体限定。

S323、如图5H所示，在半导体衬底110的第一表面上形成第三掩膜523，然后对第一阱区310的第二子阱段322和第二阱区320的第二子阱段322均进行第二次第二离子注入，形成第三子阱段332。

第三掩膜523包裹第二掩膜522的侧面，用于定位第三子阱段332在第一方向x上的尺寸。

示例性的，第三掩膜523在第一方向x的尺寸为90nm～110nm。例如，第三掩膜523在第一方向x的尺寸为90nm、92nm、96nm、100nm、103nm、105nm、107nm或者110nm等。

这样的话，第三子阱段332的一侧边缘与第二子阱段322的一侧边缘的距离为90nm～110nm。

即，沿第一方向x，第三子阱段332的尺寸第二子阱段322的尺寸之差大于100nm。例如，沿第一方向x，第三子阱段332的尺寸为1μm～4μm。例如，第三子阱段332的尺寸为2μm、3μm或者4μm等。

示例性的，第三次第二离子注入的深度可以比第二次第二离子注入的深度大，例如，第三次第二离子注入的深度与第二次第二离子注入的深度之差大于100nm。

即，沿外延层102厚度方向y，第三子阱段332的尺寸与第二子阱段322的尺寸之差大于100nm。例如，沿外延层102的厚度方向y，第三子阱段332的尺寸为0.6μm～0.9μm。例如，第三子阱段332的尺寸为0.6μm、0.8μm或者0.9μm等。

第三次第二离子注入的掺杂浓度可以与第二次离子注入的掺杂浓度相同，例如第三次第二离子注入的掺杂浓度可以为7×10⁷cm^-3～9×10⁷cm^-3。例如，掺杂浓度可以为7×10⁷cm^-3、8×10⁷cm^-3或者9×10⁷cm^-3。

本申请实施例中对第三次第二离子注入的掺杂浓度不做具体限定。

本申请实施例中，在进行多次第二离子注入时，在第一掩膜层510的两侧继续形成掩膜，这样一来，能够实现对多个子阱段的位置实现自对准，减少了第一阱区310和第二阱区320内多个子阱段位置上的偏差，能够对工艺实现更好的控制。

S324、如图5I所示，去除第一掩膜层510、第一掩膜521、第二掩膜522以及第三掩膜523。

去除第一掩膜层510、第一掩膜521、第二掩膜522以及第三掩膜523的描述可以参见步骤S313中的描述。

本申请实施例中以进行三次第二离子注入进行示意性说明，此处释明的是，并不限定第二离子注入的次数，根据实际情况合理设置即可。

另外，多次第二离子注入的注入深度可以相同，也可以不同。

其中，第一子阱段312、第二子阱段322以及第三子阱段332构成第二阱段302，以下为了方便示意，均已第二阱段302进行示意性说明。

在一些实施例中，进行完多次离子注入后，还会对第一阱区310和第二阱区320进行退火工艺，以缓解由于离子注入工艺造成的晶格损失。

S4、在第一阱区310和第二阱区320内形成电极掺杂区。

示例性的，步骤S4包括：

S41、如图5J所示，在第一阱区310和第二阱区320内形成第一半导体层410。

首先在半导体衬底110的第一表面形成第三掩膜层530。其中，第三掩膜层530露出待形成第一半导体层410的部分。其中，第三掩膜层530的材料例如可以与上述第一掩膜层510或者第二掩膜层520的材料相同，例如，二氧化硅等。

然后对第一阱区310和第二阱区320进行离子注入，以形成第一半导体层410。其中，离子注入的离子例如可以为氮(N)离子。离子注入的深度可以为0.1μm～0.3μm。也就是说，第一半导体层410在第一阱区310或者第二阱区320内的深度为0.1μm～0.3μm。例如，沿半导体衬底110的厚度方向y，第一半导体层410的尺寸为0.1μm、0.2μm或者0.3μm等。

示例性的，形成第一半导体层410的离子注入的掺杂浓度为0.8×10¹⁹cm^-3～1.2×10¹⁹cm^-3。

最后去除第三掩膜层530。

S42、如图5K所示，在第一半导体层410内形成第二半导体层420。

首先在半导体衬底110的第一表面形成第四掩膜层540。其中，第四掩膜层540露出待形成第二半导体层420的部分。其中，第四掩膜层540的材料例如可以与上述第三掩膜层530的材料相同，例如，二氧化硅等。

然后对第一半导体层410进行离子注入，以形成第二半导体层420。第一半导体层410包裹第二半导体层420的部分侧面。其中，离子注入的离子例如可以为铝(Al)离子。离子注入的深度可以为0.4μm～0.6μm。也就是说，第二半导体层420在第一阱区310或者第二阱区320内的深度为0.4μm～0.6μm。例如，沿半导体衬底110的厚度方向y，第二半导体层420的尺寸为0.4μm、0.5μm或者0.6μm等。

示例性的，形成第二半导体层420的离子注入的掺杂浓度为0.8×10¹⁹cm^-3～1.2×10¹⁹cm^-3。

最后，去除第四掩膜层540。

此处释明的是，第一半导体层410和第二半导体层420作为电极掺杂区330，后续用于形成电极。

S5、如图5L所示，形成栅极210。

在一些实施例中，如图5L所示，S5包括：

S51、在半导体衬底110的第一表面上形成栅氧化膜201。

如图5L所示，栅氧化膜201设置在半导体衬底110上。也就是说，栅氧化膜201设置在外延层102远离基底101的表面上。

形成栅氧化膜201的方法，例如可以通过高温热氧化、原子层沉积(atomic layerdeposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)或者物理气相沉积(physical vapor deposition，PVD)等。

栅氧化膜201的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。

形成的栅氧化膜201的厚度为45nm～55nm。例如，栅氧化膜201的厚度可以为46nm、49nm、50nm或者53nm等。

S52、在栅氧化膜201上形成栅电极膜202。

或者理解为，在栅氧化膜201远离半导体衬底110一侧形成栅电极膜202。

也就是说，如图5L所示，栅电极膜202设置在栅氧化膜201远离半导体衬底110的一侧。例如，栅电极膜202设置在栅氧化膜201远离半导体衬底110的表面上。

形成栅电极膜202的方法，例如可以采用化学气相沉积(low pressure chemicalvapor deposition，LPCVD)或者等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)。

栅电极膜202的材料可以包括多晶硅。栅电极膜202可以是具有相同或不同掺杂种类的掺杂多晶硅。栅电极膜202还可以为单层或者多层结构。

其中，栅电极膜202用于形成栅极210本体。

S53、如图5L所示，形成栅极210和栅氧化层211。

示例性的，利用光刻和刻蚀工艺对栅电极膜202和栅氧化膜201图形化，形成栅极210和栅氧化层211。其中，可以形成覆盖栅电极膜202的光刻胶，光刻胶覆盖待形成栅极210的区域。然后对未被光刻胶覆盖的区域进行刻蚀，以形成栅氧化层211和栅极210。

例如，可以首先在栅电极膜202上涂覆光刻胶，并采遮光板(光罩mask)对光刻胶进行遮挡，遮光板可以将待形成栅极210的区域设置为不透光区域，其余区域设置为透光区域。那么，在涂覆的光刻胶固化之后，通过光线照射该遮光板对透光区域的光刻胶进行激活，并显现去除透光区域的光刻胶，形成待形成栅极210的区域。

需要注意的是本申请的实施例的具体实施方式中所提及的光刻胶均为正性光刻胶，即光照后可将光刻胶激活，然后去除激活的光刻胶。当然在现实的操作中也可以采用负性光刻胶，需要注意的是负性光刻胶是光照后不会被显影液溶解，没有光照的会被显影液溶解，显影液的选择与所显影光刻胶相关。所以在采用负性光刻胶的时候，上述中的遮光板的透光区域和不透光区域需要调换，即原来透光的区域变成不透光的区域，原来不透光的区域变成透光的区域，其他步骤不作更改。无论是使用正性光刻胶和负性光刻胶，均属于本申请的实施例的保护范围。

在一些实施例中，如图5M所示，步骤S5还包括：

S54、形成介质层212。

示例性的，如图5M所示，形成介质膜203。其中，介质膜203覆盖栅极210和栅氧化层211的顶面和侧面以及半导体衬底110第一表面。

介质膜203的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。

形成介质膜203的方法，例如可以采用化学气相沉积或者物理气相沉积。

然后，继续参考图5M，对介质膜203进行刻蚀，形成包裹栅极210的介质层212。

其中，介质层212包裹栅氧化层211的侧面以及栅极210的顶面和侧面，用于起到绝缘和隔离的作用。

S6、如图5N所示，形成源极220和漏极230。

示例性的，步骤S6包括：

S61、在电极掺杂区330上形成源极220。

形成源极220的方法，例如可以通过蒸镀工艺或者表面溅射工艺在电极掺杂区330的表面沉积金属，然后进行退火工艺以形成欧姆接触，进而形成源极220。例如，在电极掺杂区330的表面形成一层镍金属，该金属层与第一半导体层410和第二半导体层420均接触。然后通过高温退火工艺使镍金属与电极掺杂区330的材料碳化硅反应形成镍硅合金层，该镍硅合金层作为半导体器件100的源极220。

源极220的材料例如可以包括镍、钛、铂或者金等。

S61、在半导体衬底110与第一表面相对的第二表面上形成漏极230。

也就是说，如图5N所示，漏极230设置于基底101远离外延层102的表面上。

形成漏极230的方法，例如可以通过蒸镀工艺或者表面溅射工艺在电极掺杂区330的表面沉积金属，然后进行退火工艺以形成欧姆接触，进而形成漏极230。例如，在基底101远离外延层102的表面形成一层镍金属，然后通过高温退火工艺使镍金属与基底101的材料碳化硅反应形成镍硅合金层，该镍硅合金层作为半导体器件100的漏极230。

漏极230的材料例如可以包括镍、钛、铂或者金等。

此处释明的是，也可以在电极扩散区上形成漏极230，在基底101远离外延层102的表面上形成源极220。本申请实施例对此不做限定，根据待形成的半导体器件的结构合理设置即可。

本申请实施例一提供的上述制备方法，并不做任何步骤顺序的限制，可以根据需要合理调整。

此外，上述S1-S6的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。

本申请实施例一提供的半导体器件的制备方法，在半导体衬底110的第一表面进行第一离子注入，形成具有间隔的第一阱区310和第二阱区320。然后，对第一阱区310和第二阱区320中的至少一个阱区进行至少一次第二离子注入，以使形成的第二阱段302的掺杂浓度大于第一阱区310或者第二阱区320的掺杂浓度。其中，沿与半导体衬底110表面平行的第一方向x，第二阱段302的边缘不超过第一阱区310或者第二阱区320的边缘。本申请实施例提供的制备方法，通过对半导体衬底110进行至少两次离子注入，第一离子注入和第二离子注入，且形成的第二阱段302的掺杂浓度大于第一阱区310或者第二阱区320的掺杂浓度，这样一来，使得本申请实施例形成的半导体器件反型沟道中的掺杂浓度，相比于现有一次高能注入形成的半导体器件反型沟道的掺杂浓度减小，缓解了反型沟道中晶格损伤程度，降低了由于离子注入带来反型沟道中的离子注入损伤程度，进而提升反型沟道内的电子迁移率，有利于提升半导体器件的导通特性。

下面实施例对本申请实施例提供的半导体器件进行说明，半导体器件可以采用上述半导体器件的制备方法制备得到。

基于此，如图6A所示，半导体器件100包括：层叠设置的半导体衬底110和外延层102、位于外延层102内的第一阱区310和第二阱区320、栅极210、源极220以及漏极230。其中，第一阱区310或者第二阱区320中至少一个阱区包括第一阱段301和第二阱段302。

如图6A所示，第一阱区310和第二阱区320位于半导体衬底110的第一表面内，且第一阱区310和第二阱区320之间具有间隔。

本申请实施例中，对第一阱区310的掺杂类型和第二阱区320的掺杂类型不做限定，根据半导体器件100所形成的晶体管类型决定即可。

示例性的，第一阱区310的掺杂类型和第二阱区320的掺杂类型可以相同，也可以不同。

例如，第一阱区310的掺杂类型和第二阱区320的掺杂类型均为P型掺杂。或者，第一阱区310的掺杂类型和第二阱区320的掺杂类型均为N型掺杂。或者，第一阱区310的掺杂类型为P型掺杂，第二阱区320的掺杂类型为N型掺杂。

示例性的，第一阱区310的掺杂浓度为4×10⁷cm^-3～6×10⁷cm^-3。沿第一方向x，第一阱区310的尺寸为4μm～7μm。第一方向x与半导体衬底110的表面平行。

第二阱区320的掺杂浓度为4×10⁷cm^-3～6×10⁷cm^-3。沿第一方向x，第二阱区320的尺寸为4μm～7μm。

此处释明的是，第一阱区310的掺杂类型和第二阱区320的掺杂类型还与半导体衬底110有关。

示例性的，半导体衬底110为N型掺杂的衬底，第一阱区310和第二阱区320为P型阱区。第一阱区310和第二阱区320的掺杂离子为P型离子，例如可以为铝(Al)离子、硼(B)离子或者铟(In)离子等。

或者，示例性的，半导体衬底110为P型掺杂的衬底，第一阱区310和第二阱区320为N型阱区。第一阱区310和第二阱区320的掺杂离子为N型离子，例如可以为磷(P)离子或者砷(As)离子等。

本申请实施例中对半导体衬底110的材料不做限定。

在一些实施例中，如图6A所示，半导体衬底110可以看作一个整体。

示例性的，半导体衬底110的材料可以是半导体。例如，可以为碳化硅、体硅、体锗、硅锗、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗硅(SiGe-on-insulator，SGOI)中的一种。半导体衬底110还可以是掺杂的(例如，P型掺杂、N型掺杂)或者未掺杂的。

其中，半导体衬底110的半导体材料可包括硅、锗、硅锗、碳化硅中任意一种或者几种的组合。

SOI包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在半导体衬底110上，半导体衬底110通常是硅基底或玻璃基底。也可以使用其他基底，例如，多层或梯度基底。

或者，示例性的，半导体衬底110是晶圆，例如，硅晶圆。半导体衬底110也可以是从晶圆切割下来的晶片。

在另一些实施例中，如图6B所示，半导体衬底110包括依次层叠设置的基底101和外延层102。

这样一来，第一阱区310和第二阱区320位于外延层102远离基底101的表面内。

其中，基底101的材料例如可以包括碳化硅(SiC)、体硅、体锗、硅锗或者碳化硅中的一种。

外延层102的材料例如可以与基底101的材料相同。例如，基底101的材料和外延层102的材料均为SiC。

基底101和外延层102可以是P型掺杂或者N型掺杂。或者，还可以是未掺杂的。本申请实施例对此不做限定，根据实际情况合理设置即可。

例如，半导体器件100为N沟道的晶体管，基底101和外延层102均为N型掺杂。或者，半导体器件100为P沟道的晶体管，基底101和外延层102均为P型掺杂。

示例性的，基底101为掺杂浓度是0.8×10¹⁹cm^-3～1.2×10¹⁹cm^-3的N型掺杂，外延层102为为掺杂浓度是0.8×10¹⁶cm^-3～1.2×10¹⁶cm^-3的N型掺杂。

外延层102的厚度可以为8μm～11μm。例如，厚度可以为8μm、9μm、10μm或者11μm等。

关于第一阱区310和第二阱区320，本申请实施例中，第一阱区310和第二阱区320中的至少一个阱区包括：沿第一方向x依次设置的第一阱段301和第二阱段302。第一阱段301设置于第二阱段302靠近栅极210一侧，第一方向x与半导体衬底表面平行。

在一些实施例中，如图6B所示，第一阱区310和第二阱区320均包括第一阱段301和第二阱段302。第一阱段301的掺杂浓度小于第二阱段302的掺杂浓度。

其中，第一阱区310中第一阱段301的掺杂浓度与第一阱区310的掺杂浓度相同。第二阱区320中第一阱段301的掺杂浓度与第二阱区320的掺杂浓度相同。

沿半导体衬底110的厚度方向y，第一阱段301的尺寸为0.3μm～0.6μm。也就是说，第一阱段301在半导体衬底110内的深度为0.3μm～0.6μm。

沿第一方向x，第一阱段301的尺寸为90nm～110nm。第二阱段302的尺寸为3μm～5μm。此处释明的是，第一阱区310或者第二阱区320均由第一阱段301和第二阱段302构成。也就是说，沿第一方向x，第一阱段301的尺寸与第二阱段302的尺寸之和等于第一阱区310或者第二阱区320的尺寸。

示例性的，如图6B所示，第二阱段302在半导体衬底110内的深度与第一阱段301在半导体衬底110内的深度相同。

也就是说，沿半导体衬底110的厚度方向y，第二阱段302的尺寸与第一阱段301的尺寸相同。例如，沿半导体衬底110的厚度方向y，第一阱段301的尺寸和第二阱段302的尺寸均为0.3μm～0.6μm。

这时，第一阱段301的掺杂浓度小于第二阱段302的掺杂浓度。

示例性的，第一阱段301的掺杂浓度为4×10⁷cm^-3～6×10⁷cm^-3。第二阱段302的掺杂浓度为7×10⁷cm^-3～9×10⁷cm^-3。

或者，示例性的，如图6C所示，第二阱段302在半导体衬底110内的深度大于第一阱段301在半导体衬底110内的深度。

也就是说，沿半导体衬底110的厚度方向y，第二阱段302的尺寸大于第一阱段301的尺寸。

这时，第一阱段301的掺杂浓度可以小于第二阱段302的掺杂浓度。或者，第一阱段301的掺杂浓度还可以等于第二阱段302的掺杂浓度。本申请实施例对此不做限定，根据实际情况合理设置即可。

示例性的，沿半导体衬底110的厚度方向y，第二阱段302的尺寸与第一阱段301的尺寸之差大于100nm。例如，第二阱段302的尺寸大于0.6μm。

本申请实施例中对第二阱段302在半导体衬底110内的深度不做限定，只需第二阱段302在半导体衬底110内的深度不小于第一阱段301在半导体衬底110内的深度即可。

在另一些实施例中，如图7A所示，第二阱段302还包括沿第一方向x依次排布的多个子阱段。

其中，多个子阱段在半导体衬底110内的深度可以相同。也就是说，沿半导体衬底110的厚度方向y，多个子阱段的尺寸相同。

或者，多个子阱段在半导体衬底110内的深度不同。也就是说，沿半导体衬底110的厚度方向y，多个子阱段的尺寸不同。

示例性的，沿第一阱段301指向第二阱段302的方向，多个子阱段在半导体衬底110内的深度依次增加。

也就是说，沿第一阱段301指向第二阱段302的方向，多个子阱段在半导体衬底110的厚度方向y上的尺寸依次增加。

这样一来，第一阱区310和第二阱区320相对的两侧拐角位置处呈阶梯状，增大了拐角位置处的曲率半径，进而能够降低第一阱区310和第二阱区320拐角位置处的电场强度，能够提升半导体器件100的击穿电压，有助于提升半导体器件100的击穿特性。

示例性的，沿半导体衬底110的厚度方向y，相邻的两个子阱段的尺寸之差大于100nm。

在一些实施例中，第二阱段302包括三个子阱段。也就是说，如图7A所示，第二阱段302包括沿第一方向x依次设置的第一子阱段312、第二子阱段322以及第三子阱段332。

其中，第一子阱段312位于第二子阱段322靠近第一阱段301一侧。

示例性的，沿半导体衬底110的厚度方向y，第一子阱段312的尺寸小于或者等于第二子阱段322的尺寸。

沿半导体衬底110的厚度方向y，第二子阱段322的尺寸小于或者等于第三子阱段332的尺寸。

也就是说，每个子阱段在半导体衬底110内的深度不小于相邻靠近栅极210一侧的子阱段在半导体衬底110内的深度，且不大于相邻远离栅极210一侧的子阱段在半导体衬底110内的深度。

示例性的，第一子阱段312、第二子阱段322以及第三子阱段332在半导体衬底110内的深度逐渐增加。即第三子阱段332在半导体衬底110内的深度大于第二子阱段322在半导体衬底110内的深度，第二子阱段322在半导体衬底110内的深度大于第一子阱段312在半导体衬底110内的深度。

例如，沿半导体衬底110的厚度方向y，第一子阱段312的尺寸为0.4μm～0.7μm。第二子阱段322的尺寸为0.5μm～0.8μm，第三子阱段332的尺寸为0.6μm～0.9μm。

关于多个子阱段在第一方向x上的尺寸，示例性的，多个子阱段在第一方向x上的尺寸可以相同，也可以不同。例如，多个子阱段在第一方向x上的尺寸与第一阱段301在第一方向x上的尺寸相同。即多个子阱段在第一方向x上的尺寸均为90nm～110nm。

此处释明的是，每个子阱段在第一方向x上的尺寸越大，则越能够增加第一阱区310或者第二阱区320拐角位置处的曲率半径，越能够降低第一阱区310和第二阱区320拐角位置处的电场强度。

每个子阱段在半导体衬底110的厚度方向y上的尺寸越大，则越能够增加第一阱区310或者第二阱区320拐角位置处的曲率半径，越能够降低第一阱区310和第二阱区320拐角位置处的电场强度。

本申请实施例中并不限定多个子阱段在第一方向x或者在半导体衬底110的厚度方向y上的尺寸，根据实际需要合理设置即可。

关于多个子阱段的掺杂浓度，示例性的，多个子阱段的掺杂浓度相同。也就是说，第二阱段302内不同位置处的掺杂浓度均相同。

或者，示例性的，沿第一阱段301指向第二阱段302的方向，多个子阱段的掺杂浓度依次增加。也就是说，第一子阱段312的掺杂浓度大于第二子阱段322的掺杂浓度，第二子阱段322的掺杂浓度大于第三子阱段332的掺杂浓度。

本申请实施例中对第二阱段302的掺杂浓度不做限定，根据实际情况合理设置即可。

在另一些实施例中，仅第一阱区310或者第二阱区320中的一个阱区包括第一阱段301和第二阱段302。

示例性的，如图7B所示，仅第一阱区310包括第一阱段301和第二阱段302。

或者，仅第一阱区310包括第一阱段301和第二阱段302。

继续参考图7A，第一阱区310的表层和第二阱区320的表层还形成有电极掺杂区330。

电极掺杂区330与源极220或者漏极230实现欧姆接触。

如图7A所示，电极掺杂区330包括第一半导体层410和第二半导体层420。其中，第一半导体层410包裹第二半导体层420的侧面。

第一半导体层410的掺杂离子类型与第二半导体层420的掺杂离子类型相反，且第一半导体层410的掺杂离子类型与其所在阱区的掺杂离子类型相反。也就是说，第二半导体层420的掺杂离子类型与其所在阱区的掺杂离子类型相同。

示例性的，第一半导体层410为N型掺杂，第二半导体层420为P型掺杂。

第一半导体层410的掺杂浓度为0.8×10¹⁹cm^-3～1.2×10¹⁹cm^-3。例如，1×10¹⁹cm^-3。

第一半导体层410在第一方向x上的尺寸为4μm～6μm。例如，第一半导体层410在第一方向x上的尺寸为4.4μm、5μm或者5.8μm等。

第一半导体层410在半导体衬底110厚度方向y上的尺寸为0.1μm～0.3μm。例如，第一半导体层410的尺寸为0.1μm、0.2μm或者0.3μm等。

其中，第二半导体层420的掺杂浓度可以与第一半导体层410的掺杂浓度相同。

第二半导体层420的掺杂浓度为0.8×10¹⁹cm^-3～1.2×10¹⁹cm^-3。例如，1×10¹⁹cm^-3。

第二半导体层420在第一方向x上的尺寸为1μm～3μm。例如，第二半导体层420在第一方向x上的尺寸为1.4μm、2μm或者2.8μm等。

其中，第二半导体层420在半导体衬底110厚度方向y上的尺寸大于第一半导体层410在半导体衬底110厚度方向y上的尺寸。

第二半导体层420在半导体衬底110厚度方向y上的尺寸为0.4μm～0.6μm。例如，第二半导体层420的尺寸为0.4μm、0.5μm或者0.6μm等。

继续参考图7A，半导体器件100还包括栅极210、源极220以及漏极230。

如图7A所示，栅极210位于半导体衬底110的第一表面上。

其中，栅极210位于第一阱区310和第二阱区320之间，且沿第一方向x，栅极210的边缘超出第一半导体层410的边缘，且不超出第二半导体层420的边缘。

示例性的，沿第一方向x，栅极210的尺寸为4μm～6μm。栅极210的厚度为180nm～220nm。

栅极210的材料例如可以包括多晶硅。示例性的，栅极210可以为掺杂P型离子的多晶硅。例如，为掺杂磷元素的多晶硅。栅极210的掺杂浓度为0.8×10²¹cm^-3～1.2×10²¹cm^-3。

在一些实施例中，如图7A所示，半导体器件100还包括栅氧化层211。其中，栅氧化层211设置于栅极210与半导体衬底110之间。

栅氧化层211的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。

栅氧化层211的厚度为45nm～55nm。例如，栅氧化膜201的厚度可以为46nm、49nm、50nm或者53nm等。

沿第一方向x，栅氧化层211的尺寸与栅极210的尺寸相同。

关于源极220和漏极230，如图7A所示，源极220位于电极掺杂区330，与第一半导体层410和第二半导体层420均接触。

漏极230位于半导体衬底110的第一表面相对的第二表面一侧。

源极220的材料例如可以包括镍、钛、铂或者金等。漏极230的材料例如可以包括镍、钛、铂或者金等。

示例性的，源极220和漏极230还可以位于栅极210的相对两侧。也就是说，源极220位于第一阱区310上，漏极230位于第二阱区320上，且均与电极掺杂区实现欧姆接触。

在一些实施例中，如图7A所示，半导体器件100还包括介质层212。其中，介质层212包裹栅氧化层211的侧面以及栅极210的顶面和侧面。

介质层212的材料例如可以包括氧化硅、氮化硅以及氮氧化硅中的至少一种。

介质层212用于包裹栅极210，且实现栅极210与源极220和漏极230的绝缘。

如图8A-图8C所示，本申请实施例中还示意出以图7A所示的半导体器件100与现有的晶体管在导通状态(V_DS：15V，V_G：15V)下电流密度分布的仿真示意图。

图8A示意出现有的晶体管在导通状态(V_DS：15V，V_G：15V)下电流密度分布的仿真示意图，图8B示意出图7A所示的半导体器件100在导通状态(V_DS：15V，V_G：15V)下电流密度分布的仿真示意图。

可以看出，本申请提供的半导体器件100相比于现有的晶体管在相同的导通条件下，反型沟道的电流密度更大。

图8C示意出在相同位置处，现有的晶体管和本申请提供的半导体器件100的电流分布折线图。

可以看出，当半导体器件100处于导通状态时，在JFET区的下方位置处，本申请提供的半导体器件100具有更宽的电流通路。半导体器件100的电流密度更大。

其中，现有的晶体管在导通状态下，特征导通电阻R_on,sp为3.3mΩ.cm²，本申请提供的半导体器件在导通状态下，特征导通电阻R_on,sp为3.1mΩ.cm²。在相同的导通电压下，导通电阻越小，则电流密度越高。

因此，本申请实施例提供的半导体器件能够提高导通特性。

如图9A-图9C所示，本申请实施例中还示意出以图7A所示的半导体器件100与现有的晶体管在关断状态(V_DS：1600V，V_G：0V)下电场强度的仿真示意图。

图9A示意出现有的晶体管在关断状态(V_DS：1600V，V_G：0V)下电场强度的仿真示意图，图9B示意出图7A所示的半导体器件100在关断状态(V_DS：1600V，V_G：0V)下电场强度的仿真示意图。

可以看出，当半导体器件100处于关断状态时，现有晶体管的电场强度的峰值主要集中于第一阱区310拐角位置处和第二阱区320拐角位置处附近，本申请提供的半导体器件100的电场强度的峰值分布于多个子阱段的拐角位置处附近。而相比于现有的晶体管，本申请提供的半导体器件100在第一阱区310拐角位置处和第二阱区320拐角位置处的电场强度更小。

图9C示意出在相同位置处，现有的晶体管和本申请提供的半导体器件100的电场强度分布折线图。

可以看出，当半导体器件100处于关断状态时，在第一阱区310和第二阱区320的边界位置处附近，本申请提供的半导体器件100的电场强度小于现有的晶体管的电场强度。

因此，本申请实施例提供的半导体器件100能够有效降低第一阱区310或者第二阱区320边界位置处的电场强度，进而能够提升器件的击穿电压。

本申请实施例提供的半导体器件100，包括半导体衬底110、位于半导体衬底110的第一表面内的第一阱区310和第二阱区320以及位于半导体衬底110的第一表面上的栅极210。其中，第一阱区310和第二阱区320之间具有间隔，栅极210位于第一阱区310和第二阱区320之间。第一阱区310和第二阱区320中的至少一个阱区包括沿第一方向x依次设置的第一阱段301和第二阱段302，第一阱段301设置于第二阱段302靠近栅极210一侧，且第一阱段301的掺杂浓度小于第二阱段302的掺杂浓度。第一方向x与半导体衬底110表面平行。本申请实施例提供的半导体器件100，第一阱段301所在区域作为半导体器件100的反型沟道。第一阱段301的掺杂浓度小于第二阱段302的掺杂浓度，相比于现有半导体器件100中反型沟道的掺杂浓度减小，缓解了反型沟道中晶格损伤程度，降低了反型沟道中的离子注入损伤，提升反型沟道内的电子迁移率，进而提升半导体器件100的导通特性。

另外，当第二阱段302在半导体衬底110内的深度大于第一阱段301在半导体衬底110内的深度时，使得第一阱区310和第二阱区320中至少一个阱区在靠近栅极210的拐角处呈阶梯状，增大第一阱区310和第二阱区320中至少一个阱区拐角处的曲率半径，能够降低第一阱区310和第二阱区320中至少一个阱区拐角处位置的电场强度，进而提升半导体器件100的击穿电压，有助于提升半导体器件100的击穿特性。

同时，当半导体器件100导通时，由于半导体器件100的击穿电压得到提升，因此第一阱区310和第二阱区320中至少一个阱区下方区域的电流增加，进而降低半导体器件100的导通电阻，有助于提升半导体器件100的导通特性。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种半导体器件，其特征在于，包括：

半导体衬底；

第一阱区和第二阱区，位于所述半导体衬底的第一表面内；所述第一阱区和所述第二阱区具有间隔；

栅极，位于所述半导体衬底的所述第一表面上，且位于所述第一阱区和所述第二阱区之间；

其中，所述第一阱区和所述第二阱区中的至少一个阱区包括：沿第一方向依次设置的第一阱段和第二阱段，所述第一阱段设置于所述第二阱段靠近所述栅极一侧，所述第一方向与所述半导体衬底的表面平行；所述第一阱段的掺杂浓度小于所述第二阱段的掺杂浓度。

2.根据权利要求1所述的半导体器件，其特征在于，所述第二阱段在所述半导体衬底内的深度大于所述第一阱段在所述半导体衬底内的深度。

3.根据权利要求1或2所述的半导体器件，其特征在于，所述第二阱段包括多个子阱段；所述多个子阱段沿所述第一方向依次排布；沿所述第一阱段指向所述第二阱段的方向，所述多个子阱段在所述半导体衬底内的深度依次增加。

4.根据权利要求3所述的半导体器件，其特征在于，沿所述半导体衬底的厚度方向，相邻的两个所述子阱段的尺寸之差大于100nm。

5.根据权利要求3或4所述的半导体器件，其特征在于，沿所述第一阱段指向所述第二阱段的方向，所述多个子阱段的掺杂浓度依次增加。

6.根据权利要求3或4所述的半导体器件，其特征在于，所述多个子阱段的掺杂浓度相同。

7.根据权利要求1-6任一项所述的半导体器件，其特征在于，所述第二阱段包括沿所述第一方向依次设置的第一子阱段、第二子阱段以及第三子阱段；所述第一子阱段位于所述第二子阱段靠近所述第一阱段一侧；

沿所述半导体衬底厚度方向，所述第一子阱段的尺寸小于或者等于所述第二子阱段的尺寸；

和/或，

沿所述半导体衬底厚度方向，所述第二子阱段的尺寸小于或者等于所述第三子阱段的尺寸。

8.根据权利要求1-7任一项所述的半导体器件，其特征在于，所述第一阱区和所述第二阱区均包括所述第一阱段和所述第二阱段。

9.根据权利要求1-8任一项所述的半导体器件，其特征在于，所述第一阱区和所述第二阱区的掺杂类型相同。

10.根据权利要求1-9任一项所述的半导体器件，其特征在于，沿所述半导体衬底的厚度方向，所述第二阱段的尺寸与所述第一阱段的尺寸之差大于100nm。

11.根据权利要求1-10任一项所述的半导体器件，其特征在于，所述第一阱段的掺杂浓度为4×10⁷cm^-3～6×10⁷cm^-3；所述第二阱段的掺杂浓度为8×10⁷cm^-3～1.3×10⁸cm^-3。

12.根据权利要求1-11任一项所述的半导体器件，其特征在于，所述半导体器件还包括第一半导体层和第二半导体层；所述第一半导体层和所述第二半导体层位于所述第一阱区和所述第二阱区内，且所述第一半导体层包裹所述第二半导体层的侧面。

13.根据权利要求1-12任一项所述的半导体器件，其特征在于，所述半导体器件还包括源极和漏极；所述源极位于所述第一阱区和所述第二阱区远离所述半导体衬底一侧；所述漏极位于与所述半导体衬底的所述第一表面相对的第二表面一侧。

14.一种半导体器件，其特征在于，包括：

半导体衬底；

第一阱区和第二阱区，位于所述半导体衬底的第一表面内；所述第一阱区和所述第二阱区具有间隔；

栅极，位于所述半导体衬底的所述第一表面上，且位于所述第一阱区和所述第二阱区之间；

其中，所述第一阱区和所述第二阱区中的至少一个阱区包括：沿第一方向依次设置的第一阱段和第二阱段，所述第一阱段设置于所述第二阱段靠近所述栅极一侧，所述第一方向与所述半导体衬底的表面平行；所述第二阱段在所述半导体衬底内的深度大于所述第一阱段在所述半导体衬底内的深度。

15.根据权利要求14所述的半导体器件，其特征在于，所述第一阱段的掺杂浓度等于所述第二阱段的掺杂浓度。

16.一种半导体器件的制备方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底的第一表面进行第一离子注入，形成第一阱区和第二阱区；所述第一阱区和所述第二阱区具有间隔；

对所述第一阱区和所述第二阱区中的至少一个阱区进行至少一次第二离子注入，形成第二阱段；沿第一方向，所述第二阱段的边缘不超过所述第一离子注入的区域边缘，所述第一方向与所述半导体衬底表面平行；所述第二阱段的掺杂浓度大于所述第一离子注入的区域的掺杂浓度；

在所述半导体衬底的所述第一表面上形成栅极；所述栅极位于所述第一阱区和所述第二阱区之间。

17.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述第二离子注入在所述半导体衬底内的深度大于所述第一离子注入在所述半导体衬底内的深度。

18.根据权利要求16或17所述的半导体器件的制备方法，其特征在于，对所述第一阱区或者所述第二阱区中的至少一个阱区进行多次所述第二离子注入，多次所述第二离子注入在所述半导体衬底内的深度依次增大。

19.根据权利要求16-18任一项所述的半导体器件的制备方法，其特征在于，对所述第一阱区和所述第二阱区中均进行至少一次第二离子注入。

20.根据权利要求16-19任一项所述的半导体器件的制备方法，其特征在于，

在所述半导体衬底的第一表面进行第一离子注入之前，所述制备方法还包括：

在所述半导体衬底的所述第一表面上形成第一掩膜层；

在所述半导体衬底的第一表面进行第一离子注入之后，所述制备方法还包括：

在所述半导体衬底的所述第一表面上形成第二掩膜层，所述第二掩膜层包裹所述第一掩膜层的侧面。

21.根据权利要求16-20任一项所述的半导体器件的制备方法，其特征在于，在所述半导体衬底的所述第一表面上形成栅极之前，所述制备方法还包括：

在所述第一阱区和所述第二阱区内形成第一半导体层；

在所述第一半导体层内形成第二半导体层；所述第一半导体层包裹所述第二半导体层的外围。

22.根据权利要求16-21任一项所述的半导体器件的制备方法，其特征在于，形成栅极之后，所述制备方法还包括：

在所述第一阱区和所述第二阱区远离所述半导体衬底一侧形成源极；

在与所述半导体衬底的所述第一表面相对的第二表面上形成漏极。

23.一种半导体器件的制备方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底的第一表面进行第一离子注入，形成第一阱区和第二阱区；所述第一阱区和所述第二阱区具有间隔；

对所述第一阱区和所述第二阱区中的至少一个阱区进行至少一次第二离子注入，形成第二阱段；所述第二离子注入的深度大于所述第一离子注入的深度；沿第一方向，所述第二离子注入的区域边缘不超过所述第一离子注入的区域边缘，所述第一方向与所述半导体衬底表面平行；

在所述半导体衬底的所述第一表面上形成栅极；所述栅极位于所述第一阱区和所述第二阱区之间。

24.一种电子设备，其特征在于，包括集成电路和印刷线路板，所述集成电路与所述印刷线路板电连接；所述集成电路包括权利要求1-15任一项所述的半导体器件。