CN118352382A - 半导体器件及其制备方法、集成电路、电子设备 - Google Patents
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Abstract
本申请实施例提供一种半导体器件及其制备方法、集成电路、电子设备，涉及半导体技术领域，用于改善GAA FET制备过程中，沟道层损伤甚至消失的问题。该半导体器件包括基底、鳍、栅极、源极和漏极。鳍位于基底上，且沿第一方向延伸。鳍包括层叠设置的多个沟道层。栅极环绕多个沟道层，且沿第二方向延伸。源极和漏极分别位于栅极的两侧，且与多个沟道层电连接。鳍还包括支撑层，支撑层包括层叠设置的第一子层和两个第二子层，第一子层位于两个第二子层之间，第一子层和第二子层的材料不同，且第一子层和第二子层中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗。该半导体器件应用于电子设备中，以提高电子设备的性能。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法、集成电路、电子设备。
背景技术
场效应晶体管(field effect transistor，FET)具有开关速度高、可靠性高、过载能力强、开启电压高等优点，因而被广泛应用于集成电路中。随着电子设备的功能增多，性能加强，电子设备内集成电路的规模不断扩大，对于集成电路的集成度和运算速率的需求也相应提高，这就需要缩小集成电路内场效应晶体管的尺寸。
当前平面晶体管的尺寸缩小已逼近极限，为了进一步缩小场效应晶体管的尺寸可以采用新型的器件结构。目前，领域内引入了一种新型晶体管架构，即纳米线(nanowire，NW)/纳米片(nanosheet，NS)环绕式栅场效应晶体管(gate all around field-effecttransistor，GAA FET)。GAA FET为非平面晶体管，相较同面积的平面晶体管，其具有更大的有效栅宽(effective width，Weff)、更高的通道密度和性能，晶体管的单位面积内具有更大的驱动开关电流。并且，GAA FET的栅极环绕其沟道层(纳米线/纳米片)设置，可加强对沟道层中电流的控制，有利于沟道层中多数载流子耗尽，减少短沟道效应，从而提高晶体管的响应速度。
发明内容
本申请实施例提供一种半导体器件及其制备方法、集成电路、电子设备，用于改善GAA FET制备过程中，沟道层损伤甚至消失的问题。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种半导体器件，该半导体器件包括基底、鳍、栅极、源极和漏极。鳍位于所述基底上，且沿第一方向延伸，所述第一方向平行于所述基底的下表面。所述鳍包括层叠设置的多个沟道层。栅极环绕所述多个沟道层，且沿第二方向延伸。所述第二方向平行于所述基底的下表面，且与所述第一方向相交叉。源极和漏极，分别位于所述栅极的两侧，且与所述多个沟道层电连接。其中，所述鳍还包括支撑层，位于相邻的两个沟道层之间，以及最底层的所述沟道层与所述基底之间。所述支撑层包括层叠设置的第一子层和两个第二子层，所述第一子层位于所述两个第二子层之间，所述第一子层和所述第二子层的材料不同，且所述第一子层和所述第二子层中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗。
在制备该半导体器件的过程中，为使栅极环绕沟道层，需要刻蚀部分支撑层，以实现沟道层的释放。本申请实施例所提供的支撑层包括层叠设置的第一子层和两个第二子层，第一子层位于两个第二子层之间，第一子层和第二子层的材料不同，且第一子层和第二子层中的一者的材料包括N型掺杂的半导体材料，另一者的材料包括锗硅。
其中，由于N型掺杂的半导体材料中，掺杂元素与半导体材料之间形成的化学键的强度较弱，在采用干法刻蚀或湿法刻蚀时，掺杂元素与半导体材料之间形成的化学键更加容易断裂，因此与未进行掺杂处理的半导体材料相比，N型掺杂的半导体材料的刻蚀速率更快，更加容易被刻蚀。这样，支撑层中材料为N型掺杂的半导体材料的第一子层或第二子层，与沟道层之间的刻蚀选择比可以较大，从而在刻蚀支撑层的第一子层或第二子层的过程中，可以使得沟道层不容易被刻蚀或损伤较小。
第一子层和第二子层中的一者采用硅锗，虽然硅锗与沟道层之间的刻蚀选择比较小，但由于本申请实施例中采用具有多层结构的支撑层，第一子层的厚度和第二子层的厚度均较小，因此在刻蚀支撑层的第一子层或第二子层的过程中，沟道层的损伤也较小。
这样，在制备本申请实施例所提供的半导体器件的过程中，在刻蚀部分支撑层时，沟道层可以不容易被刻蚀或刻蚀损伤较小，使得沟道层的结构较为完整，从而有利于保证半导体器件的性能。
同时，支撑层的第一子层和第二子层中的一者的材料为N型掺杂的半导体材料，另一者的材料为硅锗，与仅采用硅锗材料的支撑层相比，本申请实施例中的支撑层的成本较低，从而有利于降低半导体器件的制备成本。
在一些实施例中，所述N型掺杂的半导体材料为N型掺杂的所述沟道层的材料。
在一些实施例中，所述第一子层的材料包括N型掺杂的所述沟道层的材料。这样设置，第二子层位于第一子层与沟道层之间，可以阻挡第一子层中的掺杂离子，避免第一子层中的掺杂离子扩散至沟道层中，影响沟道层中载流子的运动，从而保证半导体器件的性能。
在一些实施例中，所述第二子层的材料包括N型掺杂的所述沟道层的材料。这样，第二子层与沟道层为具有不同掺杂浓度的同一材料，第二子层与沟道层之间形成同质结，第二子层和沟道层之间的晶格失配较小，晶格失配应力也较小，第二子层和沟道层之间不容易出现翘曲，从而有利于提高半导体器件的结构稳定性，提高半导体器件的性能。
在一些实施例中，所述N型掺杂的半导体材料包括掺磷硅材料、掺氮硅材料、掺砷硅材料和掺锑硅材料中的一者。这样有利于降低支撑层的成本，降低半导体器件的制备成本。
在一些实施例中，所述N型掺杂的半导体材料的离子掺杂浓度为1×1017atom/cm3～1×1022atom/cm3。
在一些实施例中，所述支撑层的厚度为0.1nm～100nm。
在一些实施例中，所述沟道层包括被所述栅极环绕的第一部分，和与所述支撑层接触的第二部分，所述第一部分的厚度与所述第二部分的厚度相等。这样设置有利于保证栅极与沟道层之间的接触面积，提高栅极对沟道层的控制能力，从而提高半导体器件的性能。
在一些实施例中，所述半导体器件还包括栅介质层，所述栅介质层位于所述栅极与所述沟道层之间。
第二方面，提供了一种半导体器件的制备方法，该制备方法包括：在基底上形成交替堆叠的多个支撑层和多个沟道层。所述支撑层包括层叠设置的第一子层和两个第二子层，所述第一子层位于所述两个第二子层之间，所述第一子层和所述第二子层的材料不同，且所述第一子层和所述第二子层中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗。刻蚀所述多个支撑层和所述多个沟道层，形成鳍；所述鳍沿第一方向延伸，所述第一方向平行于所述基底的下表面。在所述鳍上形成伪栅极，所述伪栅极沿第二方向延伸，所述第二方向平行于所述基底的下表面，且与所述第一方向相交叉。在所述伪栅极的两侧分别形成源极和漏极；所述源极和所述漏极与所述多个沟道层电连接。去除所述伪栅极，暴露所述多个支撑层中位于所述伪栅极下方的部分，以及所述多个沟道层中位于所述伪栅极下方的部分；去除所述多个支撑层中被暴露的部分；形成栅极，所述栅极环绕所述多个沟道层中被暴露的部分。
本申请上述实施例所提供的制备方法中，在基底上形成交替堆叠的多个支撑层和多个沟道层，支撑层包括层叠设置的第一子层和两个第二子层，第一子层位于两个第二子层之间，且第一子层和第二子层中的一者的材料为N型掺杂的半导体材料，另一者的材料为硅锗。
由于N型掺杂的半导体材料中掺杂元素与半导体材料之间形成的化学键的强度较弱，在采用干法刻蚀或湿法刻蚀时，掺杂元素与半导体材料之间形成的化学键更加容易断裂，因此与未进行掺杂处理的半导体材料相比，N型掺杂的半导体材料的刻蚀速率更快，更加容易被刻蚀。这样，支撑层中材料为N型掺杂的半导体材料的第一子层或第二子层，与沟道层的刻蚀选择比较大，从而在刻蚀支撑层的第一子层或第二子层的过程中，可以使得沟道层不容易被刻蚀或刻蚀损伤较小。
第一子层和第二子层中的一者采用硅锗，虽然硅锗与沟道层之间的刻蚀选择比较小，但由于本申请实施例中采用具有多层结构的支撑层，第一子层的厚度和第二子层的厚度均较小，因此在刻蚀支撑层的第一子层或第二子层的过程中，沟道层的损伤也较小。
这样，在去除伪栅极，暴露出多个支撑层中位于伪栅极下方的部分，以及多个沟道层中位于伪栅极下方的部分之后，去除多个支撑层中被暴露的部分的过程中，沟道层不容易被刻蚀或刻蚀损伤较小，使得沟道层的结构较为完整，从而有利于保证形成的半导体器件的性能。
同时，支撑层的第一子层和第二子层中的一者的材料为N型掺杂的半导体材料，另一者的材料为硅锗，与仅采用硅锗材料的支撑层相比，本申请实施例中的支撑层的成本较低，从而有利于降低半导体器件的制备成本。
在一些实施例中，所述去除所述多个支撑层中被暴露的部分，包括：刻蚀所述第一子层，暴露出两个第二子层的相对的表面。刻蚀所述两个第二子层。这样，一方面可以利用第二子层保护沟道层的表面，避免刻蚀第一子层的过程中，沟道层被刻蚀。另一方面，按照这样的刻蚀顺序，可以使得在刻蚀第二子层的过程中，第二子层所暴露的表面较大，刻蚀气体、溶液或等离子体与第二子层的接触面积较大，同一时间内第二子层被刻蚀面积较大，从而有利于加快第二子层的刻蚀速率，缩短第二子层的刻蚀时间，提高刻蚀效率。这样，即使第二子层与沟道层的刻蚀选择比较小，沟道层被刻蚀的时间也较短，从而有利于减小沟道层的损伤。
在一些实施例中，所述第一子层包括N型掺杂的半导体材料，所述第二子层的材料为硅锗；所述刻蚀所述第一子层，包括：采用磷酸溶液，或硫酸和一水合氨的混合溶液刻蚀所述第一子层；或者，采用氯气等离子体刻蚀所述第一子层。
在一些实施例中，所述第一子层包括N型掺杂的半导体材料，所述第二子层的材料为硅锗；所述刻蚀所述两个第二子层，包括：采用四氟化碳等离子体刻蚀所述两个第二子层；或者，采用盐酸气体刻蚀所述两个第二子层；或者，采用氢氟酸、过氧化氢和醋酸的混合溶液，或者四甲基氢氧化铵溶液刻蚀所述两个第二子层。
在一些实施例中，所述第一子层的材料为硅锗，所述第二子层包括N型掺杂的半导体材料；所述刻蚀所述第一子层，包括：采用四氟化碳等离子体刻蚀所述第一子层；或者，采用盐酸气体刻蚀所述第一子层；或者，采用氢氟酸、过氧化氢和醋酸的混合溶液，或者四甲基氢氧化铵溶液刻蚀所述第一子层。
在一些实施例中，所述第一子层的材料为硅锗，所述第二子层包括N型掺杂的半导体材料；所述刻蚀所述两个第二子层，包括：采用磷酸溶液，或硫酸和一水合氨的混合溶液刻蚀所述两个第二子层；或者，采用氯气等离子体刻蚀所述两个第二子层。
第三方面，提供了一种集成电路，该集成电路包括：至少一个如上述任一实施例所述的半导体器件。
第四方面，提供了一种电子设备，该电子设备包括电路板，如上述任一实施例所述的集成电路，所述集成电路与所述电路板电连接。
其中，第三方面和第四方面中任一种设计方式所带来的技术效果可参见第一方面或第二方面中不同设计方式所带来的技术效果，此处不再赘述。
附图说明
图1A为本申请实施例提供的一种电子设备的结构示意图；
图1B为本申请实施例提供的一种集成电路的结构示意图；
图2为本申请实施例提供的一种半导体器件的制备方法的流程图；
图3为图2所示的流程图中的步骤对应的半导体器件的结构示意图；
图4为费米能级与价带能量之差，与刻蚀速率之间的关系曲线图；
图5为图2所示的流程图中的步骤对应的半导体器件的结构示意图；
图6为本申请实施例提供的另一种半导体器件的制备方法的流程图；
图7A和图7B为图5所示的流程图中的步骤对应的半导体器件的结构示意图；
图8为图2所示的流程图中的步骤对应的半导体器件的结构示意图；
图9为本申请实施例提供的再一种半导体器件的制备方法的流程图；
图10为图9所示的流程图中的步骤对应的半导体器件的结构示意图；
图11～图15为图2所示的流程图中的步骤对应的半导体器件的结构示意图；
图16为图15所示出的半导体器件在E-E’处的截面图；
图17为图15所示出的半导体器件在F-F’处的截面图；
图18为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图19为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图20～图23为图19所示出的流程图中的步骤对应的半导体器件的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。其中，在本申请的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，A/B可以表示A或B。
本申请中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A，B可以是单数或者复数。
在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c，或a和b和c，其中a，b，c可以是单个，也可以是多个。
为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
本申请实施例提供一种电子设备，该电子设备例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品、通信电子产品。其中，消费性电子产品如为手机、平板电脑、笔记本电脑、电子阅读器、个人计算机(personal computer，PC)、中央处理器(central processing unit，CPU)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器(例如豆浆机、扫地机器人)等。车载式电子产品如为车载导航仪、车载高密度数字视频光盘等。金融终端产品如为自动取款机、自助办理业务的终端等。通信电子产品如为服务器、存储器、基站、物联网(internet of things，IOT)产品等通信设备。
本申请的实施例对上述电子设备的具体形式不做特殊限制。以下实施例为了方便说明，是以电子设备为手机为例进行举例说明。
图1A为一种电子设备的结构示意图。如图1A所示，电子设备100主要包括盖板101、显示屏102、中框103以及后壳104。后壳104和显示屏102分别位于中框103的两侧，且中框103和显示屏102设置于后壳104内，盖板101设置在显示屏102远离中框103的一侧，显示屏102的显示面朝向盖板101。
其中，显示屏102可以是液晶显示屏(liquid crystal display，LCD)，在此情况下，液晶显示屏包括液晶显示面板和背光模组，液晶显示面板设置在盖板101和背光模组之间，背光模组用于为液晶显示面板提供光源。上述显示屏102也可以为有机发光二极管(organic light emitting diode，OLED)显示屏。由于OLED显示屏为自发光显示屏，因而无需设置背光模组。
中框103包括承载板1031以及绕承载板1031一周的边框1032。电子设备100中还包括设置于承载板1031上的电路板105、电池、摄像头等电子元器件。
如图1A所示，电子设备100还可以包括设置于电路板105上的集成电路106，该集成电路106与电路板105电连接。
上述集成电路106可以为晶圆，也可以为芯片，在集成电路106为芯片的情况下，芯片例如可以为裸芯片，也可以是经过封装的芯片，封装的芯片中可包括一个或多个裸芯片。
该集成电路106可应用于逻辑器件(例如，处理器、控制器、传感器等)中，也可应用于存储器件(例如，外存储器、内存储器等)中。集成电路106可以为处理器芯片、驱动芯片、微机电系统芯片(micro-electro-mechanical system，MEMS)、存储芯片、射频芯片、射频功率放大器芯片、电源管理芯片、音频处理器芯片、触摸屏控制芯片、图像传感器芯片、充电保护芯片等，本申请实施例对此不做限定。
场效应晶体管(field effect transistor，FET)具有开关速度高、可靠性高、过载能力强、开启电压高等优点，因而被广泛应用于集成电路中。FET包括金属氧化物半导体场效应晶体管(metal-oxide semiconductor FET，MOSFET)，例如N型金属氧化物半导体场效应晶体管(NMOSFET)和P型金属氧化物半导体场效应晶体管(PMOSFET)。
图1B提供一种集成电路106的电路结构示意图。如图1B所示，集成电路106包括四个晶体管(T1、T2、T3、T4)，输入端A、输入端B、输出端C。其中晶体管T1和晶体管T2为NMOSFET，晶体管T3和晶体管T4为PMOSFET，晶体管T1的第一极和晶体管T2的第一极与第一电压端VSS相连，晶体管T1的第二极和晶体管T2的第二极与输出端C相连。晶体管T4的第一极与第二电压端VDD相连，晶体管T4的第二极与晶体管T3的第一极相连。晶体管T3的第二极与输出端C相连。晶体管T2的栅极与晶体管T3的栅极与输入端A相连，晶体管T1和晶体管T4的栅极与输入端B相连。第一电压端VSS的电压为低电平电压，第二电压端VDD的电压为高电平电压。
其中，第一极和第二极中的一者为源极，另一者为漏极。可以理解，不同晶体管的第一极可以均为源极，也可以均为漏极，还可以部分晶体管的第一极为源极，部分晶体管的第一极为漏极。
上述集成电路106可以等效为或非门电路，在输入端A和输入端B均输入低电平信号时，输出端C输出高电平信号；在输入端A输入低电平信号，输入端B输入高电平信号时，输出端C输出高电平信号；在输入端A输入高电平信号，输入端B输入低电平信号时，输出端C输出低电平信号；在输入端A和输入端B均输入高电平信号时，输出端C输出低电平信号。
随着电子设备的功能增加，性能提升，电子设备中集成电路的规模不断扩大，对于集成电路的集成度和运算速率的需求不断提高，这就需要缩小集成电路中晶体管的尺寸。当前平面晶体管的尺寸缩小已逼近极限，为了进一步缩小场效应晶体管的尺寸可以采用新型的器件结构。
鳍式场效应晶体管(fin field effect transistor，FinFET)与平面晶体管相比，占用面积更小，然而随着工艺节点的缩小，鳍式场效应晶体管也会面临静电耦合和寄生电容增加，以及关态漏电增大等问题。
为了增强栅极对沟道层的控制能力，进一步缩小栅极的尺寸，降低功耗，提高场效应晶体管的性能，领域内引入了一种新型晶体管架构，即环绕式栅场效应晶体管(gate allaround field-effect transistor，GAA FET)。GAA FET为非平面晶体管，相较同面积的平面晶体管，其具有更大的有效栅宽、更高的通道密度和性能，晶体管的单位面积内具有更大的驱动开关电流。并且，GAA FET的栅极环绕其沟道层设置，可加强对沟道层中电流的控制，有利于沟道层中多数载流子耗尽，减少短沟道效应，从而提高晶体管的响应速度。
在GAA FET中沟道层被栅极环绕，因此在制备GAA FET的过程中，需要有支撑层(或牺牲层)来完成沟道层的释放。现有的支撑层一般采用硅锗(SiGe)材料，沟道层一般采用硅(Si)材料，两者之间的刻蚀选择比较低，在去除牺牲层的过程中，沟道层同样容易被刻蚀，严重时还会造成部分沟道层缺失，严重影响制备得到的GAA FET的性能。
基于上述问题，本申请实施例提供一种半导体器件的制备方法，如图2所示，该制备方法包括：
S100、如图3所示，在基底10上形成交替堆叠的多个支撑层20和多个沟道层30。支撑层20包括层叠设置的第一子层21和两个第二子层22，第一子层21位于两个第二子层22之间，第一子层21和第二子层22的材料不同，且第一子层21和第二子层22中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗。
在一些示例中，基底10的材料可以为体硅、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)中的一种。
在一些示例中，可以采用外延生长工艺在基底10上形成交替堆叠的多个支撑层20和多个沟道层30。在形成支撑层20时，可以依次形成第二子层22、第一子层21和另一个第二子层22。本申请实施例中对支撑层20的数量和沟道层30的数量不做限制，可以根据半导体器件的实际需求进行设计。图3以形成3个支撑层和3个牺牲层为例进行示意。
在一些示例中，沟道层30的材料可以包括硅。
如图3所示，支撑层20位于相邻的两个沟道层30之间，以及最底层的沟道层30与基底10之间。此处所说的“最底层的沟道层30”，是在垂直于基底10的下表面11的方向Z上，多个沟道层30中距离基底10最近的沟道层30。
为方便观察半导体器件，图3中示出了平行于基底10的下表面11的第一方向X和第二方向Y，其中第一方向X与第二方向Y相交叉。方向Z与第一方向X相垂直，且与第二方向Y也相垂直。
其中，“第一子层21和第二子层22中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗”，可以是第一子层21的材料包括N型掺杂的半导体材料，第二子层22的材料为硅锗，也可以是第二子层22的材料包括N型掺杂的半导体材料，第一子层21的材料为硅锗。
示例性的，“N型掺杂的半导体材料”，可以通过在半导体材料(例如，硅等)中掺杂五价元素(例如，氮(N)、磷(P)、砷(As)、锑(Sb)等)得到。
图4示出了费米能级(fermi energy)和价带能量之差(Ef-Ev)，与刻蚀速率(etchrate)的关系曲线。其中，刻蚀速率的单位为纳米每分钟(nm/min)。图4以半导体材料为硅进行示意，其中，硅的带隙(bandgap)为1.12eV(电子伏特)，即硅的导带能量Ec与价带能量Ev之差为1.12eV。随着对半导体材料进行N型掺杂，费米能级与价带能量之差逐渐增大，也即费米能级逐渐由价带(valence band)向导带(conduction band)偏移，半导体材料逐渐转变为N型半导体材料，掺杂后的半导体材料的刻蚀速率逐渐升高。
这是由于在N型掺杂的半导体材料中，掺杂离子与半导体材料之间形成的化学键强度较弱，因此无论采用干法刻蚀还是采用湿法刻蚀，掺杂离子与半导体材料之间形成的化学键均更加容易断裂，从而可以使得N型掺杂的半导体材料的刻蚀速率相比不进行掺杂处理的半导体材料的刻蚀速率更快，使得N型掺杂的半导体材料更容易被刻蚀。
在一些示例中，N型掺杂的半导体材料的掺杂浓度可以为1×1017atom/cm3～1×1022atom/cm3(原子/每立方厘米)。
在另一些示例中，N型掺杂的半导体材料的掺杂浓度可以为1×1019atom/cm3～1×1021atom/cm3。例如N型掺杂的半导体材料的掺杂浓度可以为1×1019atom/cm3、5×1019atom/cm3、1×1020atom/cm3、5×1020atom/cm3或1×1021atom/cm3等。
通过这样设置，一方面能够使得N型掺杂的半导体材料的掺杂浓度不会过低，使得N型掺杂的半导体材料更加容易被刻蚀，增大第一子层21与沟道层30之间的刻蚀选择比，或增大第二子层22与沟道层30之间的刻蚀选择比。另一方面可以使得N型掺杂的半导体材料的掺杂浓度不会过高，从而有利于降低第一子层21或第二子层22的制备成本，进而降低半导体器件的制备成本。
一般而言，锗的组分越高，硅锗的刻蚀速度越快，但锗的组分越高，硅锗的缺陷密度越多，不利于半导体器件尺寸的缩小。基于此，在一些实施例中，硅锗中锗的组分可以为25％～60％。
这样，一方面可以使得硅锗中锗的组分不会过低，从而有利于提高采用硅锗材料的第一子层21或第二子层22的刻蚀速率。另一方面使得锗的组分不会过高，从而有利于减少硅锗中的缺陷密度，提高半导体器件的结构稳定性，为进一步缩小半导体器件的尺寸提供便利。同时，锗的组分不会过高，还有利于降低第一子层21或第二子层22的成本，从而降低半导体器件的制备成本。
在一些示例中，支撑层20的厚度可以为0.1nm～100nm。
在另一些示例中，支撑层20的厚度可以5nm～30nm。例如，支撑层20的厚度可以为5nm、10nm、15nm、20nm、25nm或30nm等。
此时，支撑层20的整体厚度较小，支撑层20中与沟道层30接触的第二子层22的厚度也相应较小。这样，即使第二子层22的材料与沟道层30的材料不同，第二子层22与沟道层30之间存在较大的晶格失配，第二子层22和沟道层30之间也不容易因失配应力产生位错或出现翘曲的情况。
本申请实施例中对第一子层21和第二子层22的厚度不做限制，可以根据实际情况进行设计。例如，第一子层21和第二子层22的厚度可以相同，也可以不同。又例如，两个第二子层22的厚度可以相同，也可以不同。
S200、如图5所示，刻蚀多个支撑层20和多个沟道层30，形成鳍201。鳍201沿第一方向X延伸，第一方向X平行于基底10的下表面11。
可以理解的是，基底10的下表面11，即基底10远离支撑层20(或沟道层30)的表面。
在一些示例中，可以利用湿法刻蚀工艺或干法刻蚀工艺，刻蚀多个支撑层20和多个沟道层30。
如图5所示，在刻蚀多个支撑层20和多个沟道层30，形成鳍201之后，基底10也会被部分刻蚀，从而在基底10中形成凹陷12。
在一些示例中，如图6、图7A和图7B所示，在步骤S200、刻蚀多个支撑层20和多个沟道层30，形成鳍201之后，制备方法还可以包括：
S210、形成浅沟槽隔离结构202。
示例性的，浅沟槽隔离结构202的材料可以包括绝缘材料。示例的，浅沟槽隔离结构202的材料可以包括硅(Si)、碳(C)、氮(N)、氧(O)等元素组成的二元或多元化合物。具体的，浅沟槽隔离结构202的材料例如可以包括碳氧氮化硅(SiCxOyNz)、碳氧化硅(SiCxOy)、氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)中的至少一种。可以理解的是，浅沟槽隔离结构202的材料还可能会含有氢(H)、氟(F)、氯(Cl)等元素中的一种或多种。
其中，形成浅沟槽隔离结构202的方法，例如可以是，先通过沉积工艺沉积绝缘材料，然后对绝缘材料进行平坦化，使绝缘材料的表面与鳍201的顶面平齐(如图7A所示)，然后进行回刻，通过控制回刻的时间控制浅沟槽隔离结构202的厚度(如图7B所示)。
参阅图5和图7B所示，浅沟槽隔离结构202的厚度可以与基底10的凹陷12的深度相同。
在一些示例中，在步骤S210、形成浅沟槽隔离结构202之前，还可以在鳍201上形成保护层(未示出)，避免形成浅沟槽隔离结构的过程中，造成鳍201的损伤。
S300、如图8所示，在鳍201上形成伪栅极203，伪栅极203沿第二方向Y延伸，第二方向Y平行于基底10的下表面11，且与第一方向X相交叉。
其中，伪栅极203用于为后续形成的栅极和栅介质层占据空间和位置，在后续制备过程中伪栅极203需要被去除。
在一些示例中，伪栅极203的材料例如可以为多晶硅或非晶硅，可以通过沉积工艺和刻蚀工艺在鳍201上形成伪栅极203。
在一些示例中，第一方向X与第二方向Y可以相互垂直。
如图9所示，在一些实施例中，在步骤S300、在鳍201上形成伪栅极203之后，制备方法还可以包括：
S310、如图10所示，在伪栅极203沿第一方向X的两侧形成第一介质层204。其中，第一介质层204不仅可以用于保护伪栅极203，还可以用于使后续形成的栅极与源极相绝缘，使后续形成的栅极与漏极相绝缘。
示例性的，可以通过化学气相沉积(chemical vapor deposition，CVD)工艺或原子层沉积(atomic layer deposition，ALD)工艺，在伪栅极203沿第一方向X的两侧形成第一介质层204。本申请实施例对第一介质层204的厚度不做限制，可以根据实际需求进行设计。
其中，第一介质层204的材料例如可以包括氧化硅或氮化硅等。
在一些示例中，如图10所示，在垂直于基底10的下表面11的方向Z上，第一介质层204远离基底10的表面可以与伪栅极203远离基底10的表面平齐。
在另一些示例中，在垂直于基底10的下表面11的方向Z上，第一介质层204远离基底10的表面，相比于伪栅极203远离基底10的表面更靠近基底10。
S400、如图11所示，在伪栅极203的两侧分别形成源极40和漏极50。源极40和漏极50与多个沟道层30电连接。
示例性的，可以采用外延生长工艺，在伪栅极203的两侧分别形成源极40和漏极50。可以理解的是，图11所示出的源极40和漏极50的位置可以互换，本申请实施例对此不作限定。同样的，本申请实施例对源极40和漏极50的形状也不做限制，可以根据实际需求进行设计。
参阅图10和图11，源极40和漏极50包裹支撑层20和沟道层30未被伪栅极203和第一介质层204覆盖的部分。
S500、如图12所示，去除伪栅极203，暴露多个支撑层20中位于伪栅极203下方的部分，以及多个沟道层30中位于伪栅极203下方的部分。
在一些示例中，可以先在伪栅极203、第一介质层204、源极40和漏极50远离基底10的一侧沉积第二介质层205(如图13所示)，然后对第二介质层205进行刻蚀，暴露出伪栅极203，再利用干法刻蚀工艺或湿法刻蚀工艺去除伪栅极203(如图12所示)。
S600、如图14所示，去除多个支撑层20中被暴露的部分。也即，去除多个支撑层20中位于伪栅极203下方的部分。
示例性的，可以采用干法刻蚀工艺、湿法刻蚀工艺和气体刻蚀工艺中的至少一种去除多个支撑层20中被暴露的部分。去除多个支撑层20中被暴露的部分的方式将在后文实施例中进行介绍，此处不再赘述。
如图14所示，去除多个支撑层20中被暴露的部分后，在垂直于基底10的下表面11的方向Z上，相邻两个沟道层30之间形成空隙，相邻两个沟道层30的相对的表面被暴露出来，从而便于后续形成栅介质层和栅极。
可以理解的是，支撑层20中被源极40和漏极50包裹的部分依旧被保留在半导体器件中，可以通过透射电子显微镜(transmission electron microscope，TEM)或二次离子质谱(secondary ion mass spectroscopy，SMIS)检测。
S700、如图15、图16和图17所示，形成栅极60，栅极60环绕多个沟道层30中被暴露的部分。也即，栅极60环绕多个沟道层30中位于伪栅极203下方的部分。
示例性的，栅极60的材料可以包括金属，例如钽(Ta)、铝(Al)、铜(Cu)、钨(W)、镍(Ni)、铂(Pt)、钼(Mo)或钌(Ru)中的一种或多种。
示例性的，可以采用原子层沉积工艺，或采用金属有机化合物化学气相沉积(metal organic chemical vapor deposition，MOCVD)，沉积导电材料，以形成环绕沟道层30的栅极60。
可以理解的是，在制备完成栅极60后，可以在栅极60远离基底10的一侧形成第三介质层(未示出)，在第三介质层内形成多个连接部(未示出)，多个连接部可以分别连接源极40、漏极50和栅极60，以实现半导体器件与其他半导体器件之间的互联，或半导体器件与电压端之间的连接。
本申请上述实施例所提供的制备方法中，在基底10上形成交替堆叠的多个支撑层20和多个沟道层30，支撑层20包括层叠设置的第一子层21和两个第二子层22，第一子层21位于两个第二子层22之间，且第一子层21和第二子层22中的一者的材料为N型掺杂的半导体材料，另一者的材料为硅锗。
由于N型掺杂的半导体材料中掺杂元素与半导体材料之间形成的化学键的强度较弱，在采用干法刻蚀或湿法刻蚀时，掺杂元素与半导体材料之间形成的化学键更加容易断裂，因此与未进行掺杂处理的半导体材料相比，N型掺杂的半导体材料的刻蚀速率更快，更加容易被刻蚀。这样，支撑层20中材料为N型掺杂的半导体材料的第一子层21或第二子层22，与沟道层30的刻蚀选择比较大，从而在刻蚀支撑层20的第一子层21或第二子层22的过程中，可以使得沟道层30不容易被刻蚀。
第一子层21和第二子层22中的一者采用硅锗，虽然硅锗与沟道层之间的刻蚀选择比较小，但由于本申请实施例中采用具有多层结构的支撑层20，第一子层21的厚度和第二子层22的厚度均较小，因此在刻蚀支撑层20的第一子层21或第二子层22的过程中，沟道层30的损伤也较小。
这样，在去除伪栅极203，暴露多个支撑层20中位于伪栅极203下方的部分，以及多个沟道层中位于伪栅极203下方的部分之后，去除多个支撑层20中被暴露的部分的过程中，沟道层30不容易被刻蚀或刻蚀损伤较小，使得沟道层30的结构较为完整，从而有利于保证形成的半导体器件的性能。
同时，支撑层20的第一子层21和第二子层22中的一者的材料为N型掺杂的半导体材料，另一者的材料为硅锗，与仅采用硅锗材料的支撑层相比，本申请实施例中的支撑层20的成本较低，从而有利于降低半导体器件的制备成本。
为使栅极60与沟道层30之间绝缘，在一些实施例中，如图18所示，在形成栅极60之前，制备方法还包括：
S800、参阅图16和图17，形成栅介质层70，栅介质层70环绕多个沟道层30中被暴露的部分。
示例性的，栅介质层70的材料可以包括二氧化铪(HfO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)中的至少一种，这些材料的介电常数较高，使得集成电路中包含采用本申请实施例所提供的制备方法制得的半导体器件时，能够应用于高频、高功率的电子设备中。
示例性的，可以采用原子层沉积工艺形成栅介质层70。
在一些示例中，栅介质层70不仅可以环绕多个沟道层30中被暴露的部分，还可以覆盖第一介质层204被暴露的表面和浅沟槽隔离结构202被暴露的表面。
在一些实施例中，如图19所示，步骤S600、去除多个支撑层20中被暴露的部分，包括：
S610、如图20、图21和图22所示，刻蚀第一子层21，暴露出两个第二子层22的相对的表面。
参阅图20和图21，刻蚀第一子层21时可以是侧向腐蚀，第二子层22覆盖沟道层30的表面，保护沟道层30，避免沟道层30被刻蚀。
在一些示例中，第一子层21的材料包括N型掺杂的半导体材料。此时，步骤S610、刻蚀第一子层21，可以包括：采用磷酸(H3PO4)溶液，或硫酸(H2SO4)和一水合氨(NH4OH)的混合溶液刻蚀第一子层21，或者采用氯气(Cl2)等离子体刻蚀第一子层21。
其中，利用氯气等离子体刻蚀第一子层21的作用机理为：N型掺杂的半导体材料中具有较多的自由电子，采用氯基材料刻蚀N型掺杂的半导体时，氯原子在电子的作用下变为氯离子，因此更加容易的并入和腐蚀第一子层21，而不容易腐蚀沟道层30。
在另一些示例中，第一子层21的材料为锗硅。此时，步骤S610、刻蚀第一子层21，可以包括：采用四氟化碳(CF4)作为反应气体的电感耦合等离子体-反应离子刻蚀工艺刻蚀第一子层21，或者采用盐酸(HCI)气体刻蚀第一子层21，或者采用氢氟酸(HF)、过氧化氢(H2O2)和醋酸(CH3COOH)的混合溶液，或者四甲基氢氧化铵(tetramethyl ammonium hydroxide，TMAH)溶液刻蚀第一子层21。
S620、如图23所示，刻蚀两个第二子层22。
在一些示例中，第二子层22的材料包括N型掺杂的半导体材料。此时，步骤S620、刻蚀两个第二子层22，可以包括：采用磷酸溶液，或硫酸和一水合氨的混合溶液刻蚀两个第二子层22，或者采用氯气等离子体刻蚀两个第二子层22。
在另一些示例中，第二子层22的材料锗硅。此时，步骤S620、刻蚀两个第二子层22，可以包括：采用四氟化碳作为反应气体的电感耦合等离子体-反应离子刻蚀工艺刻蚀两个第二子层22，或者采用盐酸气体刻蚀两个第二子层22，或者采用氢氟酸、过氧化氢和醋酸的混合溶液，或者四甲基氢氧化铵溶液刻蚀两个第二子层22。
参阅图22和图23，刻蚀两个第二子层22时，可以对第二子层进行整面腐蚀。
可以理解的是，本申请实施例中刻蚀第一子层21和刻蚀第二子层22的方式并不仅限于上述示例。
本申请实施例先刻蚀第一子层21，暴露出两个第二子层22的相对的表面，再刻蚀第二子层22，一方面可以利用第二子层22保护沟道层30的表面，避免刻蚀第一子层21的过程中，沟道层30被刻蚀。另一方面，按照这样的刻蚀顺序，可以使得在刻蚀第二子层22的过程中，第二子层22所暴露的表面较大，第二子层与刻蚀气体、溶液或等离子体的接触面积较大，同一时间内第二子层22被刻蚀面积较大，从而有利于加快第二子层22的刻蚀速率，缩短第二子层22的刻蚀时间，提高刻蚀效率。这样，即使第二子层22与沟道层30的刻蚀选择比较小，沟道层30被刻蚀的时间也较短，从而有利于减小沟道层30的损伤。
在一些实施例中，N型掺杂的半导体材料为N型掺杂的沟道层30的材料。即，第一子层21的材料可以包括N型掺杂的沟道层30的材料，或者第二子层22的材料可以包括N型掺杂的沟道层30的材料。
在第二子层22的材料为N型掺杂的沟道层30的材料时，第二子层22与沟道层30是同一种材料不同的掺杂浓度，两者之间可以形成同质结，第二子层22与沟道层30之间的晶格失配较小，晶格失配应力也较小，从而在第二子层22与沟道层30之间不容易出现晶格失配和翘曲的情况。
使用N型掺杂的沟道层30的材料作为第二子层22的材料，还可以调整沟道层30与第一子层21之间的应力，从而使沟道层和支撑层堆叠结构(鳍201)的应力平衡，不容易出现翘曲，进而有利于进一步缩小半导体器件的尺寸。
在一些实施例中，N型掺杂的半导体材料可以为掺磷硅材料、掺氮硅材料、掺砷硅材料和掺锑硅材料中的一者。
其中，磷、砷等的原材料成本较低，使用掺磷硅材料或掺砷硅材料制备第一子层21或第二子层22的成本也能够较低，从而有利于降低支撑层20的成本，降低半导体器件的制备成本。
如图15、图16和图17所示，本申请实施例提供一种半导体器件200，该半导体器件200包括基底10、鳍201、栅极60、源极40和漏极50。
示例性的，基底10的材料可以为体硅、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)中的一种。
鳍201位于基底10上，且沿第一方向X延伸，第一方向X平行于基底10的下表面11。鳍201包括层叠设置的多个沟道层30。如图16所示，多个沟道层30在垂直于基底10的下表面11的方向Z上层叠设置，且相邻两个沟道层30之间存在间距。
示例性的，沟道层30的材料可以包括硅。
栅极60环绕多个沟道层30，且沿第二方向Y延伸。第二方向Y平行于基底10的下表面11，且与第一方向X相交叉。
如图17所示，栅极60环绕多个沟道层30，即栅极60包围沟道层30在垂直于基底10的下表面11的方向Z上的相对的两个表面，以及沟道层30在第二方向Y上相对的两个表面。
示例性的，栅极60的材料可以包括金属，例如钽、铝、铜、钨、镍、铂、钼或钌中的一种或多种。
示例性的，第一方向X可以与第二方向Y相垂直。
源极40和漏极50分别位于栅极60的两侧，且与多个沟道层30电连接。如图15所示，源极40和漏极50分别位于栅极60在第一方向X上的两侧。
鳍201还包括支撑层20，位于相邻的两个沟道层30之间，以及最底层的沟道层30与基底10之间。
可以理解的是，沟道层30的部分被栅极60环绕，因此支撑层20位于相邻的两个沟道层30之间，以及最底层的沟道层30与基底10之间，也即支撑层20位于相邻两个沟道层30的未被栅极60环绕的部分之间，以及最底层的沟道层30中未被栅极60环绕的部分与基底10之间。
支撑层20包括层叠设置的第一子层21和两个第二子层22，第一子层21位于两个第二子层22之间，第一子层21和第二子层22的材料不同，且第一子层21和第二子层22中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗。
在制备该半导体器件的过程中，为使栅极60环绕沟道层30，需要刻蚀部分支撑层20，以实现沟道层30的释放。本申请实施例中支撑层20包括层叠设置的第一子层21和两个第二子层22，第一子层21位于两个第二子层22之间，第一子层21和第二子层22的材料不同，且第一子层21和第二子层22中的一者的材料包括N型掺杂的半导体材料，另一者的材料包括锗硅。
其中，由于N型掺杂的半导体材料中掺杂元素与半导体材料之间形成的化学键的强度较弱，在采用干法刻蚀或湿法刻蚀时，掺杂元素与半导体材料之间形成的化学键更加容易断裂，因此与未进行掺杂处理的半导体材料相比，N型掺杂的半导体材料的刻蚀速率更快，更加容易被刻蚀。这样，支撑层20中材料为N型掺杂的半导体材料的第一子层21或第二子层22，与沟道层30之间的刻蚀选择比可以较大，从而在刻蚀支撑层20的第一子层21或第二子层22的过程中，可以使得沟道层30不容易被刻蚀。
第一子层21和第二子层22中的一者采用硅锗，虽然硅锗与沟道层30之间的刻蚀选择比较小，但由于本申请实施例中采用具有多层结构的支撑层20，第一子层21的厚度和第二子层22的厚度均较小，因此在刻蚀支撑层20的第一子层21或第二子层22的过程中，沟道层30的损伤也较小。
这样，在制备本申请实施例所提供的半导体器件的过程中，在刻蚀部分支撑层20时，沟道层30可以不容易被刻蚀或刻蚀损伤较小，使得沟道层30的结构较为完整，从而有利于保证半导体器件200的性能。
同时，支撑层20的第一子层21和第二子层22中的一者的材料为N型掺杂的半导体材料，另一者的材料为硅锗，与仅采用硅锗材料的支撑层相比，本申请实施例中的支撑层20的成本较低，从而有利于降低半导体器件200的制备成本。
在一些实施例中，N型掺杂的半导体材料为N型掺杂的沟道层30的材料。
在一些示例中，第一子层21的材料包括N型掺杂的沟道层30的材料，第二子层22的材料为硅锗。
这样设置，第二子层22位于第一子层21与沟道层30之间，可以阻挡第一子层21中的掺杂离子，避免第一子层中的掺杂离子扩散至沟道层中，影响沟道层中载流子的运动，从而保证半导体器件200的性能。
在另一些示例中，第二子层22的材料包括N型掺杂的沟道层30的材料，第一子层21的材料为硅锗。
这样，第二子层22与沟道层30为具有不同掺杂浓度的同一材料，第二子层22与沟道层30之间形成同质结，第二子层22和沟道层30之间的晶格失配较小，晶格失配应力也较小，第二子层22和沟道层30之间不容易出现翘曲，从而有利于提高半导体器件200的结构稳定性，提高半导体器件200的性能。
可以理解的是，在第一子层21的材料包括N型掺杂的沟道层30的材料，第二子层22的材料为硅锗时，虽然第二子层22与沟道层30之间形成异质结，第二子层22与沟道层30之间存在晶格失配，但由于第二子层22的厚度较小，第二子层22和沟道层30之间也不容易因失配应力产生位错或出现翘曲。
在一些实施例中，N型掺杂的半导体材料包括掺磷硅材料、掺氮硅材料、掺砷硅材料和掺锑硅材料中的一者。
其中，磷、砷等的原材料成本较低，使用掺磷硅材料或掺砷硅材料制备第一子层21或第二子层22的成本也能够较低，从而有利于降低支撑层20的成本，降低半导体器件200的制备成本。
在一些实施例中，N型掺杂的半导体材料的离子掺杂浓度为1×1017atom/cm3(原子/每立方厘米)～1×1022atom/cm3。
在另一些示例中，N型掺杂的半导体材料的掺杂浓度可以为1×1019atom/cm3～1×1021atom/cm3。例如N型掺杂的半导体材料的掺杂浓度可以为1×1019atom/cm3、5×1019atom/cm3、1×1020atom/cm3、5×1020atom/cm3或1×1021atom/cm3等。
这样设置，一方面能够使得N型掺杂的半导体材料的掺杂浓度不会过低，使得N型掺杂的半导体材料更加容易被刻蚀，增强第一子层21与沟道层30之间的刻蚀选择比，或增强第二子层22与沟道层30之间的刻蚀选择比。另一方面可以使得N型掺杂的半导体材料的掺杂浓度不会过高，从而有利于降低第一子层21或第二子层22的制备成本，进而降低半导体器件的制备成本。
在一些实施例中，硅锗中锗的组分可以为25％～60％。这样，一方面使得硅锗中锗的组分不会过低，从而有利于提高采用硅锗材料的第一子层21或第二子层22的刻蚀速率。另一方面使得锗的组分不会过高，从而有利于减少硅锗中的缺陷密度，提高半导体器件的结构稳定性，为进一步缩小半导体器件的尺寸提供便利。同时，锗的组分不会过高，还有利于降低第一子层21或第二子层22的成本，从而降低半导体器件的制备成本。
在一些实施例中，支撑层的厚度为0.1nm～100nm。
在另一些示例中，支撑层20的厚度可以5nm～30nm。例如，支撑层20的厚度可以为5nm、10nm、15nm、20nm、25nm或30nm等。
此时，支撑层20的整体厚度较小，支撑层20中与沟道层30接触的第二子层22的厚度也相应较小。这样，即使第二子层22的材料与沟道层30的材料不同，第二子层22与沟道层30之间存在较大的晶格失配，第二子层22和沟道层30之间也不容易因失配应力产生位错或出现翘曲的情况。
在一些实施例中，沟道层30包括被栅极60环绕的第一部分31，和与支撑层20接触的第二部分32，第一部分31的厚度h1与第二部分32的厚度h2相等。
可以理解的是，“第一部分31的厚度h1与第二部分32的厚度h2相等”是指，在第一部分31的厚度h1与第二部分32的厚度h2之差处于可接受偏差范围内，其中可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
在本申请实施例中，第一部分31的厚度h1与第二部分32的厚度h2相等，有利于保证栅极60与沟道层30之间的接触面积，提高栅极60对沟道层30的控制能力，从而提高半导体器件200的性能。
在一些实施例中，如图16和图17所示，半导体器件200还包括栅介质层70，栅介质层70位于栅极60与沟道层30之间。
示例性的，栅介质层70的材料可以包括二氧化铪、二氧化锆、氧化铝中的至少一种，这些材料的介电常数较高，使得采用本申请实施例所提供半导体器件的集成电路，能够应用于高频、高功率的电子设备中。
可以理解的是，除GAA FET外，本申请实施例所提供的半导体器件还可以为互补场效应晶体管(complementary field effect transistor，CFET)。CFET包括N型场效应晶体管和P型场效应晶体管。在CFET器件结构中，N型场效应晶体管和P型场效应晶体管共用一个栅极作为信号输入端，共用一个漏极作为信号输出端，源极分别接地和供电电源。在保留垂直堆栈纳米线或纳米片环绕式栅极场效应晶体管电完整性的同时，又大大节省了芯片面积，增强了器件驱动电流，提高集成电路的集成度。
本申请实施例所提供的集成电路及电子设备，包括上述任一实施例所提供的半导体器件，其所能达到的有益效果可参考上文中半导体器件的有益效果，此处不再赘述。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (17)
1.一种半导体器件，其特征在于，包括：
基底；
鳍，位于所述基底上，且沿第一方向延伸，所述第一方向平行于所述基底的下表面；所述鳍包括层叠设置的多个沟道层；
栅极，环绕所述多个沟道层，且沿第二方向延伸；所述第二方向平行于所述基底的下表面，且与所述第一方向相交叉；
源极和漏极，分别位于所述栅极的两侧，且与所述多个沟道层电连接；
其中，所述鳍还包括支撑层，位于相邻的两个沟道层之间，以及最底层的所述沟道层与所述基底之间；所述支撑层包括层叠设置的第一子层和两个第二子层，所述第一子层位于所述两个第二子层之间，所述第一子层和所述第二子层的材料不同，且所述第一子层和所述第二子层中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗。
2.根据权利要求1所述的半导体器件，其特征在于，所述N型掺杂的半导体材料为N型掺杂的所述沟道层的材料。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一子层的材料包括N型掺杂的所述沟道层的材料。
4.根据权利要求2所述的半导体器件，其特征在于，所述第二子层的材料包括N型掺杂的所述沟道层的材料。
5.根据权利要求1～4中任一项所述的半导体器件，其特征在于，所述N型掺杂的半导体材料包括掺磷硅材料、掺氮硅材料、掺砷硅材料和掺锑硅材料中的一者。
6.根据权利要求1～5中任一项所述的半导体器件，其特征在于，所述N型掺杂的半导体材料的离子掺杂浓度为1×1017atom/cm3～1×1022atom/cm3。
7.根据权利要求1～6中任一项所述的半导体器件，其特征在于，所述支撑层的厚度为0.1nm～100nm。
8.根据权利要求1～7中任一项所述的半导体器件，其特征在于，所述沟道层包括被所述栅极环绕的第一部分，和与所述支撑层接触的第二部分，所述第一部分的厚度与所述第二部分的厚度相等。
9.根据权利要求1～8中任一项所述的半导体器件，其特征在于，还包括：
栅介质层，位于所述栅极与所述沟道层之间。
10.一种半导体器件的制备方法，其特征在于，包括：
在基底上形成交替堆叠的多个支撑层和多个沟道层；所述支撑层包括层叠设置的第一子层和两个第二子层，所述第一子层位于所述两个第二子层之间，所述第一子层和所述第二子层的材料不同，且所述第一子层和所述第二子层中的一者的材料包括N型掺杂的半导体材料，另一者的材料为硅锗；
刻蚀所述多个支撑层和所述多个沟道层，形成鳍；所述鳍沿第一方向延伸，所述第一方向平行于所述基底的下表面；
在所述鳍上形成伪栅极，所述伪栅极沿第二方向延伸，所述第二方向平行于所述基底的下表面，且与所述第一方向相交叉；
在所述伪栅极的两侧分别形成源极和漏极；所述源极和所述漏极与所述多个沟道层电连接；
去除所述伪栅极，暴露所述多个支撑层中位于所述伪栅极下方的部分，以及所述多个沟道层中位于所述伪栅极下方的部分；
去除所述多个支撑层中被暴露的部分；
形成栅极，所述栅极环绕所述多个沟道层中被暴露的部分。
11.根据权利要求10所述的制备方法，其特征在于，所述去除所述多个支撑层中被暴露的部分，包括：
刻蚀所述第一子层，暴露出两个第二子层的相对的表面；
刻蚀所述两个第二子层。
12.根据权利要求11所述的制备方法，其特征在于，所述第一子层包括N型掺杂的半导体材料，所述第二子层的材料为硅锗；所述刻蚀所述第一子层，包括：
采用磷酸溶液，或硫酸和一水合氨的混合溶液刻蚀所述第一子层；或者，
采用氯气等离子体刻蚀所述第一子层。
13.根据权利要求11所述的制备方法，其特征在于，所述第一子层包括N型掺杂的半导体材料，所述第二子层的材料为硅锗；所述刻蚀所述两个第二子层，包括：
采用四氟化碳作为反应气体的电感耦合等离子体-反应离子刻蚀工艺，刻蚀所述两个第二子层；或者，
采用盐酸气体刻蚀所述两个第二子层；或者，
采用氢氟酸、过氧化氢和醋酸的混合溶液，或者四甲基氢氧化铵溶液刻蚀所述两个第二子层。
14.根据权利要求11所述的制备方法，其特征在于，所述第一子层的材料为硅锗，所述第二子层包括N型掺杂的半导体材料；所述刻蚀所述第一子层，包括：
采用四氟化碳作为反应气体的电感耦合等离子体-反应离子刻蚀工艺，刻蚀所述第一子层；或者，
采用盐酸气体刻蚀所述第一子层；或者，
采用氢氟酸、过氧化氢和醋酸的混合溶液，或者四甲基氢氧化铵溶液刻蚀所述第一子层。
15.根据权利要求11所述的制备方法，其特征在于，所述第一子层的材料为硅锗，所述第二子层包括N型掺杂的半导体材料；所述刻蚀所述两个第二子层，包括：
采用磷酸溶液，或硫酸和一水合氨的混合溶液刻蚀所述两个第二子层；或者，
采用氯气等离子体刻蚀所述两个第二子层。
16.一种集成电路，其特征在于，包括：
至少一个如权利要求1～9中任一项所述的半导体器件。
17.一种电子设备，其特征在于，包括：
电路板，
如权利要求16所述的集成电路，所述集成电路与所述电路板电连接。
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| PB01 | Publication | ||
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