CN117832253A - 半导体结构及其制备方法、电子设备 - Google Patents

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Abstract

本申请实施例提供一种半导体结构及其制备方法、电子设备，涉及半导体技术领域，用于降低半导体结构的寄生电容。半导体结构包括设置在衬底上的栅极、源极、漏极、位于栅极侧面的第一介电层以及层间介电层。其中，第一介电层还延伸至源极和漏极的顶面，且第一介电层和栅极的至少一个侧面之间具有空隙。层间介电层设置在第一介电层远离源极和漏极一侧。半导体结构还包括贯穿层间介电层和第一介电层、且与源极接触的源极接触部，以及贯穿层间介电层和第一介电层、且与漏极接触的漏极接触部。

Description

半导体结构及其制备方法、电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法、电子设备。
背景技术
随着电子技术的发展，电子设备的功能不断的区域丰富化、全面化，也趋使电子设备内的集成电路向小型化和密集化发展。
为了提高集成电路的封装密度以及实现集成电路小型化，就需要将集成电路上的半导体设计的更小。
然而，半导体结构的尺寸减小会带来半导体结构的性能降低等问题，导致集成电路的性能降低。
发明内容
本申请实施例提供一种半导体结构及其制备方法、电子设备，用于降低半导体结构的寄生电容。
为达到上述目的，本申请采用如下技术方案：
本申请实施例的第一方面，提供一种半导体结构，半导体结构包括设置在衬底上的栅极、源极、漏极、位于栅极侧面的第一介电层以及层间介电层。其中，第一介电层还延伸至源极和漏极的顶面，且第一介电层和栅极的至少一个侧面之间具有空隙。层间介电层设置在第一介电层远离源极和漏极一侧。半导体结构还包括贯穿层间介电层和第一介电层、且与源极接触的源极接触部，以及贯穿层间介电层和第一介电层、且与漏极接触的漏极接触部。
本申请实施例提供的半导体结构，第一介电层与栅极之间具有空隙，可以使源极接触部或者漏极接触部与栅极之间也具有空隙。相比于其他填充材料，空隙的介电常数较低，也就是说在源极接触部或者漏极接触部与栅极之间存在较低的介电常数材料，因此，降低了源极接触部和漏极接触部与栅极之间材料的介电常数，进而降低了源极接触部和漏极接触部与栅极之间产生的寄生电容，降低了由于寄生电容造成的阻容延迟，从而提高半导体结构的性能。
在一种可能实现的方式中，半导体结构还包括保护层；保护层覆盖在空隙的上方。这样一来，有利于在源极接触部或者漏极接触部与栅极之间形成空隙。
在一种可能实现的方式中，保护层还延伸至层间介电层上；保护层设置在层间介电层远离源极和漏极的表面，且位于源极接触部和漏极接触部的外围。这样一来，保护层可以避免层间介电层受到破坏。
在一种可能实现的方式中，保护层的厚度大于或者等于空隙的尺寸。这样一来，能够避免保护层的材料填充至空隙内。
在一种可能实现的方式中，栅极靠近源极接触部一侧设置有空隙。这样一来，能够降低栅极与源极接触部之间产生的寄生电容。
在一种可能实现的方式中，栅极靠近漏极接触部一侧设置有空隙。这样一来，能够降低栅极与漏极接触部之间产生的寄生电容。
在一种可能实现的方式中，空隙位于衬底的上方。结构简单，易于制作。
在一种可能实现的方式中，空隙的高度小于或者等于栅极的高度。这样一来，空隙存在于栅极的至少一个侧面。
在一种可能实现的方式中，半导体结构还包括栅极侧墙，栅极侧墙包裹在栅极的侧面；空隙位于栅极侧墙远离栅极一侧。这样一来，栅极侧墙用于保护栅极。
在一种可能实现的方式中，半导体结构还包括第二介电层，第二介电层覆盖栅极和层间介电层的表面，且位于源极接触部和漏极接触部的外围。这样一来，第二介电层用于隔离半导体结构内的第一层金属与衬底。
在一种可能实现的方式中，空隙内填充有空气或者惰性气体。这样一来，能够有效降低源极接触部或者漏极接触部与栅极之间材料的介电常数。
在一种可能实现的方式中，第一介电层的材料与层间介电层的材料具有不同的刻蚀选择比。这样一来，在减薄层间介电层材料时，能够避免破坏第一介电层材料。
在一种可能实现的方式中，第一介电层的材料包括氮化硅。这样一来，第一介电层作为接触孔刻蚀阻挡层，还用于保护衬底的有源区。
在一种可能实现的方式中，层间介电层的材料包括氧化硅。这样一来，层间介电层可以作为半导体结构中的第一层金属与衬底的隔离结构。
本申请实施例的第二方面，提供一种半导体结构的制备方法，包括：形成位于衬底上的栅极和栅极介电层；栅极介电层设置在栅极的侧面；形成位于衬底上的源极和漏极，源极和漏极位于栅极相对的两侧；形成第一介电层，第一介电层覆盖栅极的侧面以及源极和漏极的顶面；形成层间介电层，层间介电层设置在第一介电层远离源极和漏极一侧；去除至少部分栅极介电层，以使第一介电层与栅极的至少一个侧面之间具有空隙；形成源极接触部和漏极接触部；源极接触部贯穿层间介电层和第一介电层与源极接触；漏极接触部贯穿层间介电层和第一介电层与漏极接触。
本申请实施例提供的半导体结构的制备方法，使第一介电层与栅极之间形成有空隙，可以使源极接触部或者漏极接触部与栅极之间也形成有空隙。也就是说在源极接触部或者漏极接触部与栅极之间存在介电常数较低的空隙，因此，降低了源极接触部和漏极接触部与栅极之间材料的介电常数，进而降低了源极接触部和漏极接触部与栅极之间产生的寄生电容，降低了由于寄生电容造成的阻容延迟，从而提高半导体结构的性能。
在一种可能实现的方式中，形成栅极介电层，包括：利用原子层沉积工艺形成栅极介电层。这样一来，能够在栅极侧面形成均匀的栅极介电层。
在一种可能实现的方式中，去除至少部分栅极介电层之前，制备方法还包括：形成第一保护膜，第一保护膜覆盖栅极、栅极介电层以及层间介电层的表面；去除栅极和栅极介电层上的第一保护膜，形成第一保护层；第一保护层覆盖层间介电层远离源极和漏极的表面。这样一来，可以避免在去除至少部分栅极介电层时破坏层间介电层。
在一种可能实现的方式中，去除部分栅极介电层之后，制备方法还包括：形成第二保护层，第二保护层覆盖栅极远离衬底的表面，第二保护层还延伸至空隙的上方；第一保护层和第二保护层构成保护层。这样一来，有利于形成空隙，同时避免后续制备工艺过程中填充空隙。
在一种可能实现的方式中，形成源极接触部和漏极接触部之前，制备方法还包括：形成第二介电层，第二介电层覆盖栅极、剩余栅极介电层以及层间介电层的表面；形成源极接触部和漏极接触部，包括：源极接触部从第二介电层的表面贯穿至第一介电层，与源极接触；漏极接触部从第二介电层的表面贯穿至第一介电层，与漏极接触。这样一来，形成第二介电层以隔离半导体结构中的第一层金属和衬底。
本申请实施例的第三方面，提供一种电子设备，包括集成电路和印刷线路板，集成电路与印刷线路板电连接；集成电路包括第一方面任一项的半导体结构。
本申请实施例第三方面提供的电子设备，包括第一方面任一项的半导体结构，其有益效果与半导体结构的有益效果相同，此处不再赘述。
附图说明
图1为本申请实施例提供的一种半导体结构的结构示意图；
图2为图1中沿A1-A2向的一种剖视示意图；
图3为本申请实施例提供的另一种半导体结构的结构示意图；
图4为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图5A-图5E为本申请实施例提供的一种半导体结构的制备过程示意图；
图6为本申请实施例提供的一种半导体结构的制备过程示意图；
图7为本申请实施例提供的一种半导体结构的制备过程示意图；
图8为本申请实施例提供的一种半导体结构的制备过程示意图；
图9A-图9B为本申请实施例提供的一种半导体结构的制备过程示意图；
图10为本申请实施例提供的一种半导体结构的制备过程示意图；
图11A-图11I为本申请实施例提供的一种半导体结构的制备过程示意图；
图12A-图12C为本申请实施例提供的一种半导体结构的制备过程示意图；
图13A为本申请实施例提供的另一种半导体结构的结构示意图；
图13B为图13A中沿B1-B2向的一种剖视示意图；
图14为本申请实施例提供的另一种半导体结构的结构示意图；
图15为本申请实施例提供的另一种半导体结构的结构示意图；
图16为本申请实施例提供的另一种半导体结构的结构示意图；
图17A为本申请实施例提供的另一种半导体结构的结构示意图；
图17B为本申请实施例提供的另一种半导体结构的结构示意图；
图17C为本申请实施例提供的另一种半导体结构的结构示意图；
图17D为本申请实施例提供的另一种半导体结构的结构示意图；
图18为本申请实施例提供的另一种半导体结构的结构示意图。
110＇-基底；111-浅沟槽隔离结构；110a-凹槽；110-衬底；210-栅极；210＇-牺牲栅；220- 源极；230-漏极；310-栅极侧墙；310＇-栅极介电层；311-第一栅极侧墙；312-第二栅极侧墙； 311＇-第一栅极介电层；312＇-第二栅极介电层；313-空隙；410-第一介电层；410＇-第一介电膜；420-层间介电层；420＇-层间介电膜；510-保护层；511＇-第一保护膜；511-第一保护层；512-第二保护层；610-第二介电层；610＇-第二介电膜；620-源极接触部；630-漏极接触部。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第二”、“第一”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第一”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请实施例中，“上”、“下”、“左”、“右”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请实施例中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“相耦接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。术语“接触”可以是直接接触，也可以是通过中间媒介间接的接触。
本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如， A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
本申请实施例中参照作为理想化示例性附图的剖视图和/或平面图和/或等效电路图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本申请实施例提供一种的电子设备。该电子设备例如为消费性电子产品、家居式电子产品、车载式电子产品或者金融终端产品。其中，消费性电子产品如为手机(mobilephone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人计算机(personal computer，PC)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmentedreality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器 (例如豆浆机、扫地机器人)等。车载式电子产品如为车载导航仪、车载DVD等。金融终端产品如为ATM机、自助办理业务的终端等。本申请实施例对上述电子设备的具体形式不做特殊限制。
上述电子设备可以包括集成电路和印刷电路板(printed circuit board，PCB)等元件，集成电路与印刷线路板电连接，以实现信号互通。
基于此，本申请实施例提供一种集成电路，该集成电路可以应用于上述的电子设备中。
其中，集成电路可以为用于实现单一功能的电路，集成电路也可以包括用于实现不同功能的多个电路。例如，驱动电路、像素电路、放大电路、电源管理电路、充电保护电路、控制电路和图像传感器电路。本申请实施例对此不做限定。集成电路封装后，即可以芯片的形态应用于电子设备中。当然，也可以不封装，直接应用于电子设备中。
集成电路包括至少一个晶体管，这里的晶体管例如可以是场效应晶体管(fieldeffect transistor，FET)。
此处释明的是，场效应晶体管可以包括金属氧化物半导体场效应晶体管 (metal-oxide-semiconductor field-effect transistor，MOSFET)或者结型场效应管(junctionfield-effect transistor，JFET)等平面型晶体管，还可以包括鳍式场效应晶体管(finfield-effect transistor，FinFET)、环栅场效应晶体管(gate all around field effecttransistor，GAAFET)或者叉式带状场效应晶体管(forksheet field effect transistor，forksheet FET或FSFET)等三维晶体管。本申请实施例对此不做限定。下面以本申请实施例提供的半导体结构为晶体管为例进行示意说明。集成电路包括的多个半导体结构可以相同，也可以不同，本申请实施例对比不做限定，根据实际需要合理设置即可。
示例一种半导体结构，如图1和图2所示，图2为图1中沿A1-A2向的一种剖视示意图。半导体结构主要包括衬底110、栅极210、栅极侧墙(spacer)310、源极220、漏极230、源极接触部620以及漏极接触部630。
其中，源极接触部(contact)620和漏极接触部630分别位于栅极210的两侧，源极接触部620和漏极接触部630与栅极210之间会产生寄生电容，寄生电容导致的阻容延迟(RCdelay) 会降低半导体结构的性能。
其中，寄生电容的大小与源极接触部620或漏极接触部630与栅极210之间材料的介电常数(permittivity)成正比，与源极接触部620或漏极接触部630与栅极210之间的距离成反比。也就是说，源极接触部620或漏极接触部630与栅极210之间的距离越大，源极接触部620或漏极接触部630与栅极210之间的寄生电容则越小。或者，源极接触部620或漏极接触部630与栅极210之间材料的介电常数越小，源极接触部620或漏极接触部630与栅极210之间的寄生电容则越小。
因此为了降低寄生电容，可以通过增大源极接触部620或漏极接触部630与栅极210之间的距离，或者降低源极接触部620或漏极接触部630与栅极210之间材料的介电常数来实现。
然而，随着半导体技术的发展，为了提高集成电路的封装密度以及实现集成电路小型化，这就需要将半导体结构设计的更小，因而使得源极接触部620或漏极接触部630与栅极210 之间的距离更小，导致产生较大的寄生电容，导致产生较高的阻容延迟，降低集成电路的性能。
基于此，为了降低半导体结构的寄生电容，进而提高半导体结构的性能，在一些实施例中，如图2所示，栅极侧墙310包括第一栅极侧墙311和第二栅极侧墙312。
栅极侧墙310的材料包括碳氧化硅(SiOC)和碳氮氧化硅(SiOCN)等低介电常数材料 (extreme low-K material，ELK)。这样一来，可以有效降低源极接触部620或漏极接触部630 与栅极210之间的寄生电容，进而提高半导体结构的性能。
然而，碳氧化硅和碳氮氧化硅等低介电常数材料的介电常数在4.5～6的范围内，仍然较高，导致会有较高的寄生电容产生。
基于此，为了进一步降低半导体结构的寄生电容，本申请实施例还提供一种半导体结构，如图3所示，半导体结构包括衬底110、栅极210、源极220、漏极230、第一介电层410、层间介电层420、源极接触部620以及漏极接触部630。其中，第一介电层410与栅极210的至少一个侧面之间具有空隙313。
如图4所示，本申请实施例提供一种半导体结构的制备方法，包括：
S1、形成牺牲栅和栅极介电层。
此处释明的是，在传统的半导体结构制备工艺过程中，为了避免后续在制作源极220和漏极230时高温下的外延工艺对栅极210的性能及可靠性造成影响，因此，在一些实施例中，通常通过替代栅工艺(replacement metal gate，RMG)先制作牺牲栅、源极220和漏极230、再去除牺牲栅形成栅极210来避免此类问题的产生。
替代栅工艺将栅极210的制作过程放在了制作源极220和漏极230之后，能够避免制作源极220和漏极230时高温的外延工艺对栅极210的影响。
在一些实施例中，步骤S1包括：
S11、如图5A所示，提供基底110＇，在基底110＇内形成浅沟槽隔离结构(shallowtrench isolation，STI)111。
本申请实施例中对基底110＇的材料不做限定。示例性的，基底110＇的材料可以是半导体。例如，可以为体硅、体锗、硅锗、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗硅(SiGe-on-insulator，SGOI)中的一种。基底110＇还可以是掺杂的(例如，P型掺杂、N型掺杂)或者未掺杂的。
其中，基底110＇的半导体材料可包括硅、锗、硅锗(SiGe)中任意一种或者几种的组合。
SOI包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX) 层、氧化硅层等。绝缘体层设置在基底110＇上，基底110＇通常是硅基底或玻璃基底。也可以使用其他基底，例如，多层或梯度基底。
或者，示例性的，基底110＇是晶圆，例如，硅晶圆。
其中，浅沟槽隔离结构111用于实现相邻器件之间的隔离以及相邻有源区(activearea， AA)之间的隔离。
浅沟槽隔离结构111的材料为绝缘材料。示例的，浅沟槽隔离结构111的材料可以包括硅(Si)、碳(C)、氮(N)、氧(O)等元素组成的二元或多元化合物。具体的，浅沟槽隔离结构111的材料例如可以包括碳氧氮化硅(SiCxOyNz)、碳氧化硅(SiCxOy)、氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)中的至少一种。可以理解的是，浅沟槽隔离结构111 的材料还可能会含有氢(H)、氟(F)、氯(Cl)等元素中的一种或多种。
关于形成浅沟槽隔离结构111的方法，示例性的，如图5A所示，先对基底110＇的表面进行刻蚀，形成凹槽110a。然后在凹槽110a内形成浅沟槽隔离结构111。
其中，形成凹槽110a的方法，例如可以是，在基底110＇上形成硬掩模(hard mask)，并在硬掩模上旋涂光刻胶(photoresist，PR)后进行曝光、显影等光刻工艺图案化，以暴露出部分掩膜。然后利用干法刻蚀工艺去除暴露出的部分硬掩模以及暴露的硬掩模下方的部分基底110＇，以形成凹槽110a。最后，在刻蚀完成后，去除剩余的光刻胶和剩余的硬掩模。
其中，利用干法刻蚀可避免对凹槽110a的内壁造成损伤，从而可降低凹槽110a内壁的粗糙度。
需要说明的是，为了示意方便，以下附图均未示意出浅沟槽隔离结构111。
S12、如图5B所示，在基底110＇上形成牺牲栅210＇。
牺牲栅210＇用于为后续形成栅极210占据空间和位置，牺牲栅210＇后续需要被去除。因此，牺牲栅210＇的数量、牺牲栅210＇的宽度以及相邻牺牲栅210＇之间的间隙根据后续待形成的半导体结构的栅极210设定。
牺牲栅210＇的材料可以为多晶硅或者非晶硅中的至少一种。由于多晶硅和非晶硅等材料易于被刻蚀、保型性良好、且易于被去除，因此，以多晶硅和非晶硅中的至少一种材料形成牺牲栅210＇时，能够使牺牲栅210＇的形貌良好、结构稳定，且易于被去除。
此处释明的是，在另一些实施例中，无需利用替代栅工艺先形成源极220和漏极230，再形成栅极210，因此在步骤S21中形成栅极210即可。
S13、如图5C所示，在牺牲栅210＇沿第一方向X相对的两侧的基底110＇上形成轻掺杂漏(lightly doped drain，LDD)。
轻掺杂漏用于后续在内部形成高浓度的源极220和漏极230。
示例性的，轻掺杂漏利用砷(As)或者氟化硼(BF2)等掺杂材料使基底110＇的上表面形成非晶态。这样一来，掺杂材料与表面非晶态的结合有助于维持浅结，浅结还有助于减少后续形成的源极220和漏极230之间的沟道漏电流效应。
其中，示例性的，在牺牲栅210＇沿第一方向X相对的两侧的基底110＇上分别形成n-轻掺杂漏和p-轻掺杂漏这两种轻掺杂漏。
或者，示例性的，在牺牲栅210＇沿第一方向X相对的两侧的基底110＇上只形成n-轻掺杂漏这一种轻掺杂漏。
或者，示例性的，在牺牲栅210＇沿第一方向X相对的两侧的基底110＇上只形成p-轻掺杂漏这一种轻掺杂漏。
本申请实施例对此不做限定，根据实际需要合理设置即可。
S14、在牺牲栅210＇沿第一方向X相对的两侧形成栅极介电层。
其中，栅极介电层设置在牺牲栅的侧面。栅极介电层与牺牲栅210＇的侧面接触，栅极介电层用于起到保护牺牲栅210＇以及后续形成栅极210的作用。
栅极介电层的材料可以包括Si、C、N、O等元素组成的二元或多元化合物。具体的，栅极介电层的材料例如可以为碳氧氮化硅、碳氧化硅、氮化硅、氧化硅或氮氧化硅中的一种或多种。可以理解的是，栅极介电层的材料还可能会含有H、F、Cl等元素中的一种或多种。
此外，可以采用各向同性沉积-各向异性刻蚀的方法形成栅极介电层。示例性的，采用原子层沉积(atomic layer deposition，ALD)工艺形成栅极介电层。这样一来，可以使得在牺牲栅210＇两侧均匀的形成具有一定厚度的栅极介电层，制备工艺简单，便于操作。
栅极介电层围绕在牺牲栅210＇的侧面，且步骤S22中形成的轻掺杂漏位于栅极介电层的下面。这样一来，有助于利用栅极介电层来形成低浓度的轻掺杂漏区域。也就是说，栅极介电层还用来限定轻掺杂漏的位置。
其中，栅极介电层可以为一层或者多层。
在一些实施例中，如图5D所示，栅极介电层310＇为一层。
示例性的，如图5D所示，步骤S14包括：
S141、形成栅极介电膜310″。
其中，栅极介电膜310″覆盖在牺牲栅210＇的侧面和顶面，以及基底110＇靠近牺牲栅 210＇的表面。
S142、对栅极介电膜310″进行刻蚀，形成栅极介电层310＇。
对基底110＇靠近牺牲栅210＇的表面的栅极介电膜310″以及牺牲栅210＇的顶面的栅极介电膜310″进行刻蚀，保留牺牲栅210＇侧面的栅极介电膜310″，以形成栅极介电层310＇。
在另一些实施例中，如图5E所示，栅极介电层310＇为多层。
以栅极介电层310＇为两层为例，与形成一层栅极介电层310＇的方法类似。
示例性的，如图5E所示，步骤S14包括：
S141＇、形成第一栅极介电膜311″。
其中，第一栅极介电膜311″覆盖在牺牲栅210＇的侧面和顶面，以及基底110＇靠近牺牲栅210＇的表面。
S142＇、对第一栅极介电膜311″进行刻蚀，形成第一栅极介电层311＇。
对基底110＇靠近牺牲栅210＇的表面的第一栅极介电膜311″以及牺牲栅210＇的顶面的第一栅极介电膜311″进行刻蚀，保留牺牲栅210＇侧面的第一栅极介电膜311″，以形成第一栅极介电层311＇。
这时，第一栅极介电层311＇用于限定轻掺杂漏区域的位置。
S143＇、形成第二栅极介电膜312″。
其中，第二栅极介电膜312″覆盖在第一栅极介电层311＇的侧面和牺牲栅210＇的顶面，以及基底110＇靠近牺牲栅210＇的表面。
S144＇、对第二栅极介电膜312″进行刻蚀，形成第二栅极介电层312＇。
对基底110＇靠近牺牲栅210＇的表面的第一栅极介电层311＇以及牺牲栅210＇的顶面的第一栅极介电膜311″进行刻蚀，保留第一栅极介电层311＇侧面的第二栅极介电膜312″，以形成第二栅极介电层312＇。
其中，第一栅极介电层311＇和第二栅极介电层312＇构成栅极介电层310＇。
这时，第二栅极介电层312＇用于限定后续形成源极220和漏极230的位置。
此处释明的是，栅极介电层310＇的层数与需要离子注入的次数相对应。本申请实施例对此不做限定，根据实际需要合理设置即可。
本申请实施例中，栅极介电膜310″的材料能够在高深宽比的情况下被有效去除。对于多层栅极介电层310＇的情况下，不同层的栅极介电层310＇的材料之间具有不同的刻蚀选择比。
例如：栅极介电膜310″的材料可以包括碳氧氮化硅、碳氧化硅、氮化硅、氧化硅或氮氧化硅中的一种或多种。
需要说明的是，为了示意方便，以下附图均以栅极介电层310＇为两层进行示意说明。另外，以下附图均未示意出轻掺杂漏。
S2、如图6所示，形成源极220和漏极230。
此处，可以通过对基底110＇位于牺牲栅210＇两侧的部分进行掺杂，形成源极220和漏极230。
源极220和漏极230位于衬底110上，且源极220和漏极230位于牺牲栅210＇相对的两侧。
其中，可以通过选择掺杂的原子类型，以使后续形成半导体结构中的晶体管为P型晶体管或N型晶体管。
示例性的，衬底110可以是对基底110＇进行掺杂后剩余的部分。其中，衬底110靠近牺牲栅210＇的表面与源极220和漏极230靠近衬底110的表面贴合。也就是说，衬底110靠近牺牲栅210＇的表面为凹凸状。
S3、如图7所示，形成第一介电膜410＇。
形成第一介电膜410＇的方法，例如可以是，如图7所示，通过沉积工艺，沉积第一介电膜410＇，第一介电膜410＇覆盖栅极介电层310＇的侧面和顶面、牺牲栅210＇的顶面以及源极220和漏极230的表面。
其中，第一介电膜410＇的材料例如可以包括氮化硅、氧化硅、碳化硅、碳氧化硅和氮氧化硅中的一种或多种。示例性的，第一介电膜410＇的材料与栅极介电层310＇的材料具有不同的刻蚀选择比。
第一介电膜410＇作为接触窗刻蚀阻挡层(contact etch stop layer，CESL)，还用于保护衬底110的有源区，与后续形成的介电层进行隔离。
S4、如图8所示，形成层间介电膜420＇和第一介电层410。
在第一介电膜410＇上形成层间介电膜420＇。层间介电膜420＇设置在第一介电膜410＇上。也就是说，层间介电膜420＇设置在第一介电膜410＇远离源极220和漏极230一侧。
层间介电膜420＇的材料例如可以包括氧化硅、碳化硅、碳氧化硅、氮化硅和氮氧化硅中的一种或多种。其中，示例性的，层间介电膜420＇的材料例如可以包括氧化硅，氧化硅具有较低的介电常数，能够降低后续待形成的源极接触部620和漏极接触部630与后续待形成的栅极210之间的寄生电容。
层间介电膜420＇作为半导体结构中后续待形成的第一层金属与衬底110之间的介质材料，用于隔离半导体结构中的第一层金属与衬底110。
示例性的，层间介电膜420＇可以为一层或者多层。
其中，形成层间介电膜420＇的方法，例如可以是，先通过沉积工艺沉积绝缘材料，绝缘材料覆盖牺牲栅210＇和栅极介电层310＇的顶面，并填充相邻牺牲栅210＇之间的间隙。然后，利用化学机械研磨(chemical mechanical polishing，CMP)工艺，对绝缘材料进行研磨直至露出牺牲栅210＇，形成层间介电膜420＇。
此处释明的是，在利用化学机械研磨工艺对绝缘材料进行研磨时，还会对第一介电膜410＇进行研磨，直至露出牺牲栅210＇，形成第一介电层410和层间介电膜420＇。
其中，第一介电层410覆盖牺牲栅210＇的侧面以及源极220和漏极230的顶面。
S5、如图9A所示，形成栅极210。
示例性的，如图9B所示，步骤S5可以包括：先去除牺牲栅210＇，然后在牺牲栅210＇的位置处形成栅极210。
其中，形成栅极210的方法，例如可以是，如图9B所示，先通过沉积工艺在衬底110的表面沉积栅极材料，栅极材料填充牺牲栅210＇的位置，并覆盖层间介电膜420＇。然后对栅极材料进行平坦化，使栅极材料的表面与层间介电膜420＇的顶面平齐。
栅极210的材料与栅极介电层310＇的材料具有不同的刻蚀选择比。
这样一来，栅极210、栅极介电层310＇以及层间介电膜420＇的表面平齐。
S6、如图10所示，形成第一保护层511。
其中，第一保护层511覆盖层间介电膜420＇远离源极220和漏极230的表面。也就是说，第一保护层511覆盖层间介电膜420＇远离衬底110的表面。
第一保护层511的作用是在后续刻蚀工艺中保护层间介电膜420＇不被损坏。
第一保护层511的材料例如可以包括氮化硅。第一保护层511的材料与栅极介电层310＇的材料具有不同的刻蚀选择比。
示例性的，如图10所示，步骤S6包括：
S61、减薄层间介电膜420＇，形成层间介电层420。
其中，减薄层间介电膜420＇的作用在于使层间介电层420远离衬底110的表面低于栅极介电层310＇远离衬底110的表面，便于后续形成覆盖在层间介电层420上的第一保护层511。
减薄后的层间介电膜420＇作为层间介电层420。
此处释明的是，层间介电膜420＇的材料与栅极介电层310＇的材料具有不同的刻蚀选择比，又由于层间介电膜420＇的深宽比大于栅极介电层310＇的深宽比，因此层间介电层420 远离衬底110的表面低于栅极介电层310＇(第一栅极介电层311＇或者第二栅极介电层312＇) 远离衬底110的表面。
在另一些实施例中，也可以无需减薄层间介电膜420＇，这样的话，层间介电膜420＇作为层间介电层420。
S62、形成第一保护膜511＇。
其中，第一保护膜511＇覆盖栅极210、栅极介电层310＇以及层间介电层420的表面。
S63、去除栅极210和栅极介电层310＇上的第一保护膜511＇，形成第一保护层511。
示例性的，由于层间介电层420远离衬底110的表面低于栅极介电层310＇远离衬底110 的表面，因此可以对第一保护膜511＇的表面进行研磨处理，直至露出栅极介电层310＇的表面，以去除栅极210和栅极介电层310＇上的第一保护膜511＇，形成第一保护层511。
这时，由于层间介电层420远离衬底110的表面低于栅极介电层310＇远离衬底110的表面，因此第一保护层511在靠近第一介电层410处呈台阶状。
这样一来，仅在层间介电层420远离衬底110的表面上形成有第一保护层511，用于在后续刻蚀工艺中保护层间介电层420。
此处释明的是，在另一些实施例中，也可以不用减薄部分层间介电膜420＇，这样的话，层间介电膜420＇作为层间介电层420。然后在层间介电层420远离衬底110的表面形成第一保护膜511＇。然后，去除栅极210和栅极介电层310＇上的第一保护膜511＇，仅保留层间介电层420上的第一保护膜511＇，以形成第一保护层511。
S7、去除至少部分栅极介电层310＇，以使第一介电层410与栅极210的至少一个侧面之间具有空隙。
去除的至少部分栅极310＇可以是栅极210靠近源极220或者漏极230的栅极介电层310＇，以使后续形成的源极接触部620或者漏极接触部620与栅极210之间具有空隙。
在一些实施例中，如图11A所示，仅去除至少部分第一栅极介电层311＇，保留第二栅极介电层312＇。
示例性的，如图11A所示，去除部分第一栅极介电层311＇，还保留有部分第一栅极介电层311＇。这时，第一栅极介电层311＇和剩余的第二栅极介电层312＇作为半导体结构的栅极侧墙310。
或者，如图11B所示，示例性的，去除全部的第一栅极介电层311＇。这时，第一栅极介电层311＇作为半导体结构的栅极侧墙310。
在另一些实施例中，如图11C所示，去除至少部分第一栅极介电层311＇和至少部分第二栅极介电层312＇。
示例性的，如图11C所示，去除部分第一栅极介电层311＇和全部的第二栅极介电层312＇，还保留有部分第一栅极介电层311＇。这时，剩余的第一栅极介电层311＇作为半导体结构的栅极侧墙310。
或者，如图11D所示，示例性的，去除全部的第一栅极介电层311＇和部分第二栅极介电层312＇，还保留有部分第二栅极介电层312＇。这时，剩余的第二栅极介电层312＇作为半导体结构的栅极侧墙310。
或者，如图11E所示，示例性的，去除全部的第一栅极介电层311＇和第二栅极介电层 312＇。也就是说，去除全部的栅极介电层310＇。这时，半导体结构中不存在栅极侧墙310。
在另一些实施例中，如图11F所示，仅去除至少部分第二栅极介电层312＇，保留第一栅极介电层311＇。
示例性的，如图11F所示，去除部分第二栅极介电层312＇，还保留有部分第二栅极介电层312＇。这时，剩余的第二栅极介电层312＇和第一栅极介电层311＇作为半导体结构的栅极侧墙310。
或者，如图11G所示，示例性的，去除全部的第二栅极介电层312＇。这时，第一栅极介电层311＇作为半导体结构的栅极侧墙310。
这样一来，使第一介电层410与栅极210的侧面之间具有空隙313。在去除第二栅极介电层312＇时，第一栅极介电层311＇能够有效保护到栅极210，避免栅极210的刻蚀工艺时被破坏。
本申请实施例对去除栅极介电层310＇的程度不做限定，根据实际需要合理设置，只需保证第一介电层410与栅极210的至少一个侧面之间具有空隙313即可。
本申请实施例中，使第一介电层410与栅极210的至少一个侧面之间具有空隙313。这样一来，空气的介电常数为1，第一介电层410与栅极210之间具有空隙313，能够有效降低第一介电层410与栅极210之间结构(即栅极侧墙310)的介电常数。
其中，空隙313内可以填充有空气或者惰性气体，本申请实施例对此不做限定。
在一些实施例中，如图11H所示，在形成空隙313之后，半导体结构的制备方法还包括：形成第二保护层512。
示例性的，如图11H所示，在形成空隙313之后，首先对栅极210远离衬底110的表面进行研磨处理，露出层间介电层420。也就是说，先去除第一保护层511，露出层间介电层420，以使层间介电层420的表面与栅极210的表面平齐，然后再形成第二保护层512。
这时，第二保护层512作为保护层510。
第二保护层512的材料和第一保护层511的材料可以相同，也可以不同。本申请实施例对此不做限定。
其中，第二保护层512覆盖栅极210远离衬底110的表面，第二保护层512还延伸至空隙313的上方。
此处释明的是，空隙313的存在使得在形成第二保护层512时，会有部分第二保护层512 的材料下沉。由于空隙313的高深宽比，因此第二保护层512不会填充至空隙313内。
第二保护层512的厚度大于或者等于空隙313的尺寸。这样能够避免形成第二保护层512 时，将第二保护层512的材料填充至空隙313内。
形成第二保护层512有利于空隙313的形成，这样一来，能够使得在后续工艺中空隙313 不会被填充。
或者，示例性的，如图11I所示，在形成空隙313之后，直接在栅极210的表面形成第二保护层512，第二保护层还延伸至空隙313的上方。
这时，第一保护层511和第二保护层512构成保护层510。保护层510在第一介电层410 处呈台阶状。
此处释明的是，由于层间介电层420表面的保护层510包括步骤S6形成的第一保护层 511和步骤S7形成的第二保护层512，因此层间介电层420上的保护层510厚度较厚。
S8、形成源极接触部和漏极接触部。
示例性的，步骤S8包括：
S81、如图12A所示，形成第二介电膜610＇。
第二介电膜610＇覆盖保护层510远离衬底110的表面。此处释明的是，在另一些实施例中，在步骤S7中没有形成第二保护层512，那么第二介电层610覆盖栅极210、栅极侧墙310以及第一保护层511的表面。
第二介电膜610＇的材料例如可以包括氧化硅。或者，第二介电层610的材料还可以包括磷硅玻璃(boro phospho silicate glass，BPSG)。
第二介电膜610＇的作用是用于隔离半导体结构的第一层金属与衬底110。
示例性的，第二介电膜610＇可以为一层或者多层。
本申请实施例中，第二介电膜610＇和层间介电膜420＇的材料可以相同，也可以不同。
S82、如图12B所示，形成接触孔640。
接触孔640贯穿第二介电膜610＇、保护层510、层间介电层420以及第一介电层410，且露出源极220或者漏极230的表面。
S83、如图12C所示，在接触孔640内形成源极接触部620或者漏极接触部630。
源极接触部620从第二介电膜610＇的表面贯穿至第一介电层410，与源极220接触。漏极接触部630从第二介电膜610＇的表面贯穿至第一介电层410，与漏极230接触。
源极接触部620和漏极接触部630的材料例如可以包括金属钨(W)或者金属钴(Co)。
关于形成源极接触部620和漏极接触部630的方法，示例性的，如图12C所示，在接触孔640内以及第二介电膜610＇的表面形成一定厚度的接触部材料(例如：W)。然后对接触部材料的表面进行研磨处理，露出第二介电膜610＇，形成第二介电层610、源极接触部620以及漏极接触部630。
此外，上述S1-S8的步骤，可以根据需要去除其中的某些步骤，并不限定为每个步骤都必须包含。也可以根据需要增加某些步骤，不限定为仅包含上述步骤。
本申请实施例提供的半导体结构的制备方法，在衬底110上形成栅极210、源极220、漏极230以及设置在栅极210侧面的栅极介电层310＇。然后形成第一介电层410和层间介电层 420，第一介电层覆盖栅极210的侧面以及源极220和漏极230顶面，层间介电层420设置在第一介电层410远离源极220和漏极230一侧。然后去除至少部分栅极介电层310＇，以使第一介电层410与栅极210的至少一个侧面之间形成空隙313。最后形成贯穿层间介电层420 和第一介电层410、且与源极220接触的源极接触部620，以及贯穿层间介电层420和第一介电层410、且与漏极230接触的漏极接触部630。本申请实施例中第一介电层410与栅极210 之间形成有空隙313，可以使源极接触部620或者漏极接触部630与栅极210之间也形成有空隙313。相比于其他填充材料，空隙313的介电常数较低，也就是说在源极接触部620或者漏极接触部630与栅极210之间存在较低的介电常数材料，因此，降低了源极接触部620和漏极接触部630与栅极210之间材料的介电常数，进而降低了源极接触部620和漏极接触部630与栅极210之间产生的寄生电容，降低了由于寄生电容造成的阻容延迟，从而提高半导体结构的性能。
下面对本申请实施例提供的半导体结构进行说明的，半导体结构可以采用上述半导体结构的制备方法得到。
如图13A和图13B所示，半导体结构包括：衬底110、栅极210、源极220、漏极230、第一介电层410、层间介电层420、源极接触部620以及漏极接触部630。
其中，栅极210、源极220以及漏极230设置在衬底110上，且源极220和漏极230位于栅极210相对的两侧。
衬底110的材料包括半导体。例如，可以为硅、锗、硅锗(SiGe)中任意一种或者几种的组合。
如图13B所示，源极接触部620设置在源极220远离衬底110一侧，且与源极220接触。
漏极接触部630设置在漏极230远离衬底110一侧，且与漏极230接触。
源极接触部620和漏极接触部630的材料例如可以包括金属钨或者金属钴。
本申请实施例中，如图13B所示，第一介电层410设置在栅极210的侧面，且延伸至源极220和漏极230的顶面。
第一介电层410设置在源极接触部620或者漏极接触部630的外围。也就是说，源极接触部620穿过第一介电层410与源极220接触，漏极接触部630穿过第一介电层410与漏极230接触。
第一介电层410的材料例如可以包括氮化硅。
第一介电层410作为接触窗刻蚀阻挡层，用于保护衬底110的有源区，并与层间介电层 420进行隔离。
如图13A所示，第一介电层410与栅极210的至少一个侧面之间具有空隙313。其中，空隙313位于衬底110上。
第一介电层410与栅极210之间具有空隙313，也就是说，如图13A所示，第一介电层410与栅极210靠近源极接触部620或者漏极接触部630的侧面之间具有空隙313。可以理解的是，源极接触部620或者漏极接触部630与栅极210之间具有空隙313。
示例性的，空隙313内填充有空气或者惰性气体。空气或者惰性气体的介电常数较低，在1左右，这样一来，可以使得源极接触部620或者漏极接触部630与栅极210之间材料的介电常数降低，进而降低源极接触部620或者漏极接触部630与栅极210之间的寄生电容，进而提高半导体结构的性能。
在一些实施例中，如图13B所示，第一介电层410与栅极210的侧面之间均具有空隙313。
在另一些实施例中，第一介电层410与栅极210的一个侧面之间具有空隙313。
示例性的，栅极210靠近源极220的侧面，与第一介电层410之间具有空隙313。栅极210靠近漏极230的侧面，与第一介电层410之间没有空隙313。
或者，示例性的，栅极210靠近漏极230的侧面，与第一介电层410之间具有空隙313。栅极210靠近源极220的侧面，与第一介电层410之间没有空隙313。
在一些实施例中，如图13B所示，半导体结构还包括保护层510。保护层510覆盖栅极 210上。也就是说，保护层覆盖栅极210远离衬底110的表面。保护层510还延伸至空隙313的上方。
这样一来，保护层510用于实现栅极210的隔离，同时，保护层510覆盖于空隙313的上方，便于空隙313的形成，避免其他结构的材料填充至空隙313内。
保护层510的材料例如可以包括氮化硅。
保护层510还延伸至层间介电层420上。也就是说，保护层510设置在层间介电层420 远离源极220和漏极230的表面。
示例性的，如图13B所示，保护层510在第一介电层410处呈台阶状。
或者，示例性的，保护层510的表面平齐。
保护层510的厚度大于或者等于空隙313的尺寸，这样能够避免保护层510的材料填充至空隙313内。
保护层510设置在源极接触部620或者漏极接触部630的外围。也就是说，源极接触部 620穿过保护层510、层间介电层420以及第一介电层410与源极220接触，漏极接触部630穿过保护层510、层间介电层420以及第一介电层410与漏极230接触。
示例性的，半导体结构还包括轻掺杂漏(图中未示出)，轻掺杂漏设置在衬底110上，且位于栅极210相对的两侧。其中，源极220和漏极230位于轻掺杂漏中。
在一些实施例中，如图14所示，在栅极210沿第一方向X的相对两侧还设置有栅极侧墙310。
栅极侧墙310的材料可以包括Si、C、N、O等元素组成的二元或多元化合物。
示例性的，栅极侧墙310的材料包括低介电常数材料，例如：碳氧化硅或者碳氮氧化硅 (介电常数在4.5～6范围内)。这样一来，可以有效降低源极接触部620或漏极接触部630与栅极210之间的寄生电容，进而提高半导体结构的性能。
可以理解的是，栅极侧墙310材料还可能会含有H、F、Cl等元素中的一种或多种。
其中，栅极侧墙310还用于限定轻掺杂漏的位置。
示例性的，如图14所示，栅极侧墙310与栅极210的侧面接触。也就是说，空隙313位于栅极侧墙310和第一介电层410之间。栅极侧墙310还用于保护栅极210。
或者，示例性的，如图15所示，空隙313还可以位于栅极侧墙310与栅极210之间。
其中，栅极侧墙310可以为一层，也可以为多层。
在一些实施例中，栅极侧墙310为一层。
示例性的，如图14和图15所示，空隙313的高度可以与栅极侧墙310的高度相同。也就是说，空隙313的高度与栅极210的高度相同。
或者，如图16所示，空隙313的高度小于栅极侧墙310的高度。也就是说，空隙313的高度小于栅极210的高度。
在另一些实施例中，如图17A所示，栅极侧墙310为多层。栅极侧墙310包括第一栅极侧墙311和第二栅极侧墙312。第一栅极侧墙311靠近栅极210设置。第二栅极侧墙312远离栅极210设置。
本申请实施例以栅极侧墙310为两层为例进行示意，需要知道的是，本申请实施例提供的半导体结构的栅极侧墙310还可以为三层或者四层，本申请实施例对此不做限定。
示例性的，如图17A所示，空隙313位于第一栅极侧墙311与第二栅极侧墙312之间。这样一来，第一栅极侧墙311用于保护栅极210，第二栅极侧墙312用于将第一介电层410 与栅极侧墙310隔离。
或者，示例性的，空隙313位于第一栅极侧墙311与栅极210之间。
或者，示例性的，空隙313位于第二栅极侧墙312与第一介电层410之间。
这种情况下，空隙313的高度与第一栅极侧墙311和第二栅极侧墙312的高度相同。
或者，示例性的，如图17B所示，第二栅极侧墙312的高度小于第一栅极侧墙311的高度。空隙313位于第二栅极侧墙312上，且位于第一栅极侧墙311与第一介电层410之间。
这种情况下，空隙313的高度小于栅极210的高度。
或者，示例性的，如图17C所示，第一栅极侧墙311的高度小于第二栅极侧墙312的高度。空隙313位于第一栅极侧墙311上，且位于第二栅极侧墙312与栅极210之间。
这种情况下，空隙313的高度小于栅极210的高度。
或者，示例性的，如图17D所示，第一栅极侧墙311的高度与第二栅极侧墙312的高度均小于栅极210的高度。空隙313位于第一栅极侧墙311和第二栅极侧墙312上，且位于第一介电层410和栅极210之间。
这种情况下，空隙313的高度小于栅极210的高度。
关于层间介电层420，如图17D所示，层间介电层420设置在第一介电层上。也就是说，层间介电层420设置在第一介电层410远离源极220和漏极230一侧
其中，层间介电层420设置在源极接触部620或者漏极接触部630的外围。也就是说，源极接触部620穿过层间介电层420和第一介电层410与源极220接触，漏极接触部630穿过层间介电层420和第一介电层410与漏极230接触。
示例性的，如图17D所示，层间介电层420远离衬底110的表面低于第一介电层410远离衬底110的表面。
层间介电层420的材料例如可以包括氧化硅。
层间介电层420用于隔离半导体结构中的第一层金属与衬底110。
其中，层间介电层420可以为一层或者多层。
在一些实施例中，如图17D所示，半导体结构还包括第二介电层610。
第二介电层610覆盖栅极210和层间介电层420的表面，且位于源极接触部620和漏极接触部630的外围。也就是说，源极接触部620贯穿第二介电层610、保护层510、层间介电层420以及第一介电层410与源极220接触，漏极接触部630贯穿第二介电层610、保护层510、层间介电层420以及第一介电层410与漏极230接触。
第二介电层610的材料例如可以包括氧化硅。或者，第二介电层610的材料还可以包括磷硅玻璃(boro phospho silicate glass，BPSG)。
第二介电层610的作用是用于隔离半导体结构中的第一层金属与衬底110。
示例性的，第二介电层610可以为一层或者多层。
本申请实施例中，第二介电层610和层间介电层420的材料可以相同，也可以不同。
本申请实施例提供的半导体结构还适用于多种沟道类型的晶体管结构。
示例性的，半导体结构适用于窄沟道类型的晶体管。
或者，示例性的，如图18所示。半导体结构适用于较宽沟道类型的晶体管。
本申请实施例提供的半导体结构包括设置在衬底110上的栅极210、源极220、漏极230、位于栅极210侧面的第一介电层410以及层间介电层420。其中，第一介电层410还延伸至源极220和漏极230的顶面，且第一介电层410和栅极210的至少一个侧面之间具有空隙313。层间介电层420设置在第一介电层410远离源极220和漏极230一侧。半导体结构还包括贯穿层间介电层420和第一介电层410、且与源极220接触的源极接触部620，以及贯穿层间介电层420和第一介电层410、且与漏极230接触的漏极接触部630。本申请实施例提供的半导体结构，第一介电层410与栅极210之间具有空隙313，可以使源极接触部620或者漏极接触部630与栅极210之间也具有空隙313。相比于其他填充材料，空隙313的介电常数较低，也就是说在源极接触部620或者漏极接触部630与栅极210之间存在较低的介电常数材料，因此，降低了源极接触部620和漏极接触部630与栅极210之间材料的介电常数，进而降低了源极接触部620和漏极接触部630与栅极210之间产生的寄生电容，降低了由于寄生电容造成的阻容延迟，从而提高半导体结构的性能。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
衬底；
栅极，位于所述衬底上；
源极和漏极，设置在所述衬底上，且位于所述栅极相对的两侧；
第一介电层，设置在所述栅极的侧面，且延伸至所述源极和所述漏极的顶面；所述第一介电层与所述栅极的至少一个侧面之间具有空隙；
层间介电层，设置在所述第一介电层远离所述源极和所述漏极一侧；
源极接触部，设置在所述源极远离所述衬底一侧，穿过所述层间介电层和所述第一介电层与所述源极接触；
漏极接触部，设置在所述漏极远离所述衬底一侧，穿过所述层间介电层和所述第一介电层与所述漏极接触。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括保护层；所述保护层覆盖在所述空隙的上方。
3.根据权利要求2所述的半导体结构，其特征在于，所述保护层还延伸至所述层间介电层上；所述保护层设置在所述层间介电层远离所述源极和所述漏极的表面，且位于所述源极接触部和所述漏极接触部的外围。
4.根据权利要求2或3所述的半导体结构，其特征在于，所述保护层的厚度大于或者等于所述空隙的尺寸。
5.根据权利要求1-4任一项所述的半导体结构，其特征在于，
所述栅极靠近所述源极接触部一侧设置有所述空隙；
和/或，
所述栅极靠近所述漏极接触部一侧设置有所述空隙。
6.根据权利要求1-5任一项所述的半导体结构，其特征在于，所述空隙位于所述衬底的上方。
7.根据权利要求1-6任一项所述的半导体结构，其特征在于，所述空隙的高度小于或者等于所述栅极的高度。
8.根据权利要求1-7任一项所述的半导体结构，其特征在于，所述半导体结构还包括栅极侧墙，所述栅极侧墙包裹在所述栅极的侧面；所述空隙位于所述栅极侧墙远离所述栅极一侧。
9.根据权利要求1-8任一项所述的半导体结构，其特征在于，所述半导体结构还包括第二介电层，所述第二介电层覆盖所述栅极和所述层间介电层的表面，且位于所述源极接触部和所述漏极接触部的外围。
10.根据权利要求1-9任一项所述的半导体结构，其特征在于，所述空隙内填充有空气或者惰性气体。
11.根据权利要求1-10任一项所述的半导体结构，其特征在于，所述第一介电层的材料与所述层间介电层的材料具有不同的刻蚀选择比。
12.根据权利要求1-11任一项所述的半导体结构，其特征在于，所述第一介电层的材料包括氮化硅。
13.根据权利要求1-12任一项所述的半导体结构，其特征在于，所述层间介电层的材料包括氧化硅。
14.一种半导体结构的制备方法，其特征在于，包括：
形成位于衬底上的栅极和栅极介电层；所述栅极介电层设置在所述栅极的侧面；
形成位于所述衬底上的源极和漏极，所述源极和所述漏极位于所述栅极相对的两侧；
形成第一介电层，所述第一介电层覆盖所述栅极的侧面以及所述源极和所述漏极的顶面；
形成层间介电层，所述层间介电层设置在所述第一介电层远离所述源极和所述漏极一侧；
去除至少部分所述栅极介电层，以使所述第一介电层与所述栅极的至少一个侧面之间具有空隙；
形成源极接触部和漏极接触部；所述源极接触部贯穿所述层间介电层和所述第一介电层与所述源极接触；所述漏极接触部贯穿所述层间介电层和所述第一介电层与所述漏极接触。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，形成栅极介电层，包括：利用原子层沉积工艺形成所述栅极介电层。
16.根据权利要求14或15所述的半导体结构的制备方法，其特征在于，去除至少部分所述栅极介电层之前，所述制备方法还包括：
形成第一保护膜，所述第一保护膜覆盖所述栅极、所述栅极介电层以及所述层间介电层的表面；
去除所述栅极和所述栅极介电层上的所述第一保护膜，形成第一保护层；所述第一保护层覆盖所述层间介电层远离所述源极和所述漏极的表面。
17.根据权利要求14-16任一项所述的半导体结构的制备方法，其特征在于，去除部分所述栅极介电层之后，所述制备方法还包括：
形成第二保护层，所述第二保护层覆盖所述栅极远离所述衬底的表面，所述第二保护层还延伸至所述空隙的上方；
所述第一保护层和所述第二保护层构成保护层。
18.根据权利要求14-17任一项所述的半导体结构的制备方法，其特征在于，形成源极接触部和漏极接触部之前，所述制备方法还包括：
形成第二介电层，所述第二介电层覆盖所述栅极、剩余所述栅极介电层以及所述层间介电层的表面；
形成源极接触部和漏极接触部，包括：
所述源极接触部从所述第二介电层的表面贯穿至所述第一介电层，与所述源极接触；所述漏极接触部从所述第二介电层的表面贯穿至所述第一介电层，与所述漏极接触。
19.一种电子设备，其特征在于，包括集成电路和印刷线路板，所述集成电路与所述印刷线路板电连接；所述集成电路包括权利要求1-13任一项所述的半导体结构。
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