CN117826525A - 掩膜版及其布局方法、芯片的排版图形 - Google Patents

Abstract

本公开是关于半导体技术领域，涉及一种掩膜版及其布局方法、芯片的排版图形。本公开的掩膜版包括：芯片图形区，芯片图形区包括多个沿第一方向间隔分布芯片图形组，芯片图形组包括多个沿第二方向间隔分布的芯片图形，第一方向与第二方向相交；每个芯片图形的外周均设有切割区域，切割区域内形成有标记图形；切割区域和与其相邻的芯片图形之间为测试图形区域，测试图形区域内形成有测试图形；测试图形区域中沿第二方向延伸的部分的宽度小于其沿第一方向延伸的部分的宽度，或者，测试图形区域中沿第一方向延伸的部分的宽度小于其沿第二方向延伸的部分的宽度。本公开的掩膜版可提高掩膜版的利用率，减少曝光次数，降低制造成本，提升产能。

Description

掩膜版及其布局方法、芯片的排版图形

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种掩膜版及其布局方法、芯片的排版图形。

背景技术

在半导体制造的过程中，光刻工艺是最重要的图形转移工艺，其中，掩膜版(mask)是实现光刻工艺的重要工具，可以用于制作半导体芯片的电路版图。

掩膜版主要包括芯片图形区，该芯片图形区主要包括芯片图形及分布在各芯片图形外周的切割道，然而，现有切割道较宽，占用空间较大，使得掩膜版中能够容纳的芯片图形的数量较少，掩膜版的空间利用率较低。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，本公开提供一种掩膜版及其布局方法、芯片的排版图形，可提高掩膜版的利用率，减少曝光次数，降低制造成本，提升产能。

根据本公开的一个方面，提供一种掩膜版，包括：芯片图形区，所述芯片图形区包括多个沿第一方向间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向间隔分布的芯片图形，所述第一方向与所述第二方向相交；

每个所述芯片图形的外周均设有切割区域，所述切割区域内形成有标记图形；所述切割区域和与其相邻的所述芯片图形之间为测试图形区域，所述测试图形区域内形成有测试图形；所述测试图形区域中沿所述第二方向延伸的部分的宽度小于其沿所述第一方向延伸的部分的宽度，或者，所述测试图形区域中沿所述第一方向延伸的部分的宽度小于其沿所述第二方向延伸的部分的宽度。

在本公开的一种示例性实施例中，所述切割区域呈环形围绕所述芯片图形一周。

在本公开的一种示例性实施例中，相邻的两个所述芯片图形共用位于两个所述芯片图形之间的所述切割区域。

在本公开的一种示例性实施例中，所述标记图形的形状与所述切割区域的形状相同，所述标记图形铺满所述切割区域。

在本公开的一种示例性实施例中，所述标记图形的数量为多个，各所述标记图形中至少部分所述标记图形在所述切割区域内间隔分布。

在本公开的一种示例性实施例中，所述切割区域为矩形区域，位于不同芯片图形外周的所述矩形区域的尺寸相等，且位于所述芯片图形区的边缘区域的各所述切割区域相互连接，以构成边缘切割区。

在本公开的一种示例性实施例中，所述标记图形的数量为四个，四个所述标记图形一一对应的分布于所述芯片图形的四周。

在本公开的一种示例性实施例中，所述掩膜版还包括遮光区，所述遮光区呈环形围绕所述芯片图形区一周。

在本公开的一种示例性实施例中，所述遮光区设于所述边缘切割区内，且位于所述标记图形远离所述测试图形的一侧。

根据本公开的一个方面，提供一种掩膜版的布局方法，包括：

提供掩膜版，所述掩膜版包括芯片图形区，所述芯片图形区包括多个沿第一方向间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向间隔分布的芯片图形，所述第一方向与所述第二方向相交；每个所述芯片图形的外周均设有切割区域，所述切割区域和与其相邻的所述芯片图形之间为测试图形区域，所述测试图形区域中沿所述第二方向延伸的部分的宽度小于其沿所述第一方向延伸的部分的宽度，或者，所述测试图形区域中沿所述第一方向延伸的部分的宽度小于其沿所述第二方向延伸的部分的宽度；

在所述切割区域内形成标记图形；

在所述测试图形区域内形成测试图形。

在本公开的一种示例性实施例中，所述切割区域呈环形围绕所述芯片图形一周。

在本公开的一种示例性实施例中，相邻的两个所述芯片图形共用位于两个所述芯片图形之间的所述切割区域。

在本公开的一种示例性实施例中，所述标记图形的形状与所述切割区域的形状相同，所述标记图形铺满所述切割区域。

在本公开的一种示例性实施例中，所述标记图形的数量为多个，各所述标记图形中至少部分所述标记图形在所述切割区域内间隔分布。

在本公开的一种示例性实施例中，所述切割区域为矩形区域，位于不同芯片图形外周的所述矩形区域的尺寸相等，且位于所述芯片图形区的边缘区域的各所述切割区域相互连接，以构成边缘切割区。

在本公开的一种示例性实施例中，所述标记图形的数量为四个，四个所述标记图形一一对应的分布于所述芯片图形的四周。

在本公开的一种示例性实施例中，所述掩膜版还包括遮光区，所述遮光区呈环形围绕所述芯片图形区一周。

在本公开的一种示例性实施例中，所述遮光区设于所述边缘切割区内，且位于所述标记图形远离所述测试图形的一侧。

根据本公开的一个方面，提供一种芯片的排版图形，包括：多个沿第一方向间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向间隔分布的芯片图形，所述第一方向与所述第二方向相交；每个所述芯片图形的外周均设有标记图形，所述标记图形和与其相邻的所述芯片图形之间设有测试图形，所述测试图形沿所述第二方向延伸的部分的宽度小于其沿所述第一方向延伸的部分的宽度，或者，所述测试图形沿所述第一方向延伸的部分的宽度小于其沿所述第二方向延伸的部分的宽度。

本公开的掩膜版及其布局方法、芯片的排版图形，由于在第一方向上，测试图形区域的宽度小于第二方向上的测试图形区域的宽度，可缩小芯片图形区中位于第一方向上的相邻两个芯片图形之间的间距，使得在第一方向上节省出更多的空间，进而可在第一方向上增设一组芯片图形组；或者，在第二方向上，测试图形区域的宽度小于第一方向上的测试图形区域的宽度，可缩小芯片图形区中位于第二方向上的相邻两个芯片图形之间的间距，使得在第二方向上节省出更多的空间，进而可在第二方向上增设一组芯片图形组，可提高掩膜版的利用率。即，本公开的掩膜版相比于原有掩膜版而言，在采用掩膜版进行曝光的过程中每次可多曝光一组芯片图形，在采用本公开的掩膜版对包含更多数量的芯片的一整片晶圆进行曝光时，由于每一个掩膜版每次可多曝光一些芯片组，在需要曝光的芯片组总数不变的情况下，可减少掩膜版的使用数量，减少曝光次数，降低制造成本，提升产能。此外，切割区域中的标记图形可作为对位标记，以避免在使用掩膜版的过程中出现偏移，避免因掩膜版偏移而产生结构误差，有助于提高产品良率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中掩膜版的示意图；

图2为本公开一实施方式中掩膜版的示意图；

图3为图2中A区域的放大示意图；

图4本公开一实施方式中掩膜版的示意图；

图5为本公开实施方式中掩膜版布局方法的流程图；

图6为本公开实施方式中芯片的排版图形示意图；

图7为图6中B区域的放大示意图。

附图标记说明：

100、芯片图形；200、标记图形；300、测试图形；400、遮光区；1、芯片图形；2、切割区域；21、第一类标记图形；22、第二类标记图形；3、测试图形区域；4、遮光区；500、芯片的排版图形；501、芯片图形组。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。

掩膜版是半导体光刻工艺中的重要工具之一，可采用掩膜版对芯片图形进行排版，例如，可将掩膜版中的掩膜图形转移至晶圆内，进而形成芯片排版图形。在一些制程中，如图1所示，掩膜版主要包括芯片图形区和位于芯片图形区外周的遮光区，其中，芯片图形区包括多个芯片图形100，相邻的芯片图形100之间设有切割道，切割道内通常设置有标记图形200和测试图形300，然而，随着半导体技术的发展，切割道内需要放置的测试图形300的数量越来越多，使得切割道的宽度日益增加，切割道占据的空间越来越大，进而使得掩膜版中用于设置芯片图形100的空间减小，掩膜版中的芯片图形100的数量较少，掩膜版的空间利用率较低，在需要曝光的芯片图形100的总数不变的情况下，需要的掩膜版的数量较多，曝光次数也一并增多，制造成本较高；同时，遮光区400也通常设置于切割道内，由于测试图形300和标记图形的设置已经占用了较大空间，再加上遮光区的设置使得边缘区域的切割道的宽度更大，进一步缩减了用于设置芯片图形100的空间，掩膜版的空间利用率较低。

基于此，本公开实施方式提供了一种掩膜版，图2示出了本公开的掩膜版的示意图，如图2所示，本公开的掩膜版可包括芯片图形区，芯片图形区可包括多个沿第一方向a间隔分布芯片图形组，芯片图形组可包括多个沿第二方向b间隔分布的芯片图形1，第一方向a与第二方向b相交；

每个芯片图形1的外周均可设有切割区域2，切割区域2内可形成有标记图形；切割区域2和与其相邻的芯片图形1之间可为测试图形区域3，测试图形区域3内可形成有测试图形；在第一方向a上，测试图形区域3的宽度可小于第二方向b上的测试图形区域3的宽度，或者，在第二方向b上，测试图形区域3的宽度可小于第一方向a上的测试图形区域3的宽度。

本公开的掩膜版，由于在第一方向a上，测试图形区域3的宽度小于第二方向b上的测试图形区域3的宽度，可缩小芯片图形区中位于第一方向a上的相邻两个芯片图形1之间的间距，使得在第一方向a上节省出更多的空间，进而可在第一方向a上增设一组芯片图形组；或者，在第二方向b上，测试图形区域3的宽度小于第一方向a上的测试图形区域3的宽度，可缩小芯片图形区中位于第二方向b上的相邻两个芯片图形1之间的间距，使得在第二方向b上节省出更多的空间，进而可在第二方向b上增设一组芯片图形组，可提高掩膜版的利用率。即，本公开的掩膜版相比于原有掩膜版而言，在采用掩膜版进行曝光的过程中每次可多曝光一组芯片图形1，在采用本公开的掩膜版对包含更多数量的芯片的一整片晶圆进行曝光时，由于每一个掩膜版每次可多曝光一些芯片组，在需要曝光的芯片组总数不变的情况下，可减少掩膜版的使用数量，减少曝光次数，降低制造成本，提升产能。此外，切割区域2中的标记图形可作为对位标记，以避免在使用掩膜版的过程中出现偏移，避免因掩膜版偏移而产生结构误差，有助于提高产品良率。

下面对本公开的掩膜版的具体细节进行详细说明：

芯片图形区可为人为设定的掩膜图案区域，其可为矩形区域、圆形区域、椭圆形区域或不规则图形区域，在此不做特殊限定。

芯片图形区可包括多个呈阵列分布的芯片图形1，芯片图形1可与晶圆中最终需要形成的芯片单元的形状相匹配，举例而言，芯片图形1可与晶圆中最终需要形成的芯片单元的形状相同，例如，当晶圆中最终需要形成的芯片单元的形状为矩形时，芯片图形1的形状也可为矩形；当晶圆中最终需要形成的芯片单元的形状为圆形时，芯片图形1的形状也可为圆形；当晶圆中最终需要形成的芯片单元的形状为椭圆形时，芯片图形1的形状也可为椭圆形；当晶圆中最终需要形成的芯片单元的形状为多边形时，芯片图形1的形状也可为多边形，当然，当晶圆中最终需要形成的芯片单元的形状为其它形状时，芯片图形1的形状也可为与其形状相匹配的其它形状，在此不再一一列举。

在本公开的一种示例性实施方式中，芯片图形1的尺寸可与晶圆中最终需要形成的芯片单元的尺寸相匹配，例如，芯片图形1的尺寸可与晶圆中最终需要形成的芯片单元的尺寸相同。

在本公开的一些实施方式中，芯片图形区可包括多个芯片图形组，各芯片图形组可沿第一方向a间隔分布，每个芯片图形组均可包括多个芯片图形1，各芯片图形1可沿第二方向b间隔分布。

需要说明的是，第一方向a可以是掩膜版延伸方向中的任一方向，第一方向a可与第二方向b相交，例如，第一方向a与第二方向b可相互垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向a和第二方向b的夹角有一定的偏差，只要第一方向a和第二方向b的角度偏差在预设范围内，均可认为第一方向a与第二方向b垂直。举例而言，预设范围可为10°，即：第一方向a和第二方向b的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向a和第二方向b垂直。

在本公开的一些实施方式中，每个芯片图形1的外周均可设有切割区域2，切割区域2可呈环形，该环形可围绕芯片图形1一周。在本公开的一些实施方式中，切割区域2可为矩形区域，举例而言，切割区域2可为矩形环状区域，位于不同的芯片图形1外周的矩形区域的尺寸可相等。例如，不同的芯片图形1的外周的切割区域2均可为长方形环状区域，位于不同的芯片图形1外周的长方形环状区域的长边均可相等，与此同时，位于不同的芯片图形1外周的长方形环状区域的短边也可均相等。

在本公开的一些实施方式中，由于切割区域2内无需放置测试图形，可在一定程度上减小切割区域2的宽度。在一实施方式中，环形切割区域2中内环和外环之间的间距处处相等，举例而言，环形切割区域2中内环和外环之间的间距可为60um～90um，例如，环形切割区域2中内环和外环之间的间距可为60um、70um、80um或90um，当然，环形切割区域2中内环和外环之间的间距也可为其他，在此不再一一列举。

在本公开的一些实施方式中，长方形环状区域的短边均可沿第一方向a延伸，同时，长方形环状区域的长边均可沿第二方向b延伸；或者，长方形环状区域的短边均可沿在第二方向b延伸，同时，长方形环状区域的长边均可沿在第一方向a延伸，在此不对长方形环状区域的长边和短边的延伸方向做特殊限定。

在本公开的一种示例性实施方式中，相邻的两个芯片图形1可共用位于两个芯片图形1之间的切割区域2，可减小相邻两个芯片图形1之间的间距，有助于节省掩膜版的空间，提升掩膜版的空间利用率。例如，当长方形环状区域的短边均沿在第一方向a延伸，同时，长方形环状区域的长边均沿在第二方向b延伸时，在第一方向a上，相邻的两个芯片图形1可共用长方形环状区域的长边，在第二方向b上，相邻的两个芯片图形1可共用长方形环状区域的短边；又如，当长方形环状区域的短边均沿在第二方向b延伸，同时，长方形环状区域的长边均沿在第一方向a延伸时，在第一方向a上，相邻的两个芯片图形1可共用长方形环状区域的短边，在第二方向b上，相邻的两个芯片图形1可共用长方形环状区域的长边。

在本公开的一种示例性实施方式中，切割区域2内可形成有标记图形。标记图形可用于对位，其可作为对位标记，以避免在使用掩膜版的过程中出现偏移，避免因掩膜版偏移而产生结构误差，有助于提高产品良率。

标记图形可呈矩形、圆形、多边形或不规则图形，在此不做特殊限定。在本公开的一些实施方式中，如图2及图3所示，标记图形的形状可与切割区域2的形状相同，其各区域的尺寸可与切割区域2的尺寸相匹配，即，标记图形可为一整个连续的图形，该图形可铺满切割区域2。举例而言，当切割区域2的形状为矩形环状区域时，标记图形也可呈矩形环状，且其内环与外环之间的间距与切割区域2的宽度相等。

在本公开的另一些实施方式中，如图4所示，标记图形的数量可为多个，不同的标记图形的形状可以相同，也可以不同，在此不做特殊限定。以各标记图形不完全相同为例，多个标记图形中，一些标记图形可为矩形，一些标记图形可为圆形，一些标记图形可为“L型”，一些标记图形可为“T”型，当然，标记图形还可为其他图形，在此不再一一列举。当然，多个标记图形还可均为矩形；或者，各标记图形还可均为圆形；又或者，各标记图形还可均为不规则图形，在此不对各标记图形的形状做特殊限定。

在本公开的一些实施方式中，继续参见图4所示，多个标记图形中至少部分标记图形在切割区域2内可间隔分布。举例而言，多个标记图形中至少部分标记图形可沿切割区域2的延伸方向间隔分布。优选的，各标记图形均可间隔分布，且各标记图形可均匀分布于切割区域2内。

举例而言，标记图形的数量可为四个，四个标记图形均可一一对应的分布于芯片图形1的四周。举例而言，当切割区域2的形状为矩形环状区域时，标记图形可呈“L”型，四个“L”型的标记图形可分别设置于矩形环状切割区域2的四个拐角处。具体而言，“L”型的长边的延伸方向可与矩形环状区域的长边的延伸方向保持一致，同时，“L”型的短边的延伸方向可与矩形环状区域的短边的延伸方向保持一致；或者，“L”型的长边的延伸方向可与矩形环状区域的短边的延伸方向保持一致，同时，“L”型的短边的延伸方向可与矩形环状区域的长边的延伸方向保持一致。

在本公开的一些实施方式中，继续参见图4所示，可将位于切割区域2内的标记图形即为第一类标记图形21，第一类标记图形21可用于对掩膜版进行初步对位定位，在该实施方式中，测试图形区域3与芯片图形1之间也可设有标记图形，可将该标记图形即为第二类标记图形22、第二类标记图形22可用于对掩膜版进行精准定位，进而更好的避免掩膜版偏移。

在本公开的一些实施方式中，位于芯片图形区的边缘区域的各切割区域2可相互连接，进而构成边缘切割区，需要说明的是，边缘切割区可以是位于芯片图形区的边缘区域的各切割区域2中远离芯片图形区的中心一侧的边界围成的区域。边缘切割区域2可以是矩形、多边形或不规则图形，在此不做特殊限定。举例而言，当芯片图形区中的各切割区域2均为矩形环状区域时，芯片图形区的边缘区域的各切割区域2连接形成的边缘切割区可呈矩形环状区域，该矩形环状区域可将各芯片图形1包围在内。

在本公开的一种示例性实施方式中，本公开的掩膜版还可包括遮光区4，遮光区4可呈环形围绕芯片图形区一周。遮光区4可作为相邻的掩膜版的拼接区域，在采用掩膜版进行图案转移的过程中，可在遮光区4中设置遮光带，通过遮光带对拼接区域进行遮光，以避免最终形成的产品因重复曝光而产生结构缺陷。

在本公开的一些实施方式中，遮光区4可位于边缘切割区内，遮光区4与边缘切割区内的标记图形可并排分布，且其可位于标记图形远离测试图形的一侧。在需要使用多个掩膜版同时进行图形转移时，各掩膜版边缘的遮光区4可相互对接，进而在两个掩膜版之间形成一个完整的遮光区4。

在本公开实施方式中，由于增设了一组芯片图形1，提高了掩膜版的空间利用率，掩膜版边缘空余的位置减小，同时，由于掩膜版边缘切割区域2的宽度较小，可在一定程度上缩小遮光带的宽度，进一步节省掩膜版的空间。

在本公开的一种示例性实施方式中，如图2-图4所示，切割区域2和与其相邻的芯片图形1之间无接触，切割区域2和与其相邻的芯片图形1之间可为测试图形区域3，测试图形区域3可以是芯片图形1的外周与切割区域2的内环围成的区域。即，测试图形区域3为芯片图形1的外周与切割区域2的内环之间的区域，测试图形区域3可呈环形围绕在芯片图形1的外周，且测试图形区域3的内环可与芯片图形1邻接，其外环可与切割区域2的内环邻接。

举例而言，当芯片图形1为矩形，切割区域2为矩形环状区域时，测试图形区域3也可为矩形环状区域；当芯片图形1为圆形，切割区域2为圆形环状区域时，测试图形区域3也可为圆形环状区域；当然，当芯片图形1为其他形状，切割区域2也为其他形状的环状区域时，测试图形区域3也可为其他形状的环形区域，在此不对测试图形区域3的形状做特殊限定。

测试图形区域3内可形成有测试图形，测试图形可用于形成测试垫，进而通过测试垫收集芯片单元中的数据。测试图形可呈矩形、圆形、多边形或不规则图形，在此不做特殊限定。测试图形的数量可为多个，在本公开的一些实施方式中，可将各测试图形分成两个测试图形组，两个测试图形组可沿第二方向b间隔排布，每个测试图形组中可包括多个沿第一方向a分布的测试图形。在第二方向b上，两排测试图形组可分别位于芯片图形1的两侧。或者，可将各测试图形分成两个测试图形组，两个测试图形组可沿第一方向a间隔排布，每个测试图形组中可包括多个沿第二方向b分布的测试图形。在第一方向a上，两排测试图形组可分别位于芯片图形1的两侧。又或者，可将各测试图形分成四个测试图形组，其中，两个测试图形组可沿第二方向b间隔排布，每个测试图形组中可包括多个沿第一方向a分布的测试图形。在第二方向b上，两排测试图形组可分别位于芯片图形1的两侧；另外两个测试图形组可沿第一方向a间隔排布，每个测试图形组中可包括多个沿第二方向b分布的测试图形。在第一方向a上，两排测试图形组可分别位于芯片图形1的两侧。

在本公开的一种示例性实施方式中，以测试图形区域3为矩形环状区域为例，第一方向a可为测试图形的短边所在方向(即芯片的宽度方向)，第二方向b可为测试图形的长边所在方向(即芯片的长度方向)，可将测试图形尽可能多的设置于芯片图形1的宽度方向的两侧，有助于减少设置于芯片图形1的长度方向两侧的测试图形的数量，进而可压缩位于芯片图形1的长度方向两侧(即，第一方向a)的测试图形区域3的宽度，缩小芯片图形区中位于第一方向a上的相邻两个芯片图形1之间的间距，使得在第一方向a上节省出更多的空间，进而可在第一方向a上增设一组芯片图形组(例如，在一掩膜版中芯片图形组由原有的3列变成了4列)，可提高掩膜版的利用率，使得现有的掩膜版的利用率在原有掩膜版的基础上增加33％。相比于现有技术，采用本公开的掩膜版进行曝光，其曝光的次数可减少，在一些实施例中，可由原来的150减少至120，有助于降低生产成本及制程效率。

举例而言，测试图形区域3中沿第二方向b(即芯片的长度方向)延伸的部分的宽度可小于其沿第一方向a(即芯片的宽度方向)延伸的部分的宽度，可将测试图形尽可能多的设置于沿芯片图形1的宽度方向延伸的测试图形区域3内。

在本公开的另一种示例性实施方式中，以测试图形区域3为矩形环状区域为例，第一方向a可为测试图形的短边所在方向(即芯片的宽度方向)，第二方向b可为测试图形的长边所在方向(即芯片的长度方向)，可将测试图形尽可能多的设置于芯片图形1的长度方向的两侧，有助于减少设置于芯片图形1的宽度方向两侧的测试图形的数量，进而可压缩位于芯片图形1的宽度方向两侧(即，第二方向b)的测试图形区域3的宽度，缩小芯片图形区中位于第二方向b上的相邻两个芯片图形1之间的间距，使得在第二方向b上节省出更多的空间，进而可在第二方向b上增设一组芯片图形组(例如，在一掩膜版中芯片图形组由原有的3排变成了4排)，可提高掩膜版的利用率。

举例而言，测试图形区域3中沿第一方向a(即芯片的宽度方向)延伸的部分的宽度可小于其沿第二方向b(即芯片的长度方向)延伸的部分的宽度，可将测试图形尽可能多的设置于沿芯片图形1的长度方向延伸的测试图形区域3内。

本公开还提供了一种掩膜版的布局方法，该布局方法可用于布局上述任一实施方式中的掩膜版，图5示出了本公开的掩膜版的布局方法的流程图，参见图5所示，该布局方法包括步骤S110-步骤S130，其中：

步骤S110，提供掩膜版，所述掩膜版包括芯片图形区，所述芯片图形区包括多个沿第一方向a间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向b间隔分布的芯片图形1，所述第一方向a与所述第二方向b相交；每个所述芯片图形1的外周均设有切割区域2，所述切割区域2和与其相邻的所述芯片图形1之间为测试图形区域3，所述测试图形区域3中沿所述第二方向b延伸的部分的宽度小于其沿所述第一方向a延伸的部分的宽度，或者，所述测试图形区域3中沿所述第一方向a延伸的部分的宽度小于其沿所述第二方向b延伸的部分的宽度；

步骤S120，在所述切割区域2内形成标记图形；

步骤S130，在所述测试图形区域3内形成测试图形。

本公开的掩膜版的布局方法，由于在第一方向a上，测试图形区域3的宽度小于第二方向b上的测试图形区域3的宽度，可缩小芯片图形区中位于第一方向a上的相邻两个芯片图形1之间的间距，使得在第一方向a上节省出更多的空间，进而可在第一方向a上增设一组芯片图形组；或者，在第二方向b上，测试图形区域3的宽度小于第一方向a上的测试图形区域3的宽度，可缩小芯片图形区中位于第二方向b上的相邻两个芯片图形1之间的间距，使得在第二方向b上节省出更多的空间，进而可在第二方向b上增设一组芯片图形组，可提高掩膜版的利用率。即，本公开的掩膜版相比于原有掩膜版而言，在采用掩膜版进行曝光的过程中每次可多曝光一组芯片图形1，在采用本公开的掩膜版对包含更多数量的芯片的一整片晶圆进行曝光时，由于每一个掩膜版每次可多曝光一些芯片组，在需要曝光的芯片组总数不变的情况下，可减少掩膜版的使用数量，减少曝光次数，降低制造成本，提升产能。此外，切割区域2中的标记图形可作为对位标记，以避免在使用掩膜版的过程中出现偏移，避免因掩膜版偏移而产生结构误差，有助于提高产品良率。

如图5所示，在步骤S110中，提供掩膜版，所述掩膜版包括芯片图形区，所述芯片图形区包括多个沿第一方向a间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向b间隔分布的芯片图形1，所述第一方向a与所述第二方向b相交；每个所述芯片图形1的外周均设有切割区域2，所述切割区域2和与其相邻的所述芯片图形1之间为测试图形区域3，所述测试图形区域3中沿所述第二方向b延伸的部分的宽度小于其沿所述第一方向a延伸的部分的宽度，或者，所述测试图形区域3中沿所述第一方向a延伸的部分的宽度小于其沿所述第二方向b延伸的部分的宽度。

芯片图形区可为人为设定的掩膜图案区域，其可为矩形区域、圆形区域、椭圆形区域或不规则图形区域，在此不做特殊限定。

芯片图形区可包括多个呈阵列分布的芯片图形1，芯片图形1可与晶圆中最终需要形成的芯片单元的形状相匹配，举例而言，芯片图形1可与晶圆中最终需要形成的芯片单元的形状相同，例如，当晶圆中最终需要形成的芯片单元的形状为矩形时，芯片图形1的形状也可为矩形；当晶圆中最终需要形成的芯片单元的形状为圆形时，芯片图形1的形状也可为圆形；当晶圆中最终需要形成的芯片单元的形状为椭圆形时，芯片图形1的形状也可为椭圆形；当晶圆中最终需要形成的芯片单元的形状为多边形时，芯片图形1的形状也可为多边形，当然，当晶圆中最终需要形成的芯片单元的形状为其它形状时，芯片图形1的形状也可为与其形状相匹配的其它形状，在此不再一一列举。

在本公开的一种示例性实施方式中，芯片图形1的尺寸可与晶圆中最终需要形成的芯片单元的尺寸相匹配，例如，芯片图形1的尺寸可与晶圆中最终需要形成的芯片单元的尺寸相同。

在本公开的一些实施方式中，芯片图形区可包括多个芯片图形组，各芯片图形组可沿第一方向a间隔分布，每个芯片图形组均可包括多个芯片图形1，各芯片图形1可沿第二方向b间隔分布。

需要说明的是，第一方向a可以是掩膜版延伸方向中的任一方向，第一方向a可与第二方向b相交，例如，第一方向a与第二方向b可相互垂直。

在本公开的一些实施方式中，切割区域2可呈环形，该环形可围绕芯片图形1一周。在本公开的一些实施方式中，切割区域2可为矩形区域，举例而言，切割区域2可为矩形环状区域，位于不同的芯片图形1外周的矩形区域的尺寸可相等。

在本公开的一些实施方式中，由于切割区域2内无需放置测试图形，可在一定程度上减小切割区域2的宽度。在一实施方式中，环形切割区域2中内环和外环之间的间距处处相等，举例而言，环形切割区域2中内环和外环之间的间距可为60um～90um，例如，环形切割区域2中内环和外环之间的间距可为60um、70um、80um或90um，当然，环形切割区域2中内环和外环之间的间距也可为其他，在此不再一一列举。

在本公开的一种示例性实施方式中，如图2-图4所示，切割区域2和与其相邻的芯片图形1之间无接触，切割区域2和与其相邻的芯片图形1之间可为测试图形区域3，测试图形区域3可以是芯片图形1的外周与切割区域2的内环围成的区域。即，测试图形区域3为芯片图形1的外周与切割区域2的内环之间的区域，测试图形区域3可呈环形围绕在芯片图形1的外周，且测试图形区域3的内环可与芯片图形1邻接，其外环可与切割区域2的内环邻接。

举例而言，当芯片图形1为矩形，切割区域2为矩形环状区域时，测试图形区域3也可为矩形环状区域；当芯片图形1为圆形，切割区域2为圆形环状区域时，测试图形区域3也可为圆形环状区域；当然，当芯片图形1为其他形状，切割区域2也为其他形状的环状区域时，测试图形区域3也可为其他形状的环形区域，在此不对测试图形区域3的形状做特殊限定。

如图5所示，在步骤S120中，在所述切割区域2内形成标记图形。

在本公开的一种示例性实施方式中，可采用蚀刻工艺在切割区域2内形成标记图形，标记图形可用于对位，其可作为对位标记，以避免在使用掩膜版的过程中出现偏移，避免因掩膜版偏移而产生结构误差，有助于提高产品良率。

标记图形可呈矩形、圆形、多边形或不规则图形，在此不做特殊限定。在本公开的一些实施方式中，标记图形的形状可与切割区域2的形状相同，其各区域的尺寸可与切割区域2的尺寸相匹配，即，标记图形可为一整个连续的图形，该图形可铺满切割区域2。举例而言，当切割区域2的形状为矩形环状区域时，标记图形也可呈矩形环状，且其内环与外环之间的间距与切割区域2的宽度相等。

在本公开的另一些实施方式中，标记图形的数量可为多个，不同的标记图形的形状可以相同，也可以不同，在此不做特殊限定。以各标记图形不完全相同为例，多个标记图形中，一些标记图形可为矩形，一些标记图形可为圆形，一些标记图形可为“L型”，一些标记图形可为“T”型，当然，标记图形还可为其他图形，在此不再一一列举。当然，多个标记图形还可均为矩形；或者，各标记图形还可均为圆形；又或者，各标记图形还可均为不规则图形，在此不对各标记图形的形状做特殊限定。

如图5所示，在步骤S130中，在所述测试图形区域3内形成测试图形。

可通过蚀刻或其他方式在测试图形区域3内形成测试图形，测试图形可用于形成测试垫，进而通过测试垫收集芯片单元中的数据。测试图形可呈矩形、圆形、多边形或不规则图形，在此不做特殊限定。测试图形的数量可为多个，在本公开的一些实施方式中，可将各测试图形分成两个测试图形组，两个测试图形组可沿第二方向b间隔排布，每个测试图形组中可包括多个沿第一方向a分布的测试图形。在第二方向b上，两排测试图形组可分别位于芯片图形1的两侧。或者，可将各测试图形分成两个测试图形组，两个测试图形组可沿第一方向a间隔排布，每个测试图形组中可包括多个沿第二方向b分布的测试图形。在第一方向a上，两排测试图形组可分别位于芯片图形1的两侧。又或者，可将各测试图形分成四个测试图形组，其中，两个测试图形组可沿第二方向b间隔排布，每个测试图形组中可包括多个沿第一方向a分布的测试图形。在第二方向b上，两排测试图形组可分别位于芯片图形1的两侧；另外两个测试图形组可沿第一方向a间隔排布，每个测试图形组中可包括多个沿第二方向b分布的测试图形。在第一方向a上，两排测试图形组可分别位于芯片图形1的两侧。

本公开的掩膜版的其他细节已经在对应的掩膜版的实施方式中进行了详细说明，因此，此处不再赘述。

需要说明的是，尽管在附图中以特定顺序描述了本公开中掩膜版的布局方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本公开还提供了一种芯片的排版图形500，如图6及图7所示，本公开的芯片的排版图形500可包括多个沿第一方向a间隔分布芯片图形组501，芯片图形组501包括多个沿第二方向b间隔分布的芯片图形1，第一方向a与第二方向b相交；每个芯片图形1的外周均设有标记图形，标记图形和与其相邻的芯片图形1之间设有测试图形，测试图形沿第二方向b延伸的部分的宽度小于其沿第一方向a延伸的部分的宽度，或者，测试图形沿第一方向a延伸的部分的宽度小于其沿第二方向b延伸的部分的宽度。

本公开中的芯片排版图形可通过上述任一实施方式中的掩膜版转移而来，该排版图形的其他细节及有益效果可参考上述任一实施方式中的掩膜版，在此不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (19)

1.一种掩膜版，其特征在于，包括：芯片图形区，所述芯片图形区包括多个沿第一方向间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向间隔分布的芯片图形，所述第一方向与所述第二方向相交；

每个所述芯片图形的外周均设有切割区域，所述切割区域内形成有标记图形；所述切割区域和与其相邻的所述芯片图形之间为测试图形区域，所述测试图形区域内形成有测试图形；所述测试图形区域中沿所述第二方向延伸的部分的宽度小于其沿所述第一方向延伸的部分的宽度，或者，所述测试图形区域中沿所述第一方向延伸的部分的宽度小于其沿所述第二方向延伸的部分的宽度。

2.根据权利要求1所述的掩膜版，其特征在于，所述切割区域呈环形围绕所述芯片图形一周。

3.根据权利要求2所述的掩膜版，其特征在于，相邻的两个所述芯片图形共用位于两个所述芯片图形之间的所述切割区域。

4.根据权利要求2所述的掩膜版，其特征在于，所述标记图形的形状与所述切割区域的形状相同，所述标记图形铺满所述切割区域。

5.根据权利要求2所述的掩膜版，其特征在于，所述标记图形的数量为多个，各所述标记图形中至少部分所述标记图形在所述切割区域内间隔分布。

6.根据权利要求5所述的掩膜版，其特征在于，所述切割区域为矩形区域，位于不同芯片图形外周的所述矩形区域的尺寸相等，且位于所述芯片图形区的边缘区域的各所述切割区域相互连接，以构成边缘切割区。

7.根据权利要求6所述的掩膜版，其特征在于，所述标记图形的数量为四个，四个所述标记图形一一对应的分布于所述芯片图形的四周。

8.根据权利要求6所述的掩膜版，其特征在于，所述掩膜版还包括遮光区，所述遮光区呈环形围绕所述芯片图形区一周。

9.根据权利要求8所述的掩膜版，其特征在于，所述遮光区设于所述边缘切割区内，且位于所述标记图形远离所述测试图形的一侧。

10.一种掩膜版的布局方法，其特征在于，包括：

提供掩膜版，所述掩膜版包括芯片图形区，所述芯片图形区包括多个沿第一方向间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向间隔分布的芯片图形，所述第一方向与所述第二方向相交；每个所述芯片图形的外周均设有切割区域，所述切割区域和与其相邻的所述芯片图形之间为测试图形区域，所述测试图形区域中沿所述第二方向延伸的部分的宽度小于其沿所述第一方向延伸的部分的宽度，或者，所述测试图形区域中沿所述第一方向延伸的部分的宽度小于其沿所述第二方向延伸的部分的宽度；

在所述切割区域内形成标记图形；

在所述测试图形区域内形成测试图形。

11.根据权利要求10所述的布局方法，其特征在于，所述切割区域呈环形围绕所述芯片图形一周。

12.根据权利要求11所述的布局方法，其特征在于，相邻的两个所述芯片图形共用位于两个所述芯片图形之间的所述切割区域。

13.根据权利要求11所述的布局方法，其特征在于，所述标记图形的形状与所述切割区域的形状相同，所述标记图形铺满所述切割区域。

14.根据权利要求11所述的布局方法，其特征在于，所述标记图形的数量为多个，各所述标记图形中至少部分所述标记图形在所述切割区域内间隔分布。

15.根据权利要求14所述的布局方法，其特征在于，所述切割区域为矩形区域，位于不同芯片图形外周的所述矩形区域的尺寸相等，且位于所述芯片图形区的边缘区域的各所述切割区域相互连接，以构成边缘切割区。

16.根据权利要求15所述的布局方法，其特征在于，所述标记图形的数量为四个，四个所述标记图形一一对应的分布于所述芯片图形的四周。

17.根据权利要求15所述的布局方法，其特征在于，所述掩膜版还包括遮光区，所述遮光区呈环形围绕所述芯片图形区一周。

18.根据权利要求17所述的布局方法，其特征在于，所述遮光区设于所述边缘切割区内，且位于所述标记图形远离所述测试图形的一侧。

19.一种芯片的排版图形，其特征在于，包括：多个沿第一方向间隔分布芯片图形组，所述芯片图形组包括多个沿第二方向间隔分布的芯片图形，所述第一方向与所述第二方向相交；每个所述芯片图形的外周均设有标记图形，所述标记图形和与其相邻的所述芯片图形之间设有测试图形，所述测试图形沿所述第二方向延伸的部分的宽度小于其沿所述第一方向延伸的部分的宽度，或者，所述测试图形沿所述第一方向延伸的部分的宽度小于其沿所述第二方向延伸的部分的宽度。