CN117673133A - 与半绝缘多晶硅集成的绝缘栅双极型晶体管及其制备方法 - Google Patents
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Abstract
本发明涉及半绝缘多晶硅结构，具体涉及一种与半绝缘多晶硅集成的绝缘栅双极型晶体管及其制备方法，用于解决绝缘栅双极型晶体管在保持击穿特性时，无法同时优化正向导通电压VF和关断损耗Eoff的不足之处。该与半绝缘多晶硅集成的绝缘栅双极型晶体管包括栅介质层，以及分别设置在栅介质层两侧的高阻硅衬底和半绝缘多晶硅结构；本发明通过将常规结构的漂移区面积减小，使IGBT通过栅介质层与半绝缘多晶硅结构集成。同时，本发明公开一种与半绝缘多晶硅集成的绝缘栅双极型晶体管的制备方法。
Description
技术领域
本发明涉及半绝缘多晶硅结构，具体涉及一种与半绝缘多晶硅集成的绝缘栅双极型晶体管及其制备方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)可以等效为一个由金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)驱动的PNP晶体管，能够同时兼顾MOSFET和双极型晶体管的优点，是目前中高压领域中较为理想的电力电子开关器件。随着行业内对节能环保、能源利用率等方面要求越来越高，IGBT因为其输入阻抗高、正向电压低、开关损耗小等优越性能而得到了广泛关注和高速发展。
IGBT结合了金属-氧化物半导体(Metal-Oxide-Semiconductor，MOS)结构和双极结型晶体管(Bipolar Junction Transistor，BJT)结构的工作原理，实现了MOS双极集成能力。MOS结构被用来向BJT提供基极驱动电流，而BJT的双极特性能够极大改善MOS晶体管漂移区电导率，但其缺点是：在保持击穿特性时，为优化正向导通电压VF，会使漂移区中存在大量非平衡“电子-空穴”载流子，在IGBT关断过程中，出现较大的拖尾电流，造成关断损耗Eoff增加。因此，如何更好的缓解正向导通电压VF和关断损耗Eoff之间的矛盾关系成为IGBT设计过程中最主要的技术难题。
发明内容
本发明的目的是解决绝缘栅双极型晶体管在保持击穿特性时，无法同时优化正向导通电压VF和关断损耗Eoff的不足之处，而提供一种与半绝缘多晶硅集成的绝缘栅双极型晶体管及其制备方法。
为了解决上述现有技术所存在的不足之处，本发明提供了如下技术解决方案：
一种与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特殊之处在于：包括栅介质层，以及分别设置在栅介质层两侧的高阻硅衬底和半绝缘多晶硅结构；
所述高阻硅衬底上部设置有P型基区、发射区和阴极，所述发射区位于P型基区的上部，发射区包括N+发射区和P+发射区，N+发射区靠近所述栅介质层设置，所述阴极设置在发射区顶面；所述高阻硅衬底下部由上至下依次设置有N型缓冲层、P+集电区、阳极；所述P型基区、N型缓冲层、栅介质层之间为漂移区，漂移区为N型或P型；
所述栅介质层顶面高度与发射区顶面高度相等，栅介质层底面高度低于P+集电区顶面高度，高于P+集电区底面高度；
所述半绝缘多晶硅结构包括由上至下依次设置且相互连接的N1区、N2区、N3区，所述N1区顶面高度等于漂移区顶面高度，N2区底面高度等于漂移区顶面高度，N3区底面高度等于栅介质层底面高度；
所述栅介质层靠近N1区一侧设置有第一栅电极，所述N1区顶面设置有第二栅电极，第一栅电极与第二栅电极连接构成栅电极；
所述P+集电区与栅介质层底面、N3区底面接触。
进一步地，所述漂移区掺杂浓度为1×1013cm-3～1×1015cm-3；所述N1区与N3区掺杂浓度相等，均为1×1019cm-3～1×1020cm-3；所述N2区掺杂浓度为5×1016cm-3～5×1017cm-3。
进一步地，所述N1区厚度为1～2μm；所述N3区厚度为2～5μm。
进一步地，所述P型基区的掺杂浓度为1×1016cm-3～1×1017cm-3；所述N型缓冲层的掺杂浓度为1×1017cm-3～5×1017cm-3；所述P+集电区的掺杂浓度不低于1×1019cm-3。
进一步地，所述漂移区厚度根据所需击穿电压范围设置，宽度为1～8μm。
进一步地，所述栅介质层的材料为二氧化硅或高K材料，其宽度为0.05～2μm。
进一步地，所述漂移区掺杂浓度为1×1013cm-3～5×1014cm-3；所述N1区与N3区掺杂浓度，均为5×1019cm-3～1×1020cm-3；所述N2区掺杂浓度为8×1016cm-3～3×1017cm-3。
进一步地，所述P型基区的掺杂浓度为3×1016cm-3～8×1016cm-3；所述N型缓冲层的掺杂浓度为3×1017cm-3～5×1017cm-3；所述P+集电区的掺杂浓度为3×1019cm-3～8×1019cm-3。
同时，本发明提供一种上述与半绝缘多晶硅集成的绝缘栅双极型晶体管的制备方法，其特殊之处在于，包括如下步骤：
步骤1、选取所需掺杂浓度的高阻硅衬底作为器件漂移区；
步骤2、在高阻硅衬底上部通过离子注入形成P型基区，并在P型基区的上部形成发射区，发射区包括N+发射区和P+发射区，再在发射区顶面通过淀积金属形成阴极；
步骤3、在高阻硅衬底下部通过离子注入依次形成N型缓冲层和P+集电区，并在P+集电区底面通过淀积金属形成阳极；
步骤4、在阴极靠近N+发射区一侧的高阻硅衬底上通过刻蚀形成沟槽，沟槽厚度小于高阻硅衬底厚度；
步骤5、在沟槽靠近阴极一侧的内壁上生长栅介质层，栅介质层厚度等于沟槽厚度，栅介质层宽度小于沟槽宽度；
步骤6、在沟槽内从下向上依次生长出N3区、N2区、N1区；
步骤7、在栅介质层侧面、N1区顶面分别形成第一栅电极与第二栅电极，第一栅电极与第二栅电极连接构成栅电极；
步骤8、在步骤7所得到的整体表面形成钝化层。
与现有技术相比，本发明的有益效果是：
本发明一种与半绝缘多晶硅集成的绝缘栅双极型晶体管，包括栅介质层，以及分别设置在栅介质层两侧的高阻硅衬底和半绝缘多晶硅结构；本发明通过将常规结构的漂移区面积减小，使IGBT通过栅介质层与半绝缘多晶硅结构集成；
本发明结构中的漂移区可为N型或P型，相比于常规结构均起到优化作用；
本发明结构中的半绝缘多晶硅结构具有均匀的高电阻率，使其在导通和关断过程中电势均匀降低，导致漂移区内产生电子积累和空穴注入现象；进而使得使本发明结构在漂移区面积减小引起导通电阻增加的情况下，保持了器件击穿特性，同时还优化了正向导通电压VF和关断损耗Eoff；
无论本发明结构中的漂移区为N型或P型，相比于常规IGBT结构，本发明结构能在保持击穿特性的基础上相较常规结构使正向导通电压VF下降59％；
当本发明结构中的漂移区为P型时，由于刚开始关断时的本发明结构的米勒电容远小于常规结构及具有N型漂移区的本发明结构，使得关断电压缓慢上升，从而有效降低关断损耗Eoff，故本发明结构能在保持击穿特性的基础上相较常规结构使正向导通电压VF下降59.24％，关断损耗Eoff下降67.56％。
附图说明
图1为本发明一种与半绝缘多晶硅集成的绝缘栅双极型晶体管实施例的结构示意图；
图2为本发明实施例与常规结构的击穿电压对比示意图；
图3为本发明实施例与常规结构的导通特性对比示意图；
图4为本发明实施例与常规结构的关断特性对比示意图；
图5为本发明实施例与常规结构的米勒电容特性对比示意图。
附图标记说明如下：1-阴极；2-栅介质层；3-栅电极；4-P+发射区；5-N+发射区；6-P型基区；7-漂移区；8-N1区；9-N型缓冲层；10-N2区；11-P+集电区；12-N3区；13-阳极。
具体实施方式
下面结合附图和示例性实施例对本发明作进一步地说明。
IGBT由于在MOS结构的基础上增加了BJT结构的双极特性，其在正向导通时，漂移区内会产生大量处于非平衡状态的“电子-空穴”载流子，这些可动载流子虽然能使正向导通电压VF明显降低，但在IGBT关断过程中会造成较大的拖尾电流，导致关断损耗Eoff增加。
为了解决上述技术难题，本发明公开一种与半绝缘多晶硅集成的绝缘栅双极型晶体管，如图1所示，包括栅介质层2，以及分别设置在栅介质层2两侧的高阻硅衬底和半绝缘多晶硅结构。
高阻硅衬底上部设置有P型基区6、发射区和阴极1，所述发射区位于P型基区6的上部，发射区包括N+发射区5和P+发射区，N+发射区5靠近所述栅介质层2设置，所述阴极1设置在发射区顶面；P型基区6掺杂浓度为3×1016cm-3～8×1016cm-3，厚度为1～2μm，宽度与漂移区7相等。
高阻硅衬底下部由上至下依次设置有N型缓冲层9、P+集电区11、阳极13；N型缓冲层9掺杂浓度为3×1017cm-3～5×1017cm-3，厚度为1～2μm；P+集电区11掺杂浓度为3×1019cm-3～8×1019cm-3。
所述P型基区6、N型缓冲层9、栅介质层2之间为厚度为30μm的漂移区7，漂移区7可为N型或P型，掺杂浓度为1×1014cm-3～5×1014cm-3，厚度根据所需击穿电压范围设置，宽度为1～8μm。
所述栅介质层2顶面高度与发射区顶面高度相等，栅介质层2底面高度低于P+集电区11顶面高度，高于P+集电区11底面高度；其中栅介质层2的材料可为二氧化硅或高K介质，宽度为0.05～2μm。
所述半绝缘多晶硅结构包括由上至下依次设置且相互连接的N1区8、N2区10、N3区12；所述N1区8与N3区12掺杂浓度相等，均为5×1019cm-3～1×1020cm-3，N1区8厚度为1～2μm，N3区12厚度为2～5μm；N2区10掺杂浓度为8×1016cm-3～3×1017cm-3。
半绝缘多晶硅结构宽度可根据工艺限制合理设置，应不小于1μm，也需符合元胞面积越小，集成度越高的原则。
所述栅介质层2靠近N1区8一侧设置有第一栅电极，所述N1区8顶面设置有第二栅电极，第一栅电极与第二栅电极连接构成L型的栅电极3。
所述P+集电区11与栅介质层2底面、N2区10底面接触。
上述与半绝缘多晶硅集成的绝缘栅双极型晶体管的制备方法，包括如下步骤：
步骤1、选取所需掺杂浓度的高阻硅衬底作为器件漂移区7；
步骤2、在高阻硅衬底上部通过离子注入形成掺杂浓度为3×1016cm-3～8×1016cm-3的P型基区，并在P型基区6的上部形成发射区，再在发射区顶面通过淀积金属形成阴极1；P型基区6厚度为1～2μm；
步骤3、在高阻硅衬底下部通过离子注入依次形成掺杂浓度为3×1017cm-3～5×1017cm-3的N型缓冲层9和掺杂浓度为3×1019cm-3～8×1019cm-3的P+集电区11，并在P+集电区11底面通过淀积金属形成阳极13；
步骤4、在阴极1靠近N+发射区5一侧的高阻硅衬底上通过刻蚀形成沟槽，沟槽厚度小于高阻硅衬底厚度；
步骤5、在沟槽靠近阴极1一侧的内壁上生长栅介质层2，，栅介质层2厚度等于沟槽厚度，栅介质层2宽度小于沟槽宽度；栅介质层2的材料可为二氧化硅或高K介质，宽度为0.05～2μm；
步骤6、在沟槽内从下向上依次生长出N3区12、N2区10、N1区8；
步骤7、在栅介质层2侧面、N1区8顶面分别形成第一栅电极与第二栅电极，第一栅电极与第二栅电极连接构成栅电极3；
步骤8、在步骤7所得到的整体表面形成钝化层。
本发明的仿真结果如下：
参见图2，本发明结构与常规结构的击穿电压对比结果说明：本发明结构保持了与常规结构同等的击穿特性，均能在漂移区7为30μm时，达到600V的耐压范围。
参见图3，本发明结构与常规结构的导通特性对比结果说明：本发明结构不论是具有N型漂移区还是P型漂移区都能使器件在保持击穿特性的同时，正向导通电压VF降低约59％。
参见图4和图5，本发明结构与常规结构的关断特性和米勒电容对比结果说明：本发明的漂移区7为N型时，米勒电容的变化趋势相较于常规结构没有明显变化，因此使本发明的关断特性没有明显改变；当漂移区7为P型时，由于刚开始关断时的本发明结构的米勒电容远小于常规IGBT及具有N型漂移区的本发明结构，关断时其电压上升明显变缓慢，因此本发明结构能在保持击穿特性的基础上，使本发明结构关断损耗Eoff(0.5201mJ/cm2)相比于常规结构关断损耗Eoff(1.6032mJ/cm2)下降了67.56％。
本实施例中的IGBT也可以为P沟道，其结构与本实施例中的N沟道IGBT等同。
以上实施例仅用以说明本发明的技术方案，而非对其限制，对于本领域的普通专业技术人员来说，可以对前述各实施例所记载的具体技术方案进行修改，或者对其中部分技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明所保护技术方案的范围。
Claims (9)
1.一种与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：包括栅介质层(2)，以及分别设置在栅介质层(2)两侧的高阻硅衬底和半绝缘多晶硅结构；
所述高阻硅衬底上部设置有P型基区(6)、发射区和阴极(1)，所述发射区位于P型基区(6)的上部，发射区包括N+发射区(5)和P+发射区(4)，N+发射区(5)靠近所述栅介质层(2)设置，所述阴极(1)设置在发射区顶面；所述高阻硅衬底下部由上至下依次设置有N型缓冲层(9)、P+集电区(11)、阳极(13)；所述P型基区(6)、N型缓冲层(9)、栅介质层(2)之间为漂移区(7)，漂移区(7)为N型或P型；
所述栅介质层(2)顶面高度与发射区顶面高度相等，栅介质层(2)底面高度低于P+集电区(11)顶面高度，高于P+集电区(11)底面高度；
所述半绝缘多晶硅结构包括由上至下依次设置且相互连接的N1区(8)、N2区(10)、N3区(12)，所述N1区(8)顶面高度等于漂移区(7)顶面高度，N2区(10)底面高度等于漂移区(7)顶面高度，N3区(12)底面高度等于栅介质层(2)底面高度；
所述栅介质层(2)靠近N1区(8)一侧设置有第一栅电极，所述N1区(8)顶面设置有第二栅电极，第一栅电极与第二栅电极连接构成栅电极(3)；
所述P+集电区(11)与栅介质层(2)底面、N3区(12)底面接触。
2.根据权利要求1所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：所述漂移区(7)掺杂浓度为1×1013cm-3～1×1015cm-3；所述N1区(8)与N3区(12)掺杂浓度相等，均为1×1019cm-3～1×1020cm-3；所述N2区(10)掺杂浓度为5×1016cm-3～5×1017cm-3。
3.根据权利要求2所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：所述N1区(8)厚度为1～2μm；所述N3区(12)厚度为2～5μm。
4.根据权利要求3所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：所述P型基区(6)的掺杂浓度为1×1016cm-3～1×1017cm-3；所述N型缓冲层(9)的掺杂浓度为1×1017cm-3～5×1017cm-3；所述P+集电区(11)的掺杂浓度不低于1×1019cm-3。
5.根据权利要求1至4任一所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：所述漂移区(7)厚度根据所需击穿电压范围设置，宽度为1～8μm。
6.根据权利要求5所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：所述栅介质层(2)的材料为二氧化硅或高K材料，其宽度为0.05～2μm。
7.根据权利要求6所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：所述漂移区(7)掺杂浓度为1×1013cm-3～5×1014cm-3；所述N1区(8)与N3区(12)掺杂浓度均为5×1019cm-3～1×1020cm-3；所述N2区(10)掺杂浓度为8×1016cm-3～3×1017cm-3。
8.根据权利要求7所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管，其特征在于：所述P型基区(6)的掺杂浓度为3×1016cm-3～8×1016cm-3；所述N型缓冲层(9)的掺杂浓度为3×1017cm-3～5×1017cm-3；所述P+集电区(11)的掺杂浓度为3×1019cm-3～8×1019cm-3。
9.一种权利要求1所述的与半绝缘多晶硅集成的绝缘栅双极型晶体管的制备方法，其特征在于，包括如下步骤：
步骤1、选取所需掺杂浓度的高阻硅衬底作为器件漂移区(7)；
步骤2、在高阻硅衬底上部通过离子注入形成P型基区(6)，并在P型基区(6)的上部形成发射区，发射区包括N+发射区(5)和P+发射区(4)，再在发射区顶面通过淀积金属形成阴极(1)；
步骤3、在高阻硅衬底下部通过离子注入依次形成N型缓冲层(9)和P+集电区(11)，并在P+集电区(11)底面通过淀积金属形成阳极(13)；
步骤4、在阴极(1)靠近N+发射区(5)一侧的高阻硅衬底上通过刻蚀形成沟槽，沟槽厚度小于高阻硅衬底厚度；
步骤5、在沟槽靠近阴极(1)一侧的内壁上生长栅介质层(2)，栅介质层(2)厚度等于沟槽厚度，栅介质层(2)宽度小于沟槽宽度；
步骤6、在沟槽内从下向上依次生长出N3区(12)、N2区(10)、N1区(8)；
步骤7、在栅介质层(2)侧面、N1区(8)顶面分别形成第一栅电极与第二栅电极，第一栅电极与第二栅电极连接构成栅电极(3)；
步骤8、在步骤7所得到的整体表面形成钝化层。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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