CN117525067A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括第一器件区和第二器件区，沿基底表面的法线方向，第一器件区和第二器件区的基底的顶部凸立有沟道凸起部；在沟道凸起部露出的基底中形成隔离层，隔离层覆盖沟道凸起部的侧壁；在第一器件区和第二器件区交界位置处的隔离层中形成阻挡层，阻挡层的底部低于沟道凸起部的底部或者与沟道凸起部的底部相齐平；去除部分厚度的隔离层，露出沟道凸起部的侧壁；在第一器件区和第二器件区的基底顶部形成环绕覆盖沟道凸起部部分顶部、部分侧壁的栅介质层、以及覆盖栅介质层的第一功函数层；去除第一器件区的第一功函数层。降低第二器件区中的第一功函数层受损伤的风险，进而提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好地抑制短沟道效应。
随着器件尺寸的进一步缩小，如何提高全包围栅极结构器件的性能，越来越具有难度和挑战。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，有利于进一步提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底包括第一器件区和第二器件区；沟道凸起结构，位于第一器件区和第二器件区的基底顶部；隔离层，位于沟道凸起结构侧部的基底中，且隔离层露出沟道凸起结构；阻挡层，位于第一器件区和第二器件区的交界位置处的隔离层中，阻挡层露出沟道凸起结构的侧壁，且阻挡层的顶部与沟道凸起结构的顶部相齐平，阻挡层的底部低于沟道凸起结构的底部或者与沟道凸起结构的底部相齐平；栅介质层，位于第一器件区和第二器件区的隔离层顶部，且环绕覆盖沟道凸起结构的部分顶部和部分侧壁；第一功函数层，覆盖第二器件区的栅介质层，并暴露第一器件区的栅介质层。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底包括第一器件区和第二器件区，沿基底表面的法线方向，第一器件区和第二器件区的基底的顶部凸立有沟道凸起部；在沟道凸起部露出的基底中形成隔离层，隔离层覆盖沟道凸起部的侧壁，且隔离层的顶部与沟道凸起部的顶部相齐平；在第一器件区和第二器件区交界位置处的隔离层中形成阻挡层，阻挡层的顶部与沟道凸起部的顶部相齐平，且阻挡层的底部低于沟道凸起部的底部或者与沟道凸起部的底部相齐平；去除部分厚度的隔离层，露出沟道凸起部的侧壁；去除部分厚度的隔离层之后，在第一器件区和第二器件区的基底顶部形成环绕覆盖沟道凸起部部分顶部、部分侧壁的栅介质层、以及覆盖栅介质层的第一功函数层；去除第一器件区的第一功函数层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，先在沟道凸起部露出的基底中形成隔离层，隔离层覆盖沟道凸起部的侧壁，且隔离层的顶部与沟道凸起部的顶部相齐平，在第一器件区和第二器件区交界位置处的隔离层中形成阻挡层，阻挡层的顶部与沟道凸起部的顶部相齐平，且阻挡层的底部低于沟道凸起部的底部或者与沟道凸起部的底部相齐平，然后在去除第一器件区的第一功函数层的过程中，由于阻挡层的底部与隔离层的交界面低于沟道凸起部的底部或者与沟道凸起部的底部相齐平，使得去除第一器件区的第一功函数层所采用的刻蚀溶液向第二器件区中扩散的路径被阻挡层挡住，从而降低了第二器件区中的第一功函数层受损伤的风险，同时，在去除部分厚度的隔离层之前，先在隔离层中形成阻挡层，降低了形成阻挡层的工艺难度，也容易使阻挡层的延伸方向与沟道凸起部的延伸方向相一致，使得阻挡层能够将去除第一器件区的第一功函数层所采用的刻蚀溶液向第二器件区中扩散的路径完全挡住，进而提高了半导体结构的性能。
附图说明
图1至图6是一种半导体结构对应的结构示意图；
图7是本发明半导体结构一实施例中对应的结构示意图；
图8至图25是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构分析其性能有待提高的原因。
图1至图6是一种半导体结构对应的结构示意图。
参考图1，提供基底10，基底10包括相邻的第一器件区10A和第二器件区10B，沿基底10表面法线方向上，第一器件区10A和第二器件区10B的基底10顶部悬置有沟道结构层16，沟道结构层16包括一个或多个在纵向上间隔设置的沟道层15，沟道层15的部分顶部、部分侧壁和部分底部形成有栅介质层18、以及环绕覆盖栅介质层18的功函数层19。
参考图2，在沟道结构层16露出的基底10上形成覆盖功函数层19的遮挡层20。
参考图3，在第一器件区10A中，去除沟道结构层16侧壁的遮挡层20。
参考图4，去除沟道结构层16侧壁的遮挡层20之后，在第一器件区10A中，去除位于相邻沟道层15相正对的空间位置、以及沟道层15与基底10相正对的空间位置中的遮挡层20。
参考图5，去除第一器件区10A的功函数层19。
参考图6，去除第一器件区10A的功函数层19之后，去除第二器件区10B的遮挡层20。
经研究发现，去除沟道结构层16侧壁的遮挡层20之后，在第一器件区10A中，去除位于相邻沟道层15相正对的空间位置、以及沟道层15与基底10相正对的空间位置中的遮挡层20的过程中，所采用的刻蚀工艺容易对第二器件区10B的遮挡层20造成过多的消耗，相应的，导致第二器件区10B中的功函数层19被暴露，在采用刻蚀工艺去除第一器件区10A的功函数层19的步骤中，增大了第二器件区10B中的功函数层19受到损伤的概率，从而影响了半导体结构的性能。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，基底包括第一器件区和第二器件区，沿基底表面的法线方向，第一器件区和第二器件区的基底的顶部凸立有沟道凸起部；在沟道凸起部露出的基底中形成隔离层，隔离层覆盖沟道凸起部的侧壁，且隔离层的顶部与沟道凸起部的顶部相齐平；在第一器件区和第二器件区交界位置处的隔离层中形成阻挡层，阻挡层的顶部与沟道凸起部的顶部相齐平，且阻挡层的底部低于沟道凸起部的底部或者与沟道凸起部的底部相齐平；去除部分厚度的隔离层，露出沟道凸起部的侧壁；去除部分厚度的隔离层之后，在第一器件区和第二器件区的基底顶部形成环绕覆盖沟道凸起部部分顶部、部分侧壁的栅介质层、以及覆盖栅介质层的第一功函数层；去除第一器件区的第一功函数层。
本发明实施例提供一种半导体结构的形成方法，在去除第一器件区的第一功函数层的过程中，由于阻挡层的底部与隔离层的交界面低于沟道凸起部的底部或者与沟道凸起部的底部相齐平，使得去除第一器件区的第一功函数层所采用的刻蚀溶液向第二器件区中扩散的路径被阻挡层挡住，从而降低了第二器件区中的第一功函数层受损伤的风险，同时，在去除部分厚度的隔离层之前，先在隔离层中形成阻挡层，降低了形成阻挡层的工艺难度，也容易使阻挡层的延伸方向与沟道凸起部的延伸方向相一致，使得阻挡层能够将去除第一器件区的第一功函数层所采用的刻蚀溶液向第二器件区中扩散的路径完全挡住，进而提高了半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7是本发明半导体结构一实施例对应的结构示意图。
半导体结构包括：基底200，基底200包括第一器件区200A和第二器件区200B；沟道凸起结构600，位于第一器件区200A和第二器件区200B的基底200顶部；隔离层212，位于沟道凸起结构600侧部的基底200中，且隔离层212露出沟道凸起结构600；阻挡层218，位于第一器件区200A和第二器件区200B的交界位置处的隔离层212中，阻挡层218露出沟道凸起结构600的侧壁，且阻挡层218的顶部与沟道凸起结构600的顶部相齐平，阻挡层218的底部低于沟道凸起结构600的底部或者与沟道凸起结构600的底部相齐平；栅介质层220，位于第一器件区200A和第二器件区200B的隔离层212顶部，且环绕覆盖沟道凸起结构600的部分顶部和部分侧壁；第一功函数层221，覆盖第二器件区200B的栅介质层220，并暴露第一器件区200A的栅介质层220。
需要说明的是，通过在第一器件区200A和第二器件区200B交界位置处的隔离层212中形成阻挡层218，且阻挡层218的底部低于沟道凸起结构600的底部或者与沟道凸起结构600的底部相齐平，相应的，在第一功函数层221的形成工艺中，第一功函数层221会形成在第一器件区200A和第二器件区200B中，在去除第一器件区200A中的第一功函数层221的过程中，由于阻挡层218的底部低于沟道凸起结构600的底部或者与沟道凸起结构600的底部相齐平，使得去除第一器件区200A的第一功函数层221所采用的刻蚀溶液向第二器件区200B中扩散的路径被阻挡层218挡住，从而降低了第二器件区200B中的第一功函数层221受损伤的风险，同时，在去除部分厚度的隔离层212之前，先在隔离层212中形成阻挡层218，降低了形成阻挡层218的工艺难度，也容易使阻挡层218的延伸方向与沟道凸起结构600的延伸方向相一致，使得阻挡层218能够将去除第一器件区200A的第一功函数层所采用的刻蚀溶液向第二器件区200B中扩散的路径完全挡住，进而提高了半导体结构的性能。
本实施例中，基底200用于为工艺制程提供工艺平台。
本实施例中，基底200为立体型结构，基底200包括衬底208、以及分立于第一器件区200A和第一器件区200A的衬底208上的凸起部209。其他实施例中，基底还可以为平面型衬底。
本实施例中，衬底208为硅衬底208。在其他实施例中，衬底还可以为硅锗结合物。
本实施例中，凸起部209与衬底208的材料相同，凸起部209的材料为硅。
本实施例中，第一器件区200A用于设置第一型晶体管，第二器件区200B用于设置第二型晶体管，第一型晶体管和第二型晶体管的沟道导电类型不同。具体地，第一型晶体管为NMOS晶体管，第二型晶体管为PMOS晶体管；在另一些实施例中，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。
本实施例中，第一型晶体管和第二型晶体管均为全包围栅极晶体管。
为此，本实施例中，沟道凸起结构600为沟道叠层结构，沿基底200表面的法线方向，沟道叠层结构包括一个或多个间隔设置的沟道层203；栅介质层220环绕覆盖沟道凸起结构600的部分顶部、部分侧壁和部分底部。在其他实施例中，基底的顶部凸立有鳍部，靠近鳍部顶部一侧的部分高度的鳍部作为沟道凸起结构。
本实施例中，沟道层203用于提供第一型晶体管和第二型晶体管的导电沟道。
本实施例中，沟道层203的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料中的一种或多种。
本实施例中，沟道层203的数量为两个。在其他实施例中，沟道层的数量还可以为其他数量。
隔离层212用于电隔离相邻器件。
本实施例中，隔离层212的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。具体地，氧化硅、氮化硅和氮氧化硅材料均为介电材料，具有较好的绝缘作用，使隔离层212对相邻器件起到较好的电隔离作用。
需要说明的是，阻挡层218的顶部与沟道凸起结构600的顶部相齐平，在栅电极层228的形成工艺中，降低了栅电极层228横跨沟道凸起结构600和阻挡层218的难度，使得第一器件区200A和第二器件区200B能够共用栅电极层228，同时，也降低了半导体结构的整体高度，使半导体结构占据的空间位置进一步缩小。
需要说明的是，以与沟道凸起结构600的延伸方向相垂直的方向为横向，阻挡层218的横向尺寸不宜过大，也不宜过小。如果阻挡层218的横向尺寸过大，则容易导致阻挡层218与沟道凸起结构600之间的距离过小，相应的，在栅介质层220、第一功函数层221和第二功函数层226的形成工艺中，使得形成栅介质层220、第一功函数层221和第二功函数层226的工艺窗口过小，增大了形成栅介质层220、第一功函数层221和第二功函数层226的工艺难度，从而对半导体结构的性能造成影响；如果阻挡层218的横向尺寸过小，则阻挡层218的深宽比较大，在阻挡层218的形成工艺中，增大了形成阻挡层218的填充难度，增大了在阻挡层218中产生空洞的概率，从而使阻挡层218不能有效阻止去除第一器件区200A的第一功函数层221所采用的刻蚀溶液向第二器件区200B扩散，进而影响半导体结构的性能。为此，本实施例中，以与沟道凸起结构600的延伸方向相垂直的方向为横向，阻挡层218的横向尺寸为1纳米至20纳米。
还需要说明的是，阻挡层218的底部低于沟道凸起结构600的底部的尺寸范围不宜过大。如果阻挡层218的底部低于沟道凸起部209的底部的尺寸范围过大，则阻挡层218的深宽比过大，增大了形成阻挡层218的工艺难度，从而对半导体结构的性能造成影响。为此，本实施例中，阻挡层218的底部低于沟道凸起结构600的底部的尺寸范围小于20纳米。
本实施例中，阻挡层218的材料包括氮氧化硅、氮碳氧化硅和氮化硅中的一种或多种。
具体地，氮氧化硅、氮碳氧化硅和氮化硅的材料硬度较大，在去除部分厚度的隔离层212的形成工艺中，能够利用阻挡层218与隔离层212之间的刻蚀选择比，达到将隔离层212去除部分厚度的目的，同时，在去除第一功函数层221的形成工艺中所采用的刻蚀溶液不易对阻挡层218造成损伤，降低了刻蚀溶液通过阻挡层218向第二器件区200B扩散的概率，从而提高了半导体结构的性能。
需要说明的是，栅介质层220用于降低半导体结构产生漏电流的概率，从而提高半导体结构的可靠性。
本实施例中，栅介质层220的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
具体地，栅介质层220包括保形覆盖沟道层203的部分顶部、部分侧壁和部分底部的栅氧化层，以及保形覆盖栅氧化层的高k栅介质层。其中，高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，第一功函数层221用于调节第二型晶体管的阈值电压。
本实施例中，第一功函数层221的材料包括TiN、TaN、TiAl、TiSiN和TiAlC中的一种或多种。其中，第一功函数层221的具体材料根据第二型晶体管的性能而定。
作为一种示例，第二型晶体管为NMOS晶体管，第一功函数层221为N型功函数层。
本实施例中，第二功函数层226用于调节第一型晶体管的阈值电压。
本实施例中，第二功函数层226的材料包括TiN、TaN、TiAl、TiSiN和TiAlC中的一种或多种。其中，第二功函数层226的具体材料根据第二型晶体管的性能而定。
作为一种示例，第一型晶体管为PMOS晶体管，第二功函数层226为P型功函数层。
本实施例中，第一功函数层221和第二功函数层226的材料不同和/或厚度不同。作为一种示例，第一功函数层221和第二功函数层226的厚度不同。
具体地，晶体管的阈值电压大小由功函数层的厚度决定，本实施例中，第一型晶体管与第二型晶体管之间的阈值电压不同，相应的，第一功函数层221和第二功函数层226的厚度不同。
本实施例中，栅电极层228用于后续与外部结构电连接。
其中，栅电极层228的材料包括Pt、Ti、Ag、W、AL、Cu、Ni和Au中的一种或多种。本实施例中，栅电极层228的材料包括W。
图8至图25是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图8至图10，提供基底100，基底100包括第一器件区100A和第二器件区100B，沿基底100表面的法线方向，第一器件区100A和第二器件区100B的基底100的顶部凸立有沟道凸起部101。
本实施例中，基底100用于为后续的工艺制程提供工艺平台。
本实施例中，基底100为立体型结构，基底100包括衬底108、以及分立于第一器件区100A和第一器件区100A的衬底108上的凸起部109。其他实施例中，基底还可以为平面型衬底。
本实施例中，衬底108为硅衬底。在其他实施例中，衬底还可以为硅锗结合物。
本实施例中，凸起部109与衬底108的材料相同，凸起部109的材料为硅。
本实施例中，第一器件区100A用于形成第一型晶体管，第二器件区100B用于形成第二型晶体管，第一型晶体管和第二型晶体管的沟道导电类型不同。具体地，第一型晶体管为NMOS晶体管，第二型晶体管为PMOS晶体管；在另一些实施例中，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。
本实施例中，第一型晶体管和第二型晶体管均为全包围栅极晶体管。
为此，本实施例中，沟道凸起部101为叠层结构，叠层结构包括一个或多个在纵向上依次堆叠设置的沟道叠层106，沟道叠层106包括牺牲层102以及位于牺牲层102上的沟道层103。在其他实施例中，基底的顶部凸立有鳍部，靠近鳍部顶部一侧的部分高度的鳍部作为沟道凸起部。
本实施例中，牺牲层102的材料包括硅锗；沟道层103的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料，且牺牲层102和沟道层103之间具有刻蚀选择比。
本实施例中，沟道叠层106与凸起部109的延伸方向相同。多个沟道叠层106的堆叠方向垂直于衬底108的表面。
本实施例中，沟道叠层106为后续形成悬空间隔设置的沟道层提供工艺基础。
作为一种示例，沟道叠层的数量为两个。在其他实施例中，沟道叠层的数量还可以为其他数量。
本实施例中，沟道层103用于提供NMOS晶体管或者PMOS晶体管的导电沟道，牺牲层用于支撑沟道层。
本实施例中，在第一器件区100A和第二器件区100B的基底100的顶部形成凸立的沟道凸起部101的步骤包括：在基底100的顶部形成沟道材料叠层结构300，沟道材料叠层结构300包括一个或多个纵向堆叠的沟道材料叠层301，每一个沟道材料叠层包括牺牲材料层302和位于牺牲材料层302上的沟道材料层303；在沟道材料叠层结构300的顶部形成硬掩膜层107；以硬掩膜层107为掩膜，对沟道材料叠层结构300进行图形化处理，在第一器件区100A和第二器件区100B的基底100的顶部形成凸立的沟道凸起部101。
本实施例中，对沟道材料叠层结构300进行图形化处理的工艺包括干法刻蚀工艺。
需要说明的是，本实施例中，对沟道材料叠层结构300进行图形化处理之前，基底100为平面基底。
还需要说明的是，图形化沟道材料叠层结构300的过程中，还图形化基底100，保留未被图形化的剩余基底100作为衬底108，保留凸立于剩余基底100上的部分作为凸起部109。
参考图11至图12，在沟道凸起部101露出的基底100中形成隔离层112，隔离层112覆盖沟道凸起部101的侧壁，且隔离层112的顶部与沟道凸起部101的顶部相齐平。
本实施例中，隔离层112用于电隔离相邻器件，同时，隔离层112还为后续形成阻挡层提供空间位置。
本实施例中，形成隔离层112的步骤包括：在沟道凸起部101的顶部以及沟道凸起部101露出的基底100上形成隔离材料层111；以沟道凸起部101的顶部作为停止位置，去除高于沟道凸起部101顶部的隔离材料层111，剩余的位于沟道凸起部101露出的基底100上的隔离材料层111作为隔离层112。
本实施例中，形成隔离材料层111的工艺包括化学气相沉积工艺。具体地，化学气相沉积工艺具有填充性能好、阶梯覆盖性高等特点，采用化学气相沉积工艺在沟道凸起部101的顶部以及沟道凸起部101露出的基底100上形成隔离材料层111，使隔离材料层111与沟道凸起部101的交界面、以及与基底100的交界面能够紧密贴合，同时，也降低了在隔离材料层111中产生空洞的概率，从而对隔离层112所起到的电隔离作用产生影响，进而影响半导体结构的性能。
需要说明的是，去除高于沟道凸起部101顶部的隔离材料层111的过程中，还去除位于沟道凸起部101顶部的硬掩膜层107。
本实施例中，去除高于沟道凸起部101顶部的隔离材料层111的工艺包括化学机械研磨工艺。
本实施例中，隔离层112的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。具体地，氧化硅、氮化硅和氮氧化硅材料均为介电材料，具有较好的绝缘作用，使隔离层112对相邻器件起到较好的电隔离作用。
参考图13至图16，在第一器件区100A和第二器件区100B交界位置处的隔离层112中形成阻挡层118，阻挡层118的顶部与沟道凸起部101的顶部相齐平，且阻挡层118的底部低于沟道凸起部101的底部或者与沟道凸起部101的底部相齐平。
需要说明的是，在后续去除第一器件区100A的第一功函数层的过程中，由于阻挡层118的底部与隔离层112的交界面低于沟道凸起部101的底部或者与沟道凸起部101的底部相齐平，使得去除第一器件区100A的第一功函数层所采用的刻蚀溶液向第二器件区100B中扩散的路径被阻挡层118挡住，从而降低了第二器件区100B中的第一功函数层受损伤的风险，进而提高了半导体结构的性能，同时，在去除部分厚度的隔离层112之前，先在隔离层112中形成阻挡层118，降低了形成阻挡层118的工艺难度，也容易使阻挡层118的延伸方向与沟道凸起部101的延伸方向相一致，使得阻挡层118能够将去除第一器件区100A的第一功函数层所采用的刻蚀溶液向第二器件区100B中扩散的路径完全挡住，进而提高了半导体结构的性能。
还需要说明的是，阻挡层118的顶部与沟道凸起部101的顶部相齐平，在后续形成栅电极层的过程中，降低了栅电极层横跨沟道凸起部101和阻挡层118的难度，使得第一器件区100A和第二器件区100B能够共用栅电极层，同时，也降低了半导体结构的整体高度，使半导体结构占据的空间位置进一步缩小。
本实施例中，形成阻挡层118的步骤包括：在第一器件区100A和第二器件区100B交界位置处的隔离层112中形成开口116；在沟道凸起部101的顶部、隔离层112的顶部、以及开口116中形成阻挡材料层117；以沟道凸起部101的顶部作为停止位置，去除高于沟道凸起部101顶部的阻挡材料层117，剩余的位于开口116中的阻挡材料层117作为阻挡层118。
本实施例中，形成阻挡材料层117的工艺包括化学气相沉积工艺。
本实施例中，形成开口116的步骤包括：在隔离层112和沟道凸起部101的顶部形成具有掩膜开口的掩膜层113，掩膜开口位于第一器件区100A和第二器件区100B交界位置处的隔离层112的顶部；以掩膜层113为掩膜，去除掩膜开口露出的隔离层112，在第一器件区100A和第二器件区100B交界位置处的隔离层112中形成开口116。
需要说明的是，通过在第一器件区100A和第二器件区100B交界位置处的隔离层112中形成开口116，开口116为形成阻挡层118提供空间位置，同时，也使阻挡层118与沟道凸起部101之间间隔有隔离层112，相应的，在后续去除部分厚度的隔离层112之后，使阻挡层118与沟道凸起部101相正对的空间位置被释放出，为后续形成栅介质层、第一功函数层、第二功函数层和栅电极层提供工艺窗口，使栅介质层、第一功函数层和第二功函数层能够覆盖沟道凸起部101的部分顶部和部分侧壁。
本实施例中，形成开口116的工艺包括干法刻蚀工艺。
具体地，干法刻蚀工艺包括各向异性的干法刻蚀工艺，各项异性的干法刻蚀工艺具有各向异性刻蚀的特性，即纵向刻蚀速率大于横向刻蚀速率，能够在去除掩膜开口露出的隔离层112的同时，保证开口116侧壁的形貌质量，为后续工艺提供了良好的工艺基础。
需要说明的是，以与沟道凸起部101的延伸方向相垂直的方向为横向，阻挡层118的横向尺寸不宜过大，也不宜过小。如果阻挡层118的横向尺寸过大，则容易导致阻挡层118与沟道凸起部101之间的距离过小，相应的，在后续形成栅介质层、第一功函数层和第二功函数层的过程中，使得形成栅介质层、第一功函数层和第二功函数层的工艺窗口过小，增大了形成栅介质层、第一功函数层和第二功函数层的工艺难度，从而对半导体结构的性能造成影响；如果阻挡层118的横向尺寸过小，则阻挡层118的深宽比较大，在形成阻挡层118的过程中，增大了形成阻挡层118的填充难度，增大在阻挡层118中产生空洞的概率，从而使阻挡层118不能有效阻止去除第一器件区100A的第一功函数层所采用的刻蚀溶液向第二器件区100B扩散，进而影响半导体结构的性能。为此，本实施例中，以与沟道凸起部101的延伸方向相垂直的方向为横向，阻挡层118的横向尺寸为1纳米至20纳米。
还需要说明的是，阻挡层118的底部低于沟道凸起部101的底部的尺寸范围不宜过大。开口116为形成阻挡层118提供空间位置，如果阻挡层118的底部低于沟道凸起部101的底部的尺寸范围过大，则增大了形成开口116的工艺难度，使得开口116的深宽比过大，相应的，在形成阻挡层118的过程中，增大了在开口116填充阻挡层118的难度，从而对半导体结构的性能造成影响。为此，本实施例中，阻挡层118的底部低于沟道凸起部101的底部的尺寸范围小于20纳米。
本实施例中，阻挡层118的材料包括氮氧化硅、氮碳氧化硅和氮化硅中的一种或多种。
具体地，氮氧化硅、氮碳氧化硅和氮化硅的材料硬度较大，在后续去除部分厚度的隔离层112的过程中，能够利用阻挡层118与隔离层112之间的刻蚀选择比，达到将隔离层112去除部分厚度的目的，同时，在后续去除第一功函数层的过程中所采用的刻蚀溶液不易对阻挡层118造成损伤，降低了刻蚀溶液通过阻挡层118向第二器件区100B扩散的概率，从而提高了半导体结构的性能。
参考图17，去除部分厚度的隔离层112，露出沟道凸起部101的侧壁。
需要说明的是，通过去除部分厚度的隔离层112，将沟道凸起部101的侧壁露出，利于后续形成覆盖沟道凸起部101的栅介质层、第一功函数层和第二功函数层。
本实施例中，去除部分厚度的隔离层112的工艺包括等离子体干法刻蚀工艺。
等离子体干法刻蚀工艺具有刻蚀速率快、工艺可控性高等特点，通过采用等离子体干法刻蚀工艺去除部分厚度的隔离层112，使隔离层112与等离子体发生化学反应，达到将隔离层112去除部分厚度的效果，同时，采用等离子体干法刻蚀工艺去除部分厚度的隔离层112，也降低了对半导体结构的其他膜层(例如：阻挡层118)的损伤，从而提高了半导体结构的性能。
参考图18，去除牺牲层102。
具体地，去除牺牲层102能够实现沟道层的间隔悬空设置，牺牲层102还为后续形成栅介质层、第一功函数层、第二功函数层和栅电极层占据空间位置。
本实施例中，去除牺牲层102的工艺包括湿法刻蚀工艺。
具体地，沟道层的材料均为硅，牺牲层102的材料均为锗硅，因此，通过HCl蒸汽去除牺牲层102，湿法刻蚀工艺对牺牲层102的刻蚀速率远大于对沟道层的刻蚀速率。
参考图19，去除部分厚度的隔离层112之后，在第一器件区100A和第二器件区100B的基底100顶部形成环绕覆盖沟道凸起部101部分顶部、部分侧壁的栅介质层120、以及覆盖栅介质层120的第一功函数层121。
需要说明的是，栅介质层120用于降低半导体结构产生漏电流的概率，从而提高半导体结构的可靠性。
本实施例中，栅介质层120的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
具体地，栅介质层120包括保形覆盖沟道层的部分顶部、部分侧壁和部分底部的栅氧化层，以及保形覆盖栅氧化层的高k栅介质层。其中，高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，形成栅介质层120的工艺包括原子层沉积工艺。
本实施例中，第一功函数层121用于调节第二型晶体管的阈值电压。
本实施例中，第一功函数层121的材料包括TiN、TaN、TiAl、TiSiN和TiAlC中的一种或多种。其中，第一功函数层121的具体材料根据第二型晶体管的性能而定。
作为一种示例，第二型晶体管为NMOS晶体管，第一功函数层121为N型功函数层。
本实施例中，形成第一功函数层121的工艺包括原子层沉积工艺。
参考图20至图22，去除第一器件区100A的第一功函数层121。
具体地，去除第一器件区100A的第一功函数层121，露出第一器件区100A的栅介质层120，为后续在第一器件区100A中形成环绕覆盖栅介质层120的第二功函数层提供工艺窗口。
本实施例中，去除第一器件区100A的第一功函数层121的工艺包括湿法刻蚀工艺。
湿法刻蚀工艺具有操作简单，工艺效率高等特点，能够将第一器件区100A的第一功函数层121去除干净，降低了在第一器件区100A残留第一功函数层121的概率，同时，湿法刻蚀工艺易于选择较高的刻蚀选择比，在去除第一器件区100A的第一功函数层121的过程中，降低了对其他膜层(例如：栅介质层120)造成损伤的概率。
本实施例中，去除第一器件区100A的第一功函数层121的步骤包括：在基底100的顶部形成覆盖第一功函数层121和阻挡层118的遮挡层123；去除第一器件区100A的遮挡层123；以第二器件区100B的剩余遮挡层123为掩膜，去除第一器件区100A的第一功函数层121。
需要说明的是，在基底100的顶部形成覆盖第一功函数层121和阻挡层118的遮挡层123，为去除第一器件区100A中的遮挡层123提供材料基础，在去除第一器件区100A的第一功函数层121的过程中，位于第二器件区100B中的遮挡层123对第一功函数层121起到保护作用，减少了第一器件区100A中的第一功函数层121受到损伤的风险，从而提高了半导体结构的性能，同时，在后续去除第一器件区100A的第一功函数层121的过程中，位于第二器件区100B中的遮挡层123起到了刻蚀掩膜的作用。
还需要说明的是，在采用刻蚀工艺去除第一器件区100A的遮挡层123过程中，阻挡层118能够降低所采用的刻蚀工艺对第二器件区100B中的阻挡层118造成过多消耗的概率，对第二器件区100B中的第一功函数层121起到保护作用，从而提高了半导体结构的性能。
本实施例中，去除第一器件区100A的遮挡层123的工艺包括湿法刻蚀工艺。
湿法刻蚀工艺具有操作简单，工艺效率高等特点，能够将第一器件区100A的遮挡层123去除干净，降低了在第一器件区100A残留遮挡层123的概率。
本实施例中，遮挡层123的材料包括BARC(底部抗反射涂层)和SARC(牺牲性抗反射涂层)中一种或多种。
其中，BARC和SARC材料均为有机材料，在后续去除遮挡层123的步骤中，降低了去除遮挡层123的工艺难度，同时，在去除第一器件区100A的第一功函数层121的过程中，第二器件区100B中的遮挡层123能够作为刻蚀掩膜。
参考图23至图25，在第一器件区100A中形成覆盖栅介质层120的第二功函数层126；在第一器件区100A和第二器件区100B的基底100顶部形成横跨沟道凸起部101和阻挡层118的栅电极层128，栅电极层128覆盖第一功函数层121和第二功函数层126。
本实施例中，第二功函数层126用于调节第一型晶体管的阈值电压。
本实施例中，第二功函数层126的材料包括TiN、TaN、TiAl、TiSiN和TiAlC中的一种或多种。其中，第二功函数层126的具体材料根据第二型晶体管的性能而定。
作为一种示例，第一型晶体管为PMOS晶体管，第二功函数层126为P型功函数层。
本实施例中，形成第二功函数层126的工艺包括原子层沉积工艺。
本实施例中，第一功函数层121和第二功函数层126的材料不同和/或厚度不同。作为一种示例，第一功函数层121和第二功函数层126的厚度不同。
具体地，晶体管的阈值电压大小由功函数层的厚度决定，本实施例中，第一型晶体管与第二型晶体管之间的阈值电压不同，相应的，第一功函数层121和第二功函数层126的厚度不同。
参考图24，需要说明的是，在形成栅电极层128之前，还包括去除第二器件区100B中的遮挡层118。
去除第二器件区100B中的遮挡层118，将第一器件区100A的第二功函数层126和第二器件区100B中的第一功函数层121全部露出，为形成覆盖第二功函数层126和第一功函数层121的栅电极层128提供工艺窗口。
栅电极层128用于后续与外部结构电连接。
栅电极层128的材料包括Pt、Ti、Ag、W、AL、Cu、Ni和Au中的一种或多种。本实施例中，栅电极层128的材料包括W。
本实施例中，在第一器件区100A和第二器件区100B的基底100顶部形成横跨沟道凸起部101和阻挡层118的栅电极层128的工艺包括化学气相沉积工艺。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一器件区和第二器件区；
沟道凸起结构，位于所述第一器件区和第二器件区的所述基底顶部；
隔离层，位于所述沟道凸起结构侧部的基底中，且所述隔离层露出所述沟道凸起结构；
阻挡层，位于所述第一器件区和第二器件区的交界位置处的隔离层中，所述阻挡层露出所述沟道凸起结构的侧壁，且所述阻挡层的顶部与所述沟道凸起结构的顶部相齐平，所述阻挡层的底部低于所述沟道凸起结构的底部或者与所述沟道凸起结构的底部相齐平；
栅介质层，位于所述第一器件区和第二器件区的隔离层顶部，且环绕覆盖所述沟道凸起结构的部分顶部和部分侧壁；
第一功函数层，覆盖所述第二器件区的栅介质层，并暴露所述第一器件区的栅介质层。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第二功函数层，覆盖所述第一器件区的栅介质层；
栅电极层，位于所述第一功函数层和第二功函数层的顶部，并横跨所述沟道凸起结构和阻挡层。
3.如权利要求2所述的半导体结构，其特征在于，所述第一功函数层和第二功函数层的材料不同和/或厚度不同。
4.如权利要求2或3所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种；
所述第一功函数层和第二功函数层的材料均包括TiN、TaN、TiAl、TiSiN和TiAlC中的一种或多种；
所述栅电极层的材料包括Pt、Ti、Ag、W、AL、Cu、Ni和Au中的一种或多种。
5.如权利要求1所述的半导体结构，其特征在于，以与所述沟道凸起结构的延伸方向相垂直的方向为横向，所述阻挡层的横向尺寸为1纳米至20纳米。
6.如权利要求1所述的半导体结构，其特征在于，所述阻挡层的底部低于所述沟道凸起结构的底部的尺寸范围小于20纳米。
7.如权利要求1所述的半导体结构，其特征在于，所述阻挡层的材料包括氮氧化硅、氮碳氧化硅和氮化硅中的一种或多种。
8.如权利要求1所述的半导体结构，其特征在于，所述沟道凸起结构为沟道叠层结构，沿所述基底表面的法线方向，所述沟道叠层结构包括一个或多个间隔设置的沟道层；所述栅介质层环绕覆盖所述沟道凸起结构的部分顶部、部分侧壁和部分底部；
或者，所述基底的顶部凸立有鳍部，靠近所述鳍部顶部一侧的部分高度的所述鳍部作为所述沟道凸起结构。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一器件区和第二器件区，沿所述基底表面的法线方向，所述第一器件区和第二器件区的所述基底的顶部凸立有沟道凸起部；
在所述沟道凸起部露出的所述基底中形成隔离层，所述隔离层覆盖所述沟道凸起部的侧壁，且所述隔离层的顶部与所述沟道凸起部的顶部相齐平；
在所述第一器件区和第二器件区交界位置处的所述隔离层中形成阻挡层，所述阻挡层的顶部与所述沟道凸起部的顶部相齐平，且所述阻挡层的底部低于所述沟道凸起部的底部或者与所述沟道凸起部的底部相齐平；
去除部分厚度的所述隔离层，露出所述沟道凸起部的侧壁；
去除部分厚度的所述隔离层之后，在所述第一器件区和第二器件区的基底顶部形成环绕覆盖所述沟道凸起部部分顶部、部分侧壁的栅介质层、以及覆盖所述栅介质层的第一功函数层；
去除所述第一器件区的所述第一功函数层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在去除所述第一器件区的所述第一功函数层之后，所述半导体结构的形成方法还包括：在所述第一器件区中形成覆盖所述栅介质层的第二功函数层；在所述第一器件区和第二器件区的所述基底顶部形成横跨所述沟道凸起部和阻挡层的栅电极层，所述栅电极层覆盖所述第一功函数层和第二功函数层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一功函数层和第二功函数层的材料不同和/或厚度不同。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤包括：在所述沟道凸起部的顶部以及所述沟道凸起部露出的所述基底上形成隔离材料层；以所述沟道凸起部的顶部作为停止位置，去除高于所述沟道凸起部顶部的隔离材料层，剩余的位于所述沟道凸起部露出的所述基底上的隔离材料层作为所述隔离层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述隔离材料层的工艺包括化学气相沉积工艺。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，所述隔离层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
15.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤包括：在所述第一器件区和第二器件区交界位置处的所述隔离层中形成开口；在所述沟道凸起部的顶部、所述隔离层的顶部、以及所述开口中形成阻挡材料层；以所述沟道凸起部的顶部作为停止位置，去除高于所述沟道凸起部顶部的阻挡材料层，剩余的位于所述开口中的阻挡材料层作为所述阻挡层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述开口的步骤包括：在所述隔离层和沟道凸起部的顶部形成具有掩膜开口的掩膜层，所述掩膜开口位于所述第一器件区和第二器件区交界位置处的所述隔离层的顶部；以所述掩膜层为掩膜，去除所述掩膜开口露出的所述隔离层，在所述第一器件区和第二器件区交界位置处的所述隔离层中形成开口。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述开口的工艺包括干法刻蚀工艺。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第一器件区的所述第一功函数层的步骤包括：在所述基底的顶部形成覆盖所述第一功函数层和阻挡层的遮挡层；去除所述第一器件区的所述遮挡层；以所述第二器件区的剩余所述遮挡层为掩膜，去除所述第一器件区的所述第一功函数层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，去除所述第一器件区的所述遮挡层的工艺包括湿法刻蚀工艺。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，所述沟道凸起部为叠层结构，所述叠层结构包括一个或多个在纵向上依次堆叠设置的沟道叠层，所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；
去除部分厚度的所述隔离层之后，在形成所述栅介质层之前，还包括：去除所述牺牲层；
或者，
所述基底的顶部凸立有鳍部，靠近所述鳍部顶部一侧的部分高度的所述鳍部作为所述沟道凸起部。
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