CN117492142A - 片上光互连结构及其制作方法 - Google Patents

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Abstract

本发明提供了一种片上光互连结构及其制作方法，旨在通过在具有多个第一光子集成电路芯片的所述半导体晶片上设置有覆盖在相邻两个第一光子集成电路芯片的部分所述第一表面的第二光子集成电路芯片，利用第二光子集成电路芯片的多个第二光波导，将相邻的两个所述第一光子集成电路芯片之间进行光互连，从而实现晶圆级无间断的片上光互连，以提高片上光网络的性能和应用价值。突破了单颗第一光子集成电路芯片尺寸的上限，并且可以根据需要选择在同一光通信中的第一光子集成电路芯片的数量，设计灵活。

Description

片上光互连结构及其制作方法
技术领域
本发明涉及光互连技术领域，特别涉及一种片上光互连结构及其制作方法。
背景技术
随着带宽的数据处理和通信，数据中心和高性能计算机的不断增长的需求必须不断提高自己的能力和表现。该增强数据处理性能应该伴随着功耗的减少以及较低的制造成本。硅光子可能是最有前途的技术，例如，可以在通过波分复用(WDM)使得多个信道并行，从而实现高带宽链路。
目前现有的光互连技术，通常指的是芯片上的互连，即基于单颗芯片内的光互连；对于光互连技术而言，芯片的尺寸越大，其优势越明显。但是，由于受晶圆代工工厂的限制，芯片尺寸(包括硅光子芯片)设有上限，暂无成熟工艺或者成熟代工厂提供单颗芯片尺寸不受限制的硅光子芯片，故导致该光互连的技术应用受到限制，无法充分发挥该技术的潜能。
发明内容
为了克服现有技术的不足，本发明的目的在于提供一种片上光互连结构及其制作方法，以解决现有片上光互连技术受限于单颗光子集成电路芯片的尺寸限制的问题。
本发明的目的采用以下技术方案实现：
根据本发明的一方面，提供一种片上光互连结构，包括：
半导体晶片，所述半导体晶片包括多个第一光子集成电路芯片，每个所述第一光子集成电路芯片具有相对的第一表面和第二表面，其中，每个所述第一光子集成电路芯片包括多个第一光波导；
多个第二光子集成电路芯片，每个所述第二光子集成电路芯片包括多个第二光波导，每个所述第二光子集成电路芯片固定于相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界；
其中，相邻的两个所述第一光子集成电路芯片通过固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片进行光互连。
进一步地，所述多个第二光子集成电路芯片是无源光子集成电路芯片。
进一步地，针对进行光互连的相邻的两个所述第一光子集成电路芯片，该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导与固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片的所述多个第二光波导一一对应，以将该相邻的两个所述第一光子集成电路芯片进行光互连。
可选地，在所述半导体晶片的厚度方向上，该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导的端部的投影与固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的每个所述第二光子集成电路芯片的所述多个第二光波导的端部的投影以一一对应的方式交叠。
可选地，针对进行光互连的相邻的两个所述第一光子集成电路芯片，在该相邻的两个所述第一光子集成电路芯片的所述第一表面上靠近该相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界各设置有至少一个光束重定向元件，其中，每个所述光束重定向元件用于改变光束的方向以进入每个所述第一光波导和/或每个所述第二光波导中；针对固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片，在平行该第二光子集成电路芯片所在平面的方向上，在该第二光子集成电路芯片的所述多个第二光波导的两侧均设置有一组光栅耦合器，每组所述光栅耦合器分别与该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导一一对应并且用于光耦合，其中，每组所述光栅耦合器包括至少一个光栅耦合器元件；其中，相邻的两个所述第一光子集成电路芯片通过所述光束重定向元件、两组光栅耦合器以及所述多个第二光波导进行光互连。
进一步地，每个所述第一光子集成电路芯片包括多个金属连接柱，并且所述金属连接柱的一侧表面从每个所述第一光子集成电路芯片的所述第一表面露出。
进一步地，所述片上光互连结构还包括固定于至少一个所述第一光子集成电路芯片的所述第一表面上的至少一个电子集成电路芯片。
进一步地，在所述半导体晶片的所述第一表面上设置有多个光耦合区，每个所述光耦合区内设置有光耦合接口。
进一步地，所述片上光互连结构还包括多个伪芯片，所述多个伪芯片一一对应固定于所述半导体晶片的所述第一表面上的所述多个光耦合区上，其中，每个所述伪芯片具有上下开口的空腔，所述空腔的开口面对所述光耦合接口并覆盖所述光耦合接口。
进一步地，所述片上光互连结构还包括塑封层，所述塑封层覆盖在所述半导体晶片的所述第一表面上，并且包覆所述多个伪芯片的侧面、至少一个电子集成电路芯片的侧面以及所述多个第二光子集成电路芯片。
进一步地，所述片上光互连结构还包括多个导光结构，所述多个导光结构与所述多个伪芯片一一对应，其中，每个所述导光结构穿过每个所述伪芯片的所述空腔，以将光信号耦合至对应的所述光耦合接口。
根据本发明的另一方面，还提供了一种片上光互连结构的制作方法，所述方法包括：
提供半导体晶片，所述半导体晶片包括多个第一光子集成电路芯片，每个所述第一光子集成电路芯片具有相对的第一表面和第二表面，其中，每个所述第一光子集成电路芯片包括多个第一光波导；
提供多个第二光子集成电路芯片，每个所述第二光子集成电路芯片包括多个第二光波导，将每个所述第二光子集成电路芯片固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界；
其中，针对进行光互连的相邻的两个所述第一光子集成电路芯片，将每个所述第二光子集成电路芯片的所述多个第二光波导与该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导进行一一对准，以将该相邻的两个所述光子集成电路芯片进行光互连。
进一步地，所述方法还包括：将每个所述第二光子集成电路芯片以背面贴装的方式固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界；或者
去除每个所述第二光子集成电路芯片的底部半导体层，将已去除底部半导体层的每个所述第二光子集成电路芯片以正面贴装的方式固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界。
可选地，所述方法还包括：在所述半导体晶片的厚度方向上，将该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导的端部的投影与固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的每个所述第二光子集成电路芯片的所述多个第二光波导的端部的投影以一一对应的方式交叠，以通过绝热耦合的方式将相邻的两个所述第一光子集成电路芯片进行光互连。
可选地，所述方法还包括：在该相邻的两个所述第一光子集成电路芯片的所述第一表面上靠近该相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界各放置有至少一个光束重定向元件；其中，每个所述光束重定向元件用于改变光束的方向以进入每个所述第一光波导和/或每个所述第二光波导中；以及针对固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片，在平行于该第二光子集成电路芯片所在平面的方向上，在该第二光子集成电路芯片的所述多个第二光波导的两侧均形成有一组光栅耦合器，每组所述光栅耦合器分别与该相邻的两个所述光子集成电路芯片的所述多个第一光波导一一对应并且用于光耦合，其中，每组所述光栅耦合器包括至少一个光栅耦合器元件；其中，相邻的两个所述第一光子集成电路芯片通过所述光束重定向元件、两组光栅耦合器以及所述多个第二光波导进行光互连。
进一步地，所述方法还包括：在每个所述第一光子集成电路芯片内制作多个金属连接柱，并将所述金属连接柱的一侧表面从每个所述第一光子集成电路芯片的所述第一表面露出。
进一步地，所述方法还包括：在将每个所述第二光子集成电路芯片固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界之后，针对至少一个所述第一光子集成电路芯片，提供与该第一光子集成电路芯片对应的至少一个电子集成电路芯片，并将所述至少一个电子集成电路芯片固定在该第一光子集成电路芯片的所述第一表面的对应区域。
进一步地，所述方法还包括：在所述半导体晶片的所述第一表面上设置多个光耦合区，在每个所述光耦合区内设置光耦合接口；提供多个伪芯片，每个所述伪芯片具有单面开口的空腔，将所述多个伪芯片一一对应固定在所述多个光耦合区上，以使每个所述伪芯片的所述空腔的开口面对所述光耦合接口并覆盖所述光耦合接口。
进一步地，所述方法还包括：在将所述多个伪芯片一一对应固定在所述多个光耦合区上之后，在所述半导体晶片的所述第一表面上制作塑封层，所述塑封层包覆所述多个伪芯片的侧面、所述至少一个电子集成电路芯片的侧面以及所述多个第二光子集成电路芯片。
进一步地，所述方法还包括：在所述塑封层制作完成之后，在所述半导体晶片远离所述多个第二光子集成电路芯片的一侧对所述半导体晶片的本体进行减薄处理，以露出所述金属连接柱远离所述多个第二光子集成电路芯片一侧的表面。
进一步地，所述方法还包括：在露出所述金属连接柱远离所述多个第二光子集成电路芯片一侧的表面之后，在所述半导体晶片的所述第二表面形成与每个所述金属连接柱一一对应电连接的布线层以及导电凸块。
进一步地，所述方法还包括：减薄所述塑封层、所述多个伪芯片，使得所述多个伪芯片的空腔上下贯通以及所述多个电子集成电路芯片的远离所述半导体晶片的一侧表面露出。
进一步地，所述方法还包括：将导光结构或者激光器芯片通过每个所述伪芯片的开口安装至对应的所述光耦合接口上。
本发明实施例提供的片上光互连结构及其制作方法，旨在通过在具有多个第一光子集成电路芯片的所述半导体晶片上设置有覆盖在相邻两个第一光子集成电路芯片的部分所述第一表面的第二光子集成电路芯片，利用第二光子集成电路芯片的多个第二光波导，将相邻的两个所述第一光子集成电路芯片之间进行光互连，从而实现晶圆级无间断的片上光互连，以提高片上光网络的性能和应用价值。突破了单颗第一光子集成电路芯片尺寸的上限，并且可以根据需要选择在同一光通信中的第一光子集成电路芯片的数量，设计灵活。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施方式。
图1A是根据本发明实施例提供的一种片上光互连结构的俯视结构示意图。
图1B是根据本发明实施例提供的一种片上光互连结构的侧视结构示意图。
图2是根据图1A实施例中相邻的两个所述第一光子集成电路芯片的多个第一光波导通过所述第二光子集成电路芯片的所述多个第二光波导进行光互连的第一种实施方式的侧视结构示意图。
图3是根据图1A实施例中相邻的两个所述第一光子集成电路芯片的多个第一光波导通过所述第二光子集成电路芯片的所述多个第二光波导进行光互连的第二种实施方式的侧视结构示意图。
图4A是根据本发明实施例提供的又一种片上光互连结构的俯视结构示意图。
图4B是根据本发明实施例提供的又一种片上光互连结构的侧视结构示意图。
图5是根据本发明实施例提供的另一种片上光互连结构的侧视结构示意图。
图6是根据本发明实施例提供的片上光互连结构的制作方法的流程图。
图7A-图7I是根据本发明实施例提供的片上光互连结构的制作方法的制作工序示意图。
具体实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。本文中芯片的含义可以包括裸芯片。在涉及方法步骤时，本文图示的先后顺序代表了一种示例性的方案，但不表示对先后顺序的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
针对现有片上光互连技术受限于单颗光子集成电路芯片的尺寸限制的问题，本发明实施例提出了一种片上光互连结构及其制作方法，旨在实现晶圆级范围内无间断的片上光互连。
为使本发明的目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1A是根据本发明实施例提供的一种片上光互连结构的俯视结构示意图，图1B是根据本发明实施例提供的一种片上光互连结构的侧视结构示意图。
如图1A-图1B所示，所述片上光互连结构包括：半导体晶片100，所述半导体晶片100包括多个第一光子集成电路芯片102，每个所述第一光子集成电路芯片102具有相对的第一表面102a和第二表面102b，其中，每个所述第一光子集成电路芯片102包括多个第一光波导110；多个第二光子集成电路芯片200，每个所述第二光子集成电路芯片200包括多个第二光波导210，每个所述第二光子集成电路芯片200固定于相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上并覆盖相邻的两个所述第一光子集成电路芯片102在所述半导体晶片100上对应的区域边界；其中，相邻的两个所述第一光子集成电路芯片102通过固定于该相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上的所述第二光子集成电路芯片200进行光互连。
需要说明的是，在本发明实施例中，所述半导体晶片100例如是一个母板光子晶圆，在该母板光子晶圆上制备有多个第一光子集成电路芯片102。其中，第一光子集成电路芯片102是用光子为信息载体进行信息的处理与传送，其可以是基于硅的光子集成电路芯片。一般地，在该母板光子晶圆的制造过程中，可在相邻两个第一光子集成电路芯片102之间设置有切割道，该切割道代表母板光子晶圆上预留有用于切割的空间，以便于后续可以根据同一光通信中所需承载光通信容量大小进行芯片之间的分离以选择用于光互连的合适数量的第一光子集成电路芯片102。示例性地，在本实施方式中，相邻的两个所述第一光子集成电路芯片102在所述半导体晶片100上对应的区域边界可以为相邻两个第一光子集成电路芯片102之间设置的切割道，并且，上方固定有所述第二光子集成电路芯片200的相邻两个所述第一光子集成电路芯片102之间的切割道不进行芯片切割分离成单独芯片的步骤，该相邻两个所述第一光子集成电路芯片102是连接在一起的芯片，以增强所述第一光子集成电路芯片102和所述第二光子集成电路芯片200的光路对准度，提高光耦合效率，同时节约了工艺成本。
本发明实施例提供的技术方案，旨在通过在具有多个第一光子集成电路芯片的所述半导体晶片上设置有覆盖在相邻两个第一光子集成电路芯片的部分所述第一表面的第二光子集成电路芯片，利用第二光子集成电路芯片的多个第二光波导，将相邻的两个所述第一光子集成电路芯片之间进行光互连，从而实现晶圆级无间断的片上光互连，以提高片上光网络(Optical Network-on-Chip，ONOC)的性能和应用价值。突破了单颗第一光子集成电路芯片尺寸的上限，并且可以根据需要选择在同一光通信中的第一光子集成电路芯片的数量，设计灵活。
进一步地，所述多个第一光波导110和所述多个第二光波导210以并行的方式进行多通道传输，能够显著增加各个所述第一光子集成电路芯片102中传输的光通信容量。
进一步地，所述多个第二光子集成电路芯片200是无源光子集成电路芯片。也即，每个所述第二光子集成电路芯片200在正常工作时不需要另外给它提供电源。使用每个所述第二光子集成电路芯片200内设置的多个第二光波导210进行光信号传输，而且，每个所述第二光子集成电路芯片200在正常工作时也不会产生任何谐波。
示例性地，每个所述第二光子集成电路芯片200的多个第二光波导210基于半导体层上的第一区域图案化形成，在其中一实施例中，所述半导体层例如是SOI(Silicon onInsulator，绝缘体上硅)结构的顶层硅，在顶层硅上通过湿法刻蚀或者激光烧蚀的方式形成多个第二光波导210。当然，在其他实施例中，也可以采用其他方式在所述第二光子集成电路芯片200上形成多个第二光波导210。本发明实施例在此不做限制。
图2是根据图1A实施例中相邻的两个所述第一光子集成电路芯片的多个第一光波导通过所述第二光子集成电路芯片的所述多个第二光波导进行光互连的第一种实施方式的侧视结构示意图。
可选地，如图2所示，针对进行光互连的相邻的两个所述第一光子集成电路芯片102，该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110与固定于该相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上的所述第二光子集成电路芯片200的所述多个第二光波导210一一对应，以将该相邻的两个所述第一光子集成电路芯片102进行光互连。
进一步地，在所述半导体晶片100的厚度方向上，该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110的端部的投影与固定于该相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上的每个所述第二光子集成电路芯片200的所述多个第一光波导110的端部与第二光波导210的端部的投影以一一对应的方式交叠。该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110的端部通过绝热耦合的方式实现相邻的两个所述第一光子集成电路芯片102之间的光互连。
图3是根据图1A实施例中相邻的两个所述第一光子集成电路芯片的多个第一光波导通过所述第二光子集成电路芯片的所述多个第二光波导进行光互连的第二种实施方式的侧视结构示意图。
可选地，如图3所示，针对进行光互连的相邻的两个所述第一光子集成电路芯片102，在该相邻的两个所述第一光子集成电路芯片102的所述第一表面102a上靠近该相邻的两个所述第一光子集成电路芯片102在所述半导体晶片100上对应的区域边界各设置有至少一个光束重定向元件810，其中，每个所述光束重定向元件810用于改变光束的方向以进入每个所述第一光波导110和/或每个所述第二光波导210中；针对固定于该相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上的所述第二光子集成电路芯片200，在平行该第二光子集成电路芯片200所在平面的方向上，在该第二光子集成电路芯片200的所述多个第二光波导210的两侧均设置有一组光栅耦合器213，每组所述光栅耦合器213分别与该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110一一对应并且用于光耦合，其中，每组所述光栅耦合器213包括至少一个光栅耦合器元件；其中，相邻的两个所述第一光子集成电路芯片102通过所述光束重定向元件810、两组光栅耦合器213以及所述多个第二光波导210进行光互连。
示例性地，在本发明实施例中，所述光束重定向元件810可以是棱镜组件，该棱镜组件用于改变光束的传输方向以进入每个所述第一光波导110和/或每个所述第二光波导210中，具体地，该棱镜组件为三棱镜，该三棱镜具有两个直角边和一个斜边，该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110的端部均正对棱镜组件的斜边，以将一个第一光子集成电路芯片102的所述多个第一光波导110传输的光束的传播方向改变90度后经由一组所述光栅耦合器213传输到第二光子集成电路芯片200的所述多个第二光波导中210中，并由另一组所述光栅耦合器213传输到另一个第一光子集成电路芯片102中，从而实现相邻的两个所述第一光子集成电路芯片102的光互连。
可选地，如图3所示，可在每个所述第一光子集成电路芯片102的第一表面102a上开设有凹槽，并将所述光束重定向元件810容置于该凹槽中，一方面起到固定及限位的作用，另一方面也能够调节该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110的光束恰好入射/出射至该光束重定向元件810的中部，以避免发生不必要的光损耗。
进一步地，如图1B所示，每个所述第一光子集成电路芯片102包括多个金属连接柱1022，并且所述金属连接柱1022的一侧表面从每个所述第一光子集成电路芯片102的所述第一表面102a露出。
图4A是根据本发明实施例提供的又一种片上光互连结构的俯视结构示意图，图4B是根据本发明实施例提供的又一种片上光互连结构的侧视结构示意图。
如图4A和图4B所示，所述片上光互连结构还包括固定于至少一个所述第一光子集成电路芯片102的所述第一表面102a上的至少一个电子集成电路芯片300。其中，每个所述电子集成电路芯片300是用电子为信息载体进行信息的处理与数据的传送，例如基于硅的电子集成电路芯片、基于锗的电子集成电路芯片或者化合物半导体电子集成电路芯片，通过将至少一个所述第一光子集成电路芯片102和所述至少一个电子集成电路芯片300进行堆叠可实现光子集成电路芯片和电子集成电路芯片的集成。
示例性地，至少一个电子集成电路芯片300例如可以采用焊接或者其他方式进行固定于至少一个所述第一光子集成电路芯片102的所述第一表面102a上的非光耦合区域及非所述第二光子集成电路芯片200所覆盖的区域。本发明实施例中，所述至少一个电子集成电路芯片300采用倒装焊接的方式焊接到所述至少一个第一光子集成电路芯片102的所述第一表面102a上。可选地，在每个所述电子集成电路芯片300与所述第一表面102a之间的缝隙处填充底胶(under fill)以进一步地加固每个所述电子集成电路芯片300。
本发明实施例中示意了在所述第一光子集成电路芯片102的第一表面102a的上方形成一个所述电子集成电路芯片300，在实际使用中，可以是多于一个的所述电子集成电路芯片300，例如2个、3个、4个或者更多，可以根据实际需要灵活选择。
进一步地，在所述半导体晶片100的所述第一表面102a上设置有多个光耦合区1024，每个所述光耦合区1024内设置有光耦合接口104。一部分的光耦合接口104使得外部光源提供的光可以通过光纤阵列(Fiber Array，FA)等导光结构600输入到光耦合接口104中，进而使光信号在每个所述第一光子集成电路芯片102的多个第一光波导110中进行传输。例如通过与光耦合接口104内的光栅耦合器耦合进第一光子集成电路芯片102。另一部分光耦合接口104使得经过多个所述第一光子集成电路芯片102传输/处理后的光信号通过光纤阵列等导光结构600传输到其衬底上的集成电路芯片结构进行后续处理。在本实施方案中，光耦合接口104的位置可以根据实际需要设置，布局更加灵活。需要说明的是，在其他实施例中，也可以在光耦合接口104内相应的设置其他用于传输光信号的光互连接口或者器件。
图5是根据本发明实施例提供的另一种片上光互连结构的侧视结构示意图。
如图5所示，所述片上光互连结构还包括多个伪芯片400，所述多个伪芯片400一一对应固定于所述半导体晶片100的所述第一表面102a上的所述多个光耦合区1024上，其中，每个所述伪芯片400具有上下开口的空腔，所述空腔的开口面对所述光耦合接口104并覆盖所述光耦合接口104。
继续参考图5所示，所述片上光互连结构还包括塑封层106，所述塑封层106覆盖在所述半导体晶片100的所述第一表面102a上，并且包覆所述多个伪芯片400的侧面、所述至少一个电子集成电路芯片300的侧面以及所述多个第二光子集成电路芯片200。
进一步地，所述片上光互连结构还包括多个导光结构600，所述多个导光结构600与所述多个伪芯片400一一对应，其中，每个所述导光结构600穿过每个所述伪芯片400的所述空腔，以将光信号耦合至对应的所述光耦合接口104。
根据本发明的又一方面，还提供了一种片上光互连结构的制作方法。
图6是根据本发明实施例提供的片上光互连结构的制作方法的流程图。所述片上光互连结构的制作方法包括：
S101，提供半导体晶片，所述半导体晶片包括多个第一光子集成电路芯片，每个所述第一光子集成电路芯片具有相对的第一表面和第二表面，其中，每个所述第一光子集成电路芯片包括多个第一光波导；
S102，提供多个第二光子集成电路芯片，每个所述第二光子集成电路芯片包括多个第二光波导，将每个所述第二光子集成电路芯片固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界；
其中，针对进行光互连的相邻的两个所述第一光子集成电路芯片，将每个所述第二光子集成电路芯片的所述多个第二光波导与该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导进行一一对准，以将该相邻的两个所述光子集成电路芯片进行光互连。
图7A-图7I是根据本发明实施例提供的片上光互连结构的制作方法的制作工序示意图。
以下将结合图7A-图7I以及图1A、图1B、图2、图3对本发明实施例进行详细说明。
示例性地，请参阅图7A所示，首先提供半导体晶片100，所述半导体晶片100包括多个第一光子集成电路芯片102，每个所述第一光子集成电路芯片102具有相对的第一表面102a和第二表面102b，其中，每个所述第一光子集成电路芯片102包括多个第一光波导110。
需要说明的是，在本发明实施例中，所述半导体晶片100例如是一个母板光子晶圆，该母板光子晶圆上具有多个第一光子集成电路芯片102，在相邻两个第一光子集成电路芯片102之间可以具有切割道，该切割道代表母板光子晶圆上预留有用于切割的空间，以便于后续可以根据同一光通信中所需承载光通信容量大小进行芯片之间的分离以选择用于光互连的合适数量的第一光子集成电路芯片102。
请参阅图7B所示，提供多个第二光子集成电路芯片200，每个所述第二光子集成电路芯片200包括多个第二光波导210，将每个所述第二光子集成电路芯片200固定在相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上并覆盖相邻的两个所述第一光子集成电路芯片102在所述半导体晶片上100对应的区域边界；其中，相邻的两个所述第一光子集成电路芯片102在所述半导体晶片上100对应的区域边界可以是相邻两个第一光子集成电路芯片102之间的切割道；其中，针对进行光互连的相邻的两个所述第一光子集成电路芯片102，将每个所述第二光子集成电路芯片200的所述多个第二光波导210与该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110进行一一对准，以将该相邻的两个所述光子集成电路芯片102进行光互连。
在本发明实施例中，所述多个第二光子集成电路芯片200是无源光子集成电路芯片。每个所述第二光子集成电路芯片200在正常工作时不需要另外给它提供电源。使用每个所述第二光子集成电路芯片200内设置的多个第二光波导210进行光信号传输，而且，每个所述第二光子集成电路芯片200在正常工作时也不会产生任何谐波。
示例性地，每个所述第二光子集成电路芯片200的多个第二光波导210基于半导体层上的第一区域图案化形成，在其中一实施例中，所述半导体层例如是SOI(Silicon onInsulator，绝缘体上硅)结构的顶层硅，在顶层硅上通过湿法刻蚀或者激光烧蚀的方式形成多个第二光波导210。当然，在其他实施例中，也可以采用其他方式在所述第二光子集成电路芯片200上形成多个第二光波导210。本发明实施例在此不做限制。
为了尽可能地能够减少每个所述第二光子集成电路芯片200的多个第二光波导210与位于其下方的相邻两个第一光子集成电路芯片102的多个第一光波导110的耦合距离，可选地，在本发明的一些实施方式中，将每个所述第二光子集成电路芯片200以背面贴装的方式固定在相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上并覆盖相邻的两个所述第一光子集成电路芯片102在所述半导体晶片100上对应的区域边界。
可选地，在本发明的另一些实施方式中，也可以通过去除每个所述第二光子集成电路芯片200的底部半导体层，将已去除底部半导体层的每个所述第二光子集成电路芯片200以正面贴装的方式固定在相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上并覆盖相邻的两个所述第一光子集成电路芯片102在所述半导体晶片100上对应的区域边界。
进一步地，结合图2所示，在所述半导体晶片100的厚度方向上，将该相邻的两个所述第一光子集成电路芯片102的所述多个第一光波导110的端部的投影与固定于该相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上的每个所述第二光子集成电路芯片200的所述多个第二光波导210的端部的投影以一一对应的方式交叠，以通过绝热耦合的方式实现相邻的两个所述第一光子集成电路芯片102之间的光互连。
进一步地，结合图3所示，在该相邻的两个所述第一光子集成电路芯片102的所述第一表面102a上靠近该相邻的两个所述第一光子集成电路芯片102在所述半导体晶片100上对应的区域边界各放置有至少一个光束重定向元件810；其中，每个所述光束重定向元件810用于改变光束的方向以进入每个所述第一光波导110和/或每个所述第二光波导210中；以及针对固定于该相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上的所述第二光子集成电路芯片200，在平行于该第二光子集成电路芯片200所在平面的方向上，在该第二光子集成电路芯片200的所述多个第二光波导210的两侧均形成有一组光栅耦合器213，每组所述光栅耦合器213分别与该相邻的两个所述光子集成电路芯片102的所述多个第一光波导110一一对应并且用于光耦合，其中，每组所述光栅耦合器213包括至少一个光栅耦合器元件；其中，相邻的两个所述第一光子集成电路芯片102通过所述光束重定向元件810、两组光栅耦合器213以及所述多个第二光波导210进行光互连。
示例性地，所述光栅耦合器213例如可以是具有多个通道的回环光栅耦合器。
进一步地，在每个所述第一光子集成电路芯片102内制作多个金属连接柱1022，并将所述金属连接柱1022的一侧表面从每个所述第一光子集成电路芯片102的所述第一表面102a露出。
具体地，当所述第一光子集成电路芯片102为基于硅的光子集成电路芯片时，在所述第一光子集成电路芯片102中的衬底中制作多个导电通孔，导电通孔可以作为导电通道的一部分，该导电通孔在制造时可采用“硅通孔”(Through Silicon Via，TSV)技术，TSV是一项高密度封装技术，正在逐渐取代目前工艺比较成熟的引线键合技术，被认为是第四代封装技术。TSV技术通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。硅通孔技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现芯片间的低功耗、高速通信，增加宽带和实现器件集成的小型化。TSV工艺可以包括深硅刻蚀形成微孔或盲孔、绝缘层/阻挡层/种子层的沉积、深孔填充、化学机械抛光、减薄、以及再分布引线制备等工艺技术，在所述第一光子集成电路芯片102中形成导电通孔的工艺方法包括但不限于激光刻蚀、深反应离子刻蚀等，在形成导电通孔后再采用例如深孔填充等工艺进行导电材料(例如金属)的填充。本发明在此不再赘述。
进一步地，如图7B-图7C所示，在将每个所述第二光子集成电路芯片200固定在相邻的两个所述第一光子集成电路芯片102的部分所述第一表面102a上并覆盖相邻的两个所述第一光子集成电路芯片102在所述半导体晶片100上对应的区域边界之后，针对至少一个所述第一光子集成电路芯片102，提供与该第一光子集成电路芯片102对应的至少一个电子集成电路芯片300，并将所述至少一个电子集成电路芯片300固定在该第一光子集成电路芯片102的所述第一表面102a的对应区域。
进一步地，如图7D所示，在所述半导体晶片100上所述第一表面102a上制作有多个光耦合区1024，在每个所述光耦合区1024内设置光耦合接口104。为了形成对每个所述光耦合区1024内的光耦合接口104的保护，提供多个伪芯片400，每个所述伪芯片400具有单面开口的空腔，将所述多个伪芯片400一一对应固定在所述多个光耦合区1024上，以使每个所述伪芯片400的所述空腔的开口面对所述光耦合接口104并覆盖所述光耦合接口104。所述伪芯片400及其空腔可以对所述光耦合接口104形成封闭的保护空间，以避免后续在对所述片上光互连结构进行塑封的过程中，塑封层中的有机物材料接触光耦合区后造成有机物残留，从而严重影响到所述光耦合接口104的耦合效率，导致其光损耗严重，进而影响所述第一光子集成电路芯片102的正常运行。
需要说明的是，伪芯片400是指其上不集成或者不具有任何光子器件和电子器件的晶片，例如裸硅片。
进一步地，如图7E所示，在将所述多个伪芯片400一一对应固定在所述多个光耦合区1024上之后，在所述半导体晶片100的所述第一表面102a上制作塑封层106，所述塑封层106包覆所述多个伪芯片400的侧面、所述至少一个电子集成电路芯片300的侧面以及所述多个第二光子集成电路芯片200。具体地，所述塑封层106的注塑材料例如可以是环氧树脂，其在熔融状态下覆盖所述半导体晶片100的所述第一表面102a，并在固化后形成塑封层106，使得所述多个伪芯片400、所述至少一个电子集成电路芯片300以及所述多个第二光子集成电路芯片200均被牢固地固定在所述半导体晶片100的相应位置上，从而能够形成稳定的封装结构。
如图7F所示，在所述塑封层106制作完成之后，在所述半导体晶片100远离所述多个第二光子集成电路芯片200的一侧对所述半导体晶片100的本体进行减薄处理，以露出所述金属连接柱1022远离所述多个第二光子集成电路芯片200一侧的表面。
随后，在露出所述金属连接柱1022远离所述多个第二光子集成电路芯片200一侧的表面之后，在所述半导体晶片100的所述第二表面102b形成与每个所述金属连接柱1022一一对应电连接的布线层以及导电凸块1023，以实现所述金属连接柱1022与外部电连接点进行电连接。
如图7G所示，减薄所述塑封层106、所述多个伪芯片400，使得所述多个伪芯片400的空腔上下贯通以及所述多个电子集成电路芯片300的远离所述半导体晶片100的一侧表面露出。
如图7H所示，在将所述多个伪芯片400的空腔上下贯通以及所述多个电子集成电路芯片300的远离所述半导体晶片100的一侧表面露出之后，将所述半导体晶片100的第二表面102b固定到封装基板500上。
最后，如图7I所示，将导光结构600或者激光器芯片通过每个所述伪芯片400的开口安装至对应的所述光耦合接口104上。示例性地，所示导光结构600为光纤阵列，光纤阵列穿过每个所述伪芯片400的空腔耦合至所述光耦合接口104，根据一些实施例，可以使用光耦合胶将光纤阵列倾斜地耦合到光耦合接口104。例如，可以相对于所述半导体晶片100的第一表面102a以45°角的方式将光纤阵列耦合至光耦合器的光耦合接口，光纤阵列的另一端连接外部光源，以提供对所述第一光子集成电路芯片102的光信号输入。
由上述内容可知，本发明实施例提供的片上光互连结构及其制作方法，旨在通过在具有多个第一光子集成电路芯片的所述半导体晶片上设置有覆盖在相邻两个第一光子集成电路芯片的部分所述第一表面的第二光子集成电路芯片，利用第二光子集成电路芯片的多个第二光波导，将相邻的两个所述第一光子集成电路芯片之间进行光互连，从而实现晶圆级无间断的片上光互连，以提高片上光网络(Optical Network-on-Chip，ONOC)的性能和应用价值。不仅突破单颗第一光子集成电路芯片尺寸的上限，而且在该晶圆级的片上光互连结构中，光输入端和输出端的端口可以灵活设置在该晶圆级的片上光互连结构的任何位置，并且可以根据需要选择在同一光通信中的第一光子集成电路芯片的数量，设计灵活。
进一步地，所述多个第一光波导和所述多个第二光波导以并行的方式进行多通道传输，能够显著增加每个所述第一光子集成电路芯片中传输的光通信容量。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。

Claims (23)

1.一种片上光互连结构，其特征在于，包括：
半导体晶片，所述半导体晶片包括多个第一光子集成电路芯片，每个所述第一光子集成电路芯片具有相对的第一表面和第二表面，其中，每个所述第一光子集成电路芯片包括多个第一光波导；
多个第二光子集成电路芯片，每个所述第二光子集成电路芯片包括多个第二光波导，每个所述第二光子集成电路芯片固定于相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界；
其中，相邻的两个所述第一光子集成电路芯片通过固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片进行光互连。
2.如权利要求1所述的片上光互连结构，其特征在于，
所述多个第二光子集成电路芯片是无源光子集成电路芯片。
3.如权利要求2所述的片上光互连结构，其特征在于，
针对进行光互连的相邻的两个所述第一光子集成电路芯片，该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导与固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片的所述多个第二光波导一一对应，以将该相邻的两个所述第一光子集成电路芯片进行光互连。
4.如权利要求3所述的片上光互连结构，其特征在于，
在所述半导体晶片的厚度方向上，该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导的端部的投影与固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的每个所述第二光子集成电路芯片的所述多个第二光波导的端部的投影以一一对应的方式交叠。
5.如权利要求2所述的片上光互连结构，其特征在于，
针对进行光互连的相邻的两个所述第一光子集成电路芯片，在该相邻的两个所述第一光子集成电路芯片的所述第一表面上靠近该相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界各设置有至少一个光束重定向元件，其中，每个所述光束重定向元件用于改变光束的方向以进入每个所述第一光波导和/或每个所述第二光波导中；
针对固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片，在平行该第二光子集成电路芯片所在平面的方向上，在该第二光子集成电路芯片的所述多个第二光波导的两侧均设置有一组光栅耦合器，每组所述光栅耦合器分别与该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导一一对应并且用于光耦合，其中，每组所述光栅耦合器包括至少一个光栅耦合器元件；
其中，相邻的两个所述第一光子集成电路芯片通过所述光束重定向元件、两组光栅耦合器以及所述多个第二光波导进行光互连。
6.如权利要求1所述的片上光互连结构，其特征在于，
每个所述第一光子集成电路芯片包括多个金属连接柱，并且所述金属连接柱的一侧表面从每个所述第一光子集成电路芯片的所述第一表面露出。
7.如权利要求6所述的片上光互连结构，其特征在于，
所述片上光互连结构还包括固定于至少一个所述第一光子集成电路芯片的所述第一表面上的至少一个电子集成电路芯片。
8.如权利要求1所述的片上光互连结构，其特征在于，
在所述半导体晶片的所述第一表面上设置有多个光耦合区，每个所述光耦合区内设置有光耦合接口。
9.如权利要求8所述的片上光互连结构，其特征在于，
所述片上光互连结构还包括多个伪芯片，所述多个伪芯片一一对应固定于所述半导体晶片的所述第一表面上的所述多个光耦合区上，其中，每个所述伪芯片具有上下开口的空腔，所述空腔的开口面对所述光耦合接口并覆盖所述光耦合接口。
10.如权利要求9所述的片上光互连结构，其特征在于，
所述片上光互连结构还包括塑封层，所述塑封层覆盖在所述半导体晶片的所述第一表面上，并且包覆所述多个伪芯片的侧面、至少一个电子集成电路芯片的侧面以及所述多个第二光子集成电路芯片。
11.如权利要求10所述的片上光互连结构，其特征在于，
所述片上光互连结构还包括多个导光结构，所述多个导光结构与所述多个伪芯片一一对应，其中，每个所述导光结构穿过每个所述伪芯片的所述空腔，以将光信号耦合至对应的所述光耦合接口。
12.一种片上光互连结构的制作方法，其特征在于，所述方法包括：
提供半导体晶片，所述半导体晶片包括多个第一光子集成电路芯片，每个所述第一光子集成电路芯片具有相对的第一表面和第二表面，其中，每个所述第一光子集成电路芯片包括多个第一光波导；
提供多个第二光子集成电路芯片，每个所述第二光子集成电路芯片包括多个第二光波导，将每个所述第二光子集成电路芯片固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界；
其中，针对进行光互连的相邻的两个所述第一光子集成电路芯片，将每个所述第二光子集成电路芯片的所述多个第二光波导与该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导进行一一对准，以将该相邻的两个所述光子集成电路芯片进行光互连。
13.如权利要求12所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
将每个所述第二光子集成电路芯片以背面贴装的方式固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界；或者
去除每个所述第二光子集成电路芯片的底部半导体层，将已去除底部半导体层的每个所述第二光子集成电路芯片以正面贴装的方式固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界。
14.如权利要求13所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在所述半导体晶片的厚度方向上，将该相邻的两个所述第一光子集成电路芯片的所述多个第一光波导的端部的投影与固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的每个所述第二光子集成电路芯片的所述多个第二光波导的端部的投影以一一对应的方式交叠，以通过绝热耦合的方式将相邻的两个所述第一光子集成电路芯片进行光互连。
15.如权利要求13所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在该相邻的两个所述第一光子集成电路芯片的所述第一表面上靠近该相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界各放置有至少一个光束重定向元件；其中，每个所述光束重定向元件用于改变光束的方向以进入每个所述第一光波导和/或每个所述第二光波导中；以及
针对固定于该相邻的两个所述第一光子集成电路芯片的部分所述第一表面上的所述第二光子集成电路芯片，在平行于该第二光子集成电路芯片所在平面的方向上，在该第二光子集成电路芯片的所述多个第二光波导的两侧均形成有一组光栅耦合器，每组所述光栅耦合器分别与该相邻的两个所述光子集成电路芯片的所述多个第一光波导一一对应并且用于光耦合，其中，每组所述光栅耦合器包括至少一个光栅耦合器元件；
其中，相邻的两个所述第一光子集成电路芯片通过所述光束重定向元件、两组光栅耦合器以及所述多个第二光波导进行光互连。
16.如权利要求12所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在每个所述第一光子集成电路芯片内制作多个金属连接柱，并将所述金属连接柱的一侧表面从每个所述第一光子集成电路芯片的所述第一表面露出。
17.如权利要求16所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在将每个所述第二光子集成电路芯片固定在相邻的两个所述第一光子集成电路芯片的部分所述第一表面上并覆盖相邻的两个所述第一光子集成电路芯片在所述半导体晶片上对应的区域边界之后，针对至少一个所述第一光子集成电路芯片，提供与该第一光子集成电路芯片对应的至少一个电子集成电路芯片，并将所述至少一个电子集成电路芯片固定在该第一光子集成电路芯片的所述第一表面的对应区域。
18.如权利要求17所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在所述半导体晶片的所述第一表面上设置多个光耦合区，在每个所述光耦合区内设置光耦合接口；
提供多个伪芯片，每个所述伪芯片具有单面开口的空腔，将所述多个伪芯片一一对应固定在所述多个光耦合区上，以使每个所述伪芯片的所述空腔的开口面对所述光耦合接口并覆盖所述光耦合接口。
19.如权利要求18所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在将所述多个伪芯片一一对应固定在所述多个光耦合区上之后，在所述半导体晶片的所述第一表面上制作塑封层，所述塑封层包覆所述多个伪芯片的侧面、所述至少一个电子集成电路芯片的侧面以及所述多个第二光子集成电路芯片。
20.如权利要求19所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在所述塑封层制作完成之后，在所述半导体晶片远离所述多个第二光子集成电路芯片的一侧对所述半导体晶片的本体进行减薄处理，以露出所述金属连接柱远离所述多个第二光子集成电路芯片一侧的表面。
21.如权利要求20所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
在露出所述金属连接柱远离所述多个第二光子集成电路芯片一侧的表面之后，在所述半导体晶片的所述第二表面形成与每个所述金属连接柱一一对应电连接的布线层以及导电凸块。
22.如权利要求21所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
减薄所述塑封层、所述多个伪芯片，使得所述多个伪芯片的空腔上下贯通以及所述多个电子集成电路芯片的远离所述半导体晶片的一侧表面露出。
23.如权利要求22所述的片上光互连结构的制作方法，其特征在于，所述方法还包括：
将导光结构或者激光器芯片通过每个所述伪芯片的开口安装至对应的所述光耦合接口上。
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CN115241074A (zh) * 2021-04-23 2022-10-25 南京光智元科技有限公司 光子半导体装置及其制造方法
CN113241329B (zh) * 2021-04-30 2022-06-17 杭州光智元科技有限公司 光电芯片的三维封装方法及封装结构
CN114613685A (zh) * 2022-03-07 2022-06-10 杭州光智元科技有限公司 封装方法及封装结构
CN114647048B (zh) * 2022-03-15 2023-12-26 上海曦智科技有限公司 封装结构的制作方法
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