CN117476739A - 存储器及其制造方法 - Google Patents
存储器及其制造方法 Download PDFInfo
- Publication number
- CN117476739A CN117476739A CN202211193788.3A CN202211193788A CN117476739A CN 117476739 A CN117476739 A CN 117476739A CN 202211193788 A CN202211193788 A CN 202211193788A CN 117476739 A CN117476739 A CN 117476739A
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- semiconductor
- bit line
- layer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 250
- 239000000758 substrate Substances 0.000 claims abstract description 150
- 238000000034 method Methods 0.000 claims abstract description 50
- 239000003989 dielectric material Substances 0.000 claims description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000009826 distribution Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 171
- 239000013067 intermediate product Substances 0.000 description 49
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 239000010409 thin film Substances 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 239000000470 constituent Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
一种存储器及其制造方法，涉及半导体技术领域，存储器包括行列分布的多个晶体管，还包括：第一半导体衬底；位线层，所述位线层设置在所述第一半导体衬底的一侧，所述位线层包括多条位线，各所述位线沿列方向延伸且在行方向间隔排列；多个半导体柱，多个所述半导体柱设置在所述位线层远离所述第一半导体衬底的一侧，并且多个所述半导体柱沿行方向和列方向间隔排列；所述多个半导体柱均包含相向设置的第一端面和第二端面，所述第一端面靠近所述第一半导体衬底并与所述位线连接。位线置于半导体柱顶端避免高温工艺过程对位线造成影响。
Description
技术领域
本申请涉及但不限于半导体器件领域，尤指一种存储器及其制造方法。
背景技术
垂直晶体管，例如，垂直环栅晶体管(Vertical gate-all-around,VGAA)的一些实施例是先做位线(Bit Line,BL)互连，然后在此基础上进行绝缘隔离和形成金属栅极。因为工艺尺寸很小，通常的绝缘隔离都是采用炉管的制程，所以会有多次长时间(例如，3小时至5小时)的高温(例如，>700℃)工艺，而在这样的热预算下，已经完成互连的金属位线在多次较高热预算的工艺制程下，较难避免位线的金属扩散并且维持结构稳定性不受破坏。而且，若金属位线与位于其下方的硅衬底直接接触，也会存在一定的漏电问题。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种存储器，所述存储器包括行列分布的多个晶体管，还包括：
第一半导体衬底；
位线层，所述位线层设置在所述第一半导体衬底的一侧，所述位线层包括多条位线，各所述位线沿列方向延伸且在行方向间隔排列；
多个半导体柱，多个所述半导体柱设置在所述位线层远离所述第一半导体衬底的一侧，并且多个所述半导体柱沿行方向和列方向间隔排列；
所述多个半导体柱均包含相向设置的第一端面和第二端面，所述第一端面靠近所述第一半导体衬底并与所述位线连接。
示例性的，所述存储器还可以包括第二半导体衬底，所述第二半导体衬底包含多个沟槽，所述沟槽中设置有所述多个半导体柱，所述沟槽中的所述多个半导体柱的底部设置有所述位线层；
所述第二半导体衬底与所述第一半导体衬底通过键合的方式结合在一起。
示例性的，所述存储器还可以包括形成在所述第一半导体衬底上的第一介电质层，所述第一介电质层位于所述位线层与所述第一半导体衬底之间。
示例性的，所述位线层的位线包括第一导电层，所述第一导电层设置在所述第一介电质层远离所述第一半导体衬底的一侧并且与包含所述第一介电质层的所述第一半导体衬底焊接在一起；
所述第一导电层的材料选自金和铜中的任意一种或多种。
示例性的，其中，所述位线层的位线还包括第二导电层，所述第二导电层设置在所述第一介电质层与所述第一导电层之间；
所述第二导电层的材料选自钴、钛和镍中的任意一种或多种。
示例性的，所述存储器还可以包括外接导线，所述外接导线与所述半导体柱的所述第二端面连接。
本申请实施例还提供了一种存储器的制造方法，包括：
提供第一半导体衬底；
提供第二半导体衬底，在所述第二半导体衬底上刻蚀出多个沿列方向延伸的第一沟槽和多个沿行方向延伸的第二沟槽，得到多个半导体柱；
所述半导体柱上依次包括源极区、沟道区和漏极区，在所述半导体柱的侧壁上依次沉积栅极绝缘层和栅极，并使所述栅极绝缘层和所述栅极环绕所述沟道区对应的部分所述侧壁；
在所述第二半导体衬底的上表面露出所述半导体柱的漏极区，在所述第二半导体衬底的上表面沉积导电层，并对所述导电层进行图案化，得到多条沿行方向间隔排列并且沿列方向延伸的位线，一条所述位线与每列所述半导体柱连接；
将所述第一半导体衬底和所述第二半导体衬底键合在一起，并且使所述位线位于所述第一半导体衬底和所述半导体柱之间。
示例性的，
所述第二半导体衬底可以包含第一主表面和第二主表面，所述第一沟槽和所述第二沟槽可以位于所述第一主表面；
所述制造方法还可以包括：在所述第一半导体衬底和所述第二半导体衬底键合在一起之后，
对所述第二半导体衬底的第二主表面进行减薄，露出所述半导体柱的一端，所述半导体柱露出的一端为所述源极区。
示例性的，所述制造方法还可以包括：在刻蚀出所述第一沟槽之后以及刻蚀所述第二沟槽之前，
在所述第一沟槽中填充第一介电质材料。
示例性的，所述制造方法还可以包括：
在所述半导体柱的侧壁上沉积所述栅极绝缘层和所述栅极之后，在所述第二半导体衬底的上表面沉积导电层之前，
在所述第一沟槽和所述第二沟槽的剩余空间中填充第二介电质材料。
示例性的，所述制造方法还可以包括：在对所述第二半导体衬底的第二主表面进行减薄之后，
在所述第一沟槽和所述第二沟槽表面沉积第三介电质材料，露出所述源极区并在所述源极区形成外接导线。
示例性的，
所述第一介电质材料和所述第三介电质材料各自独立地选自氧化硅、氮化硅、碳氮氧化硅和碳氮化硅中的任意一种或多种；
所述第二介电质材料选自氮化硅和碳氮化硅中的任意一种或多种，并且所述第二介电质材料与所述第一介电质材料是不同的。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请示例性实施例的存储器的俯视结构示意图；
图2A为图1所示的存储器在a-a’截面上的纵截面结构示意图；
图2B为图1所示的存储器在b-b’截面上的纵截面结构示意图；
图2C为图1所示的存储器在c-c’截面上的纵截面结构示意图；
图2D为图1所示的存储器在d-d’截面上的纵截面结构示意图；
图3A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；
图3B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；
图3C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；
图3D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图；
图4A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；
图4B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；
图4C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；
图4D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图；
图5A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；
图5B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；
图6A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；
图6B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；
图6C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；
图6D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图；
图7A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；
图7B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；
图7C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；
图7D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图。
附图中的标记符号的含义为：
10-第一半导体衬底；20-第一介电质层；30-位线层；31-位线；40-半导体柱；41-源极区；42-沟道区；43-漏极区；50-栅极；60-第二介电质层；70-外接导线；80-第一沟槽；90-第二沟槽；100-第三介电质层；101-第一介电质材料；102-第二介电质材料；103-第三介电质材料；110-字线；120-第二半导体衬底。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本申请的宗旨及其范围的条件下被变换为各种各样的形式。因此，本申请不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请中的附图比例可以作为实际工艺中的参考，但不限于此。例如：半导体层的宽长比、各个膜层的厚度和间距，可以根据实际需要进行调整。本申请中所描述的附图仅是结构示意图，本申请的一个方式不局限于附图所示的形状或数值等。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。
本申请实施例提供了一种存储器，所述存储器包括行列分布的多个晶体管，还包括：
第一半导体衬底；示例性的，为晶圆衬底；
第一介电质层，所述第一介电质层设置在所述第一半导体衬底一侧；该第一介电质层为可选，在其他实施例中也可以不设置；
位线层，所述位线层设置在所述第一介电质层远离所述第一半导体衬底的一侧，所述位线层包括多条位线，各所述位线沿列方向延伸且在行方向间隔排列；所述位线层也可以直接与所述第一半导体衬底接触；
多个半导体柱，多个所述半导体柱设置在所述位线层远离所述第一半导体衬底的一侧，并且多个所述半导体柱沿行方向和列方向间隔排列，每个所述半导体柱均依次包括源极区、沟道区和漏极区，每列所述半导体柱的源极或漏极与沿列方向延伸的一条相同的位线连接；
示例性的，所述多个半导体柱均具有侧表面和第一端面和第二端面，第一端面和第二端面相向设置，所述第一端面靠近所述第一半导体衬底并与所述位线连接，所述第二端面远离所述第一半导体衬底。位线置于半导体柱底部(这里的半导体柱底部，相当于在半导体器件的制造过程中将半导体柱倒置前的半导体柱顶部)避免高温工艺过程对位线造成影响。
其中，所述第一介电质层用于将所述第一半导体衬底与所述位线隔离；例如，所述第一半导体衬底为单晶硅晶圆衬底，所述第一介电质层为氧化硅层。
本申请实施例的存储器可以采用第一介电质层间隔第一半导体衬底与位线，可以避免第一半导体衬底采用硅衬底时出现漏电问题。
在本申请的实施例中，所述存储器还可以包括：栅极绝缘层和栅极；
所述栅极绝缘层设置在所述半导体柱的侧壁上并且环绕所述沟道区对应的部分所述侧壁；
所述栅极设置在所述栅极绝缘层远离所述半导体柱的一侧并且环绕所述沟道区。
图1为本申请示例性实施例的存储器的俯视结构示意图；图2A为图1所示的存储器在a-a’截面上的纵截面结构示意图；图2B为图1所示的存储器在b-b’截面上的纵截面结构示意图；图2C为图1所示的存储器在c-c’截面上的纵截面结构示意图；图2D为图1所示的存储器在d-d’截面上的纵截面结构示意图。
如图1至图2D所示，在本申请的示例性实施例中，存储器可以包括：第一半导体衬底10、第一介电质层20、位线层30、多个半导体柱40、栅极绝缘层(图中未示出)和栅极50；
第一介电质层20设置在第一半导体衬底10一侧；
位线层30设置在第一介电质层20远离第一半导体衬底10的一侧，位线层30包括多条沿行方向间隔排列并且沿列方向延伸的位线31，示例性的，位线31可以为单层或多层的薄膜层；
多个半导体柱40设置在位线层30远离第一半导体衬底10的一侧，并且多个半导体柱40沿行方向和列方向间隔排列，每个半导体柱40均依次包括源极区41、沟道区42和漏极区43，每列半导体柱40的漏极区43与沿列方向延伸的一条相同的位线31连接(在其他实施例中，可以是每列半导体柱40的源极区41与沿列方向延伸的一条相同的位线31连接)；
多个半导体柱40均具有侧表面和表面平坦的第一端面和第二端面，第一端面和第二端面相向设置，第一端面相对于第二端面来说靠近第一半导体衬底10，第二端面相对于第一端面来说远离第一半导体衬底10；
位线31的薄膜层具有靠近第一半导体衬底10的平坦的第一表面和靠近半导体柱40的平坦的第二表面；
位线31的平坦的第一表面与第一介电质层20接触，位线31的平坦的第二表面与半导体柱40的平坦的第一端面接触；
栅极绝缘层设置在半导体柱40的侧壁(或侧表面)上并且环绕沟道区42对应的部分所述侧壁；
栅极50设置在栅极绝缘层远离半导体柱40的一侧并且环绕沟道区42一个半导体柱40和环绕该半导体柱40的沟道区的栅极绝缘层和栅极50构成一个晶体管，所述储器包括行列分布的多个晶体管。
在本申请的实施例中，所述位线层与所述第一介电质层可以通过键合的方式结合在一起。
在本申请的实施例中，所述存储器还可以包括：第二半导体衬底，所述第二半导体衬底包含多个沟槽，所述沟槽中设置有所述多个半导体柱，所述沟槽中的所述多个半导体柱的底部设置有所述位线层；
所述第二半导体衬底与所述第一半导体衬底可以通过键合的方式结合在一起。
在本申请的实施例中，所述键合的方式可以为焊接。
在本申请的实施例中，所述位线层的位线可以包括第一导电层，所述第一导电层设置在所述第一介电质层远离所述第一半导体衬底的一侧并且与包含所述第一介电质层的所述第一半导体衬底焊接在一起；
所述位线层可以为金属、硅层等。
示例性的，所述位线层为金属，则需要通过沉积金属并图案化形成；
示例性的，所述位线层为硅层，则可以在硅衬底上通过外延技术制作导电的硅走线。
所述位线层为金属，所述第一导电层的材料可以选自金和铜中的任意一种或多种(例如，多种金属的合金)。
在本申请的实施例中，所述位线层的位线还可以包括第二导电层，所述第二导电层设置在所述第一介电质层与所述第一导电层之间；
所述第二导电层的材料可以选自钴、钛和镍中的任意一种或多种，其所起的作用为提高金属层与介质层之间的粘附性。
比如，双重金属层构成位线，与半导体柱连接的膜层为Co金属层，其为导电位线，Co金属层上的Cr金属层是粘附层。
在本申请的实施例中，如图1和图2A所示，所述存储器还可以包括第二介电质层60，第二介电质层60设置在半导体柱40的侧壁上，例如，第二介电质层60可以设置在源极区41的侧壁上；在其他实施例中，若漏极区43相对于源极区41来说距离第一半导体衬底10更远，那么第二介电质层60可以设置在漏极区43的侧壁上。
在本申请的实施例中，所述第一半导体衬底与所述第二介电质层的刻蚀选择比较高，例如，所述第一半导体衬底与所述第二介电质层的刻蚀选择比可以≥20；再例如，所述第一半导体衬底的材料可以为单晶硅，所述第二介电质层的材料可以选自氧化硅、氮化硅、氮氧化硅和碳氮化硅中的任意一种或多种。当所述第二介电质层包括多种材料时，所述第二介电质层可以为由多种材料分别形成的多层结构。
在本申请的实施例中，如图2A所示，所述存储器还可以包括外接导线70，外接导线70一端与源极区41或漏极区43中相对靠近所述第二端面的一个连接，外接导线70另一端将源极区41或漏极区43的电路引出与外部结构连接。
在本申请的实施例中，所述外接导线可以设置在所述半导体柱的第二端面上。
在本申请的实施例中，如图1所示，所述存储器还可以包括多个第一沟槽80和多个第二沟槽90，第一沟槽80沿列方向延伸而将每行半导体柱40中相邻的两个半导体柱40间隔开，第二沟槽90沿行方向延伸而将每列半导体柱40中相邻的两个半导体柱40间隔开。
在本申请的实施例中，所述第一沟槽的高度可以大于所述第二沟槽的高度。
在本申请的实施例中，所述存储器还可以包括第三介电质层100，第三介电质层100填充在第一沟槽80和第二沟槽90的空白空间中。
本申请的实施例中，所述第三介电质层可以将多条所述外接导线间隔开。
在本申请的实施例中，所述第一介电质层的材料可以选自氧化硅、氮化硅、碳氮氧化硅和碳氮化硅中的任意一种或多种，例如，可以为氧化硅。当所述第一介电质层包括多种材料时，所述第一介电质层可以为由多种材料分别形成的多层结构。
在本申请的实施例中，所述第三介电质层的材料可以选自氧化硅、氮化硅、碳氮氧化硅和碳氮化硅中的至少两种，例如，可以在不同位置的空白空间中年分别填充氧化硅和氮化硅。
在本申请的实施例中，所述第一介电质层与所述第二介电质层的材料可以相同或不同，例如，可以均为氧化硅。
在本申请的实施例中，所述第一沟槽可以垂直于所述半导体衬底，所述第二沟槽可以垂直于所述半导体衬底。
在本申请的实施例中，所述第一半导体衬底可以为单晶硅晶圆衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon OnSapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述第一半导体衬底可经掺杂或可未经掺杂。
在本申请实施例中，所述半导体柱在垂直于所述半导体衬底的方向上的高度可以根据实际的电性需求来设置，例如，可以为10nm至50nm。
在本申请的实施例中，所述栅极的材料可以为氮化钛(TiN)、铝、含铝合金；或者，
所述栅极的材料可以选自第IVA族元素形成的导体材料中的任意一种或多种，例如，所述栅极的材料可以选自多晶硅、多晶硅锗等中的任意一种或多种。
在本申请的实施例中，所述栅极可以与字线连接。如图1所示，一行半导体柱一侧的所述栅极可以连接在一起形成沿行方向延伸的字线110，从而实现所述栅极与字线110的连接。
在本申请的实施例中，所述栅极绝缘层的材料可以选自氧化硅(例如，SiO2)、氧化铪(例如，HfO2)、氧化锆(例如，ZrO)和氧化铝(例如，Al2O3)中的任意一种或多种。所述栅极绝缘层可以为单层结构或多层结构，例如，可以包括由氧化硅和氧化铪形成的两层结构，其中，氧化硅层与沟道区接触，氧化铪层与栅极接触。所述栅极绝缘层的厚度可以根据实际的电性需求来设置，例如，可以为2nm至5nm。
在本申请的实施例中，所述存储器的晶体管可以为垂直环栅晶体管(Verticalgate-all-around,VGAA)。
在本申请的实施例中，所述存储器还可以为包含晶体管的器件，例如，动态随机存取存储器(Dynamic Random Access Memory,DRAM)、磁性随机存取存储器(MagneticRandom Access Memory，MRAM)等。
在本申请的实施例中，所述存储器还可以包括电容器，例如，所述存储器可以为DRAM，DRAM还包括电容器，所述电容器可以通过所述外接导线与所述半导体柱的源极区或漏极区连接。
本申请实施例还提供一种存储器的制造方法，所述存储器的制造方法包括：
提供第一半导体衬底；
提供第二半导体衬底，在所述第二半导体衬底上刻蚀出多个沿列方向延伸的第一沟槽和多个沿行方向延伸的第二沟槽，得到多个半导体柱；
所述半导体柱上依次包括源极区、沟道区和漏极区，在所述半导体柱的侧壁上依次沉积栅极绝缘层和栅极，并使所述栅极绝缘层和所述栅极环绕所述沟道区对应的部分所述侧壁；
在所述第二半导体衬底的上表面露出所述半导体柱的漏极区，在所述第二半导体衬底的上表面沉积导电层，并对所述导电层进行图案化，得到多条沿行方向间隔排列并且沿列方向延伸的位线，一条所述位线与每列所述半导体柱连接；
将所述第一半导体衬底和所述第二半导体衬底键合在一起，并且使所述位线位于所述第一半导体衬底和所述半导体柱之间。
在本申请的实施例中，所述第二半导体衬底可以包含第一主表面和第二主表面，所述第一沟槽和所述第二沟槽位于所述第一主表面；
所述制造方法还可以包括：在所述第一半导体衬底和所述第二半导体衬底键合在一起之后，
对所述第二半导体衬底的第二主表面进行减薄，露出所述半导体柱的一端，所述半导体柱露出的一端为所述源极区。
在本申请的实施例中，所述存储器的制造方法可以包括：
提供第一半导体衬底，在所述第一半导体衬底上沉积第一介电质层，得到第一晶圆；
提供第二半导体衬底，在所述第二半导体衬底上刻蚀出多个沿列方向延伸的第一沟槽，所述第一沟槽将所述第二半导体衬底的上部间隔为多个半导体壁，在所述第一沟槽中填充第一介电质材料；
在所述半导体壁上刻蚀出多个沿行方向延伸的第二沟槽，所述第二沟槽将所述半导体壁间隔为多个半导体柱，所述半导体柱依次包括源极区、沟道区和漏极区，所述多个半导体柱均具有侧表面和表面平坦的第一端面和第二端面，第一端面和第二端面相向设置，所述第一端面远离所述第二半导体衬底，所述第二端面靠近所述第二半导体衬底；在所述半导体柱表面沉积第二介电质层；
在所述半导体柱的侧壁上依次沉积栅极绝缘层和栅极，并使所述栅极绝缘层和所述栅极环绕所述沟道区对应的部分所述侧壁，在所述第一沟槽和所述第二沟槽的剩余空间中填充第二介电质材料，并使所述第二介电质材料覆盖所述栅极绝缘层和所述栅极，得到存储器中间产品；
在所述存储器中间产品的表面沉积导电层，并对所述导电层进行图案化，得到多条沿行方向间隔排列并且沿列方向延伸的位线，一条所述位线与每列所述半导体柱的漏极连接，多条所述位线构成位线层，得到第二晶圆；其中，所述位线为单层或多层的薄膜层，所述位线的薄膜层具有远离所述第二半导体衬底的平坦的第一表面和靠近所述第二半导体衬底的平坦的第二表面；
将所述第二晶圆和所述第一晶圆层叠键合在一起，并且使所述位线层位于所述半导体柱与所述第一介电质层之间，以及使所述位线的平坦的第一表面与所述第一介电质层接触，所述位线的平坦的第二表面与所述半导体柱的平坦的第一端面接触；
以所述第二介电质层中位于所述半导体柱的第二端面上的一部分为分界线，去除该部分第二介电质层以及该分界线远离所述第一半导体衬底一侧的部分第二晶圆(即对所述第二半导体衬底进行减薄)，得到所述存储器，其中，所述第一介电质材料和所述第二介电质材料形成第三介电质层。
本申请实施例的存储器的制造方法通过工艺流程创新，首先在第二半导体衬底上完成第二介电质层(一道高温炉管工艺)、第一介电质材料(一道或多道高温炉管工艺)和第二介电质材料(又叫绝缘隔离介质材料)(多道高温炉管工艺)的沉积，再进行位线互连，之后采用倒装键合工艺将带有位线的第二半导体衬底与带有第一介电质层的第一半导体衬底结合在一起，使得可以将位线互连工艺设置在多道高温炉管工艺之后，避免了位线不能承受太多热预算而其结构稳定性容易被破坏的问题。
而且，本申请实施例的存储器的制造方法在第一半导体衬底上沉积第一介电质层，从而可以采用第一介电质层将第一半导体衬底与位线间隔开，可以避免第一半导体衬底采用硅衬底时出现漏电问题。
在本申请的实施例中，
所述在所述存储器中间产品的表面沉积导电层可以包括：在所述存储器中间产品的表面沉积第二导电层；以及，在所述第二导电层远离所述第二半导体衬底的一侧沉积第一导电层；
所述将所述第二晶圆和所述第一晶圆层叠键合在一起可以包括：将所述第一导电层与所述第一介电质层键合在一起。
在本申请的实施例中，所述存储器的制造方法还可以包括：在去除部分第二晶圆后，
在所述第一沟槽和所述第二沟槽表面沉积第三介电质材料，并在所述半导体柱的第二端面形成与所述第二端面连接的外接导线，所述第一介电质材料、所述第二介电质材料和所述第三介电质材料形成所述第三介电质层。
在本申请的实施例中，所述存储器的制造方法还可以包括：在所述第一沟槽和所述第二沟槽表面沉积第三介电质材料，在所述半导体柱表面形成外接导线，并使所述外接导线与所述源极区连接。
图3A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；图3B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；图3C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；图3D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图；图4A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；图4B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；图4C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；图4D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图；图5A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；图图5B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；图6A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；图6B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；图6C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；图6D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图；图7A为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在a-a’截面上的纵截面结构示意图；图7B为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在b-b’截面上的纵截面结构示意图；图7C为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在c-c’截面上的纵截面结构示意图；图7D为本申请示例性实施例的存储器的制造方法的中间步骤得到的中间产品在d-d’截面上的纵截面结构示意图。
如图1至图7D所示，在本申请示例性实施例中，所述存储器的制造方法可以包括：
S10：提供第一半导体衬底10，在第一半导体衬底10上沉积第一介电质层20，得到第一晶圆；以及
提供第二半导体衬底120，在第二半导体衬底120上刻蚀出多个沿列方向延伸的第一沟槽80，第一沟槽80将第二半导体衬底120的上部间隔为多个半导体壁，在第一沟槽80中填充第一介电质材料101；
S20：在半导体壁上刻蚀出多个沿行方向延伸的第二沟槽90，第二沟槽90将半导体壁间隔为多个半导体柱40，半导体柱40依次包括源极区、沟道区和漏极区；多个半导体柱40均具有侧表面和表面平坦的第一端面和第二端面，第一端面和第二端面相向设置，所述第一端面远离第二半导体衬底120，所述第二端面靠近第二半导体衬底120；在半导体柱40表面(包括所述第一端面和侧表面)沉积第二介电质层60，得到如图3A至3D所示的中间产品(本中间产品不包括所述第一晶圆)；
S30：在半导体柱40的侧壁上依次沉积栅极绝缘层和栅极，并使栅极绝缘层和栅极环绕沟道区对应的部分所述侧壁，在第一沟槽80和第二沟槽90的剩余空间中填充第二介电质材料102，并使第二介电质材料覆盖栅极绝缘层和栅极50，得到如图4A至4D所示的中间产品(本中间产品不包括所述第一晶圆)；
S40：在步骤S30得到的存储器中间产品的表面沉积第二导电层，在第二导电层远离第二半导体衬底120的一侧沉积第一导电层，第一导电层和第二导电层构成导电层，并对导电层进行图案化，得到多条沿行方向间隔排列并且沿列方向延伸的位线31，一条位线31与每列半导体柱40的漏极区连接，多条位线31构成位线层30，得到第二晶圆，即如图5A至5B所示的中间产品(该步骤得到的中间产品在b-b’和d-d’截面上的纵截面结构示意图与图4B和图4D相同)；其中，位线31为单层或多层的金属或合金的薄膜层，位线31的薄膜层具有远离第二半导体衬底120的平坦的第一表面和靠近第二半导体衬底120的平坦的第二表面；
S50：将第一导电层与第一介电质层20键合在一起，并且使位线31层位于半导体柱40与第一介电质层20之间，以及使位线31的平坦的第一表面与第一介电质层20接触，位线31的平坦的第二表面与半导体柱40的平坦的第一端面接触，得到如图6A至6D所示的中间产品；
S60：以第二介电质层60的位于半导体柱40的第二端面上的一部分为分界线，去除该部分第二介电质层60以及该分界线远离第一半导体衬底10一侧的部分第二晶圆，得到存储器，即图7A至7D所示的中间产品；
S80：在第一沟槽80和第二沟槽90表面沉积第三介电质材料103，在半导体柱40表面形成外接导线70，并使外接导线70与漏极区43连接，得到如图2A至2D所示的存储器，其中，第一介电质材料101、第二介电质材料102和第三介电质材料103形成第三介电质层100，得到如图1至图2D所示的存储器。
在本申请的实施例中，所述第一半导体衬底可以为单晶硅晶圆衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon OnSapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述第一半导体衬底、所述第二半导体衬底可经掺杂或可未经掺杂。所述第二半导体衬底可以为单晶硅衬底。所述第一半导体衬底与所述第二半导体衬底的材料可以相同或不同。
在本申请的实施例中，形成所述第一沟槽和所述第二沟槽的方法可以各自独立地选自干法刻蚀和湿法刻蚀中的任意一种或多种。
在本申请的实施例中，所述第一介电质材料和所述第三介电质材料可以各自独立地选自氧化硅、氮化硅、碳氮氧化硅和碳氮化硅中的任意一种或多种；
所述第二介电质材料可以选自氮化硅和碳氮化硅中的任意一种或多种，并且所述第二介电质材料与所述第一介电质材料是不同的。
在本申请的实施例中，所述第一介电质层的材料、所述第二介电质层的材料、所述第一介电质材料可以是相同的，例如，可以均为氧化硅。
在本申请的实施例中，所述第二介电质材料与所述第三介电质材料可以是相同的，例如，可以均为氮化硅。
在本申请的实施例中，沉积所述第一介电质层、所述第二介电质层、所述第三介电质层(包括第一介电质材料、第二介电质材料和第三介电质材料)的方法可以各自独立地选自原子层沉积(Atomic Layer Deposition,ALD)和化学气相沉积(Chemical VaporDeposition,CVD)中的任意一种。
本申请实施例还提供一种电子设备，所述电子设备包括如上本申请实施例提供的所述存储器。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种存储器，包括行列分布的多个晶体管，其特征在于，还包括：
第一半导体衬底；
位线层，所述位线层设置在所述第一半导体衬底的一侧，所述位线层包括多条位线，各所述位线沿列方向延伸且在行方向间隔排列；
多个半导体柱，多个所述半导体柱设置在所述位线层远离所述第一半导体衬底的一侧，并且多个所述半导体柱沿行方向和列方向间隔排列；
所述多个半导体柱均包含相向设置的第一端面和第二端面，所述第一端面靠近所述第一半导体衬底并与所述位线连接。
2.根据权利要求1所述的存储器，还包括第二半导体衬底，所述第二半导体衬底包含多个沟槽，所述沟槽中设置有所述多个半导体柱，所述沟槽中的所述多个半导体柱的底部设置有所述位线层；
所述第二半导体衬底与所述第一半导体衬底通过键合的方式结合在一起。
3.根据权利要求2所述的存储器，还包括形成在所述第一半导体衬底上的第一介电质层，所述第一介电质层位于所述位线层与所述第一半导体衬底之间。
4.根据权利要求3所述的存储器，其中，所述位线层的位线包括第一导电层，所述第一导电层设置在所述第一介电质层远离所述第一半导体衬底的一侧并且与包含所述第一介电质层的所述第一半导体衬底焊接在一起；
所述第一导电层的材料选自金和铜中的任意一种或多种。
5.根据权利要求4所述的存储器，其中，所述位线层的位线还包括第二导电层，所述第二导电层设置在所述第一介电质层与所述第一导电层之间；
所述第二导电层的材料选自钴、钛和镍中的任意一种或多种。
6.根据权利要求1至5中任一项所述的存储器，还包括外接导线，所述外接导线与所述半导体柱的所述第二端面连接。
7.一种存储器的制造方法，其特征在于，包括：
提供第一半导体衬底；
提供第二半导体衬底，在所述第二半导体衬底上刻蚀出多个沿列方向延伸的第一沟槽和多个沿行方向延伸的第二沟槽，得到多个半导体柱；
所述半导体柱上依次包括源极区、沟道区和漏极区，在所述半导体柱的侧壁上依次沉积栅极绝缘层和栅极，并使所述栅极绝缘层和所述栅极环绕所述沟道区对应的部分所述侧壁；
在所述第二半导体衬底的上表面露出所述半导体柱的漏极区，在所述第二半导体衬底的上表面沉积导电层，并对所述导电层进行图案化，得到多条沿行方向间隔排列并且沿列方向延伸的位线，一条所述位线与每列所述半导体柱连接；
将所述第一半导体衬底和所述第二半导体衬底键合在一起，并且使所述位线位于所述第一半导体衬底和所述半导体柱之间。
8.根据权利要求7所述的存储器的制造方法，其中，
所述第二半导体衬底包含第一主表面和第二主表面，所述第一沟槽和所述第二沟槽位于所述第一主表面；
所述制造方法还包括：在所述第一半导体衬底和所述第二半导体衬底键合在一起之后，
对所述第二半导体衬底的第二主表面进行减薄，露出所述半导体柱的一端，所述半导体柱露出的一端为所述源极区。
9.根据权利要求8所述的存储器的制造方法，还包括：
在刻蚀出所述第一沟槽之后以及刻蚀所述第二沟槽之前，在所述第一沟槽中填充第一介电质材料；
在所述半导体柱的侧壁上沉积所述栅极绝缘层和所述栅极之后，在所述第二半导体衬底的上表面沉积导电层之前，在所述第一沟槽和所述第二沟槽的剩余空间中填充第二介电质材料；以及，
在对所述第二半导体衬底的第二主表面进行减薄之后，在所述第一沟槽和所述第二沟槽表面沉积第三介电质材料，露出所述源极区并在所述源极区形成外接导线。
10.根据权利要求9所述的存储器的制造方法，其中，
所述第一介电质材料和所述第三介电质材料各自独立地选自氧化硅、氮化硅、碳氮氧化硅和碳氮化硅中的任意一种或多种；
所述第二介电质材料选自氮化硅和碳氮化硅中的任意一种或多种，并且所述第二介电质材料与所述第一介电质材料是不同的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211193788.3A CN117476739A (zh) | 2022-09-28 | 2022-09-28 | 存储器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211193788.3A CN117476739A (zh) | 2022-09-28 | 2022-09-28 | 存储器及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117476739A true CN117476739A (zh) | 2024-01-30 |
Family
ID=89633634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211193788.3A Pending CN117476739A (zh) | 2022-09-28 | 2022-09-28 | 存储器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117476739A (zh) |
-
2022
- 2022-09-28 CN CN202211193788.3A patent/CN117476739A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10103152B2 (en) | Semiconductor device and method for fabricating the same | |
| TWI772378B (zh) | 積體電路元件及其製造方法 | |
| US9202921B2 (en) | Semiconductor device and method of making the same | |
| US10854619B2 (en) | Three-dimensional memory device containing bit line switches | |
| US10734080B2 (en) | Three-dimensional memory device containing bit line switches | |
| JP2021524157A (ja) | マルチスタック３次元メモリデバイスおよびその作製方法 | |
| CN103915384B (zh) | 半导体结构及其形成方法 | |
| CN107946193B (zh) | 三维存储结构制作方法、存储结构、存储器及电子设备 | |
| JP2023129428A (ja) | ３次元メモリデバイス | |
| US20200152732A1 (en) | Capacitor structure | |
| KR20210102980A (ko) | 삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법 | |
| US20230030176A1 (en) | Semiconductor device | |
| JP2023526476A (ja) | コンタクト構造体を形成するための方法およびその半導体デバイス | |
| TW201440172A (zh) | 埋入式字元線結構及其製造方法 | |
| CN116209250B (zh) | 半导体器件及其制造方法、电子设备 | |
| CN116234305B (zh) | 一种半导体器件结构及其制造方法、dram和电子设备 | |
| CN111403404A (zh) | 存储结构及其制备方法 | |
| CN117476739A (zh) | 存储器及其制造方法 | |
| US20220181351A1 (en) | Contact pads of three-dimensional memory device and fabrication method thereof | |
| CN116234303A (zh) | 一种半导体器件结构及其制造方法、dram和电子设备 | |
| WO2024082421A1 (zh) | 存储器及其制造方法 | |
| WO2024077768A1 (zh) | 存储器及其制造方法 | |
| CN116782644B (zh) | 半导体器件及其制造方法、电子设备 | |
| TWI773086B (zh) | 用於形成立體（３ｄ）記憶體元件的方法 | |
| US12035519B2 (en) | Semiconductor memory device and method for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |